KR100190010B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

반도체 소자의 소자분리막 및 그 형성방법에 대해 기재되어 있다. 소자분리마 형성방법은, 반도체기판 상에 패드산화막 및 제1 물질층을 적층하는 단계, 제1 물질층 상에 제2 물질층을 형성하는 단계, 제1 소자분리 영역 및 제1 소자분리 영역 보다 넓은 제2 소자분리 영역의 패드산화막이 노출되도록 제1 및 제2 물질층들을 패터닝함으로써 제1 및 제2 물질층으로 된 패턴을 형성하는 단계, 패턴이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 단계, 스페이서층을 이방성식각함으로써 제1 소자분리 영역에서는 패드산화막을 완전히 덮는 플럭층을 형성하고, 제2 소자분리 영역에서는 패턴의 측벽을 덮는 스페이서를 형성하는 단계, 스페이서를 통하여 노출되는 반도체기판을 산화시킴으로써 제2 소자분리 영역에 산화 레이저를 형성하는 단계, 플럭층, 스페이서 및 제2 물질층을 제거하는 단계, 남은 제1 물질층 및 산화 레이저를 식각마스크로 하여 노출된 반도체기판을 식각함으로써 트렌치를 형성하는 단계, 트렌치가 형성되어 있는 반도체기판 전면에 절연물질층을 형성하는 단계 및 절연물질층을 에치백함으로써 상기 제1 소자분리 영역에는 제1 소자분리막을 형성하는, 제2 소자분리 영역에는 제2 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 디싱 현상이 발생하지 않는다.

Description

반도체 소자의 소자분리막 형성방법
제1a도 내지 제1c도는 종래의 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2d도는 본 발명의 방법에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제3a도 내지 제3g도는 본 발명의 일 실시예에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제4a도 내지 제4h도는 본 발명의 다른 실시예에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 넓은 소자분리 영역에서의 소자분리막 형성방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 사진식각 공정의 마진을 확보하고 배선 길이를 최소화하기 위해, 하부막의 평탄화 기술이 요구된다. 하부막을 명탄화하기 위한 방법으로 보론-인이 도우프된 실리콘 글래스(BoroPhosphoSilicate Glass) 리 플로우(Reflow), 알루미늄(Al) 플로우, 스핀-온 글래스(Spin On Glass) 에치백(Etch Back), 화학-물리적 폴리싱(Chamical -Mechanical Polishing, 이하 CMP라 칭함)등이 있다.
CMP 공정은, 리플로우 공정이나 에치백 공정으로는 당성할 수 없는 넓은 영역에서의 글로벌(Global) 평탄화 및 저온 평탄화 공정을 달성할 수 있어, 차세대 소자에서 유력한 평탄화 기술로 대두되고 있다. CMP 공정에 있어서, 완벽한 평탄화 공정을 달성하기 위해서는, 초기 글로벌 단차를 최소화하는 방법을 이용하여, CMP 공정 마아진을 확보하고, 완벽한 얕은 트렌치 분리(Shallow Trench Isolation) 펑탄화를 달성할 수 있다.
제1a도 내지 제1c도는 종래의 소자분리막 형성방법을 설명하기 위해 도시한 단면도들로서, CMP를 이용한 소자분리막 형성방법을 설명하기 위하여 도시되었다.
반도체기판(10) 상에 패드산화막(12)과 식각방지막(14)을 차례대로 적층한 후, 이들을 식각함으로써 넓은 소자분리 영역과 좁은 소자분리 영역의 반도체기판(10)을 노출시키는 패턴(12, 14)을 형성한다. 이어서, 상기 패턴(12, 14)을 식각마스크로 한 이방성식각 공정을 행하여 반도체기판(10)에 트렌치를 형성하고, 트렌치가 형성된 반도체기판 전면에 절연물질층(16)을 도포한다 (제1a도).
계속해서, 상기 절연물질층을 CMP 공정으로 에치백함으로서 상기 트렌치에 넓은 소자분리막(17) 및 좁은 소자분리막(18)을 헝성하고 (제1b도), 패드산화막 (제1b도의 도면부호 12) 및 식각방지막 (제1b도의 도면부호 14)을 제거한다 (제1c도).
상술한 종래의 소자분리막 형성방법에 의하면, 첫째, CMP 공정시 넓은 소자분리 영역에 디싱 (Dishing) 현상이 발생하여, 넓은 소자분리막(17)의 표면이 평탄화되지 않는다. 둘째, 패턴(12, 14)의 밀도가 전체적으로 일정하지 않아, 절연물질층이 전체적으로 균일한 두께로 형성되지 않으므로, CMP 공정의 마아진이 작아진다.
본 발명의 목적은 그 표면이 평탄한 반도체 소자의 소자분리막을 제공하는데 있다.
본 발명의 다른 목적은 상기한 소자분리막을 제조하는데 있어서 가장 적합만 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 소자분리막은, 제1 소자분리 영역에 형성된 제1 소자분리막과 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역에 형성된 제2 소자분리막을 구비하는 반도체 소자에 있어서, 상기 제2 소자분리막은, 상기 제2 소자분리 영역의 중앙부를 둘러싸도록 형성된 트렌치 내에 매몰되고, 상기 제2 소자분리 영역의 중앙부에 형성된 필드산화막을 덮는 모양으로 헝성된 것을 특징으로 한다.
이때, 상기 제1 및 제2 소자분리막은 화학기상 증착방식으로 증착된 산화물로 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 의한, 본 발명에 의한 반도체 소자의 소자분리막 형성방법은, 반도체기판 상에 패드산화막 및 제1 물질층을 적층하는 제1 단계, 상기 제1 물질층 상에 제2 물질층을 형성하는 제2 단계, 제1 소자분리 영역 및 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역의 패드산화막이 노출되도록 상기 제1 및 제2 물질층들을 패터닝함으로써 상기 제1 및 제2 물질층으로 된 패턴을 형성하는 제3 단계, 상기 패턴이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제4 단계, 상기 스페이서층을 이방성식각함으로써 상기 제1 소자분리 영역에서는 패드산학막을 완전히 덮는 플럭층을 형성하고, 상기 제2 소자분리 영역에서는 상기 패턴의 측벽을 덮는 스페이서를 형성하는 제5 단계, 상기 스페이서를 통하여 노출되는 반도체기판을 산화시킴으로써 상기 제2 소자분리 영역에 산화 레이저(raiser)를 명성하는 제6 단계, 상기 플럭층, 스페이서 및 제2 물질층을 제거하는 제7 단계, 남은 상기 제1 물질층 및 산화 레이저를 식각마스크로 하이 노출된 반도체기판을 식각함으로써 트렌치를 형성하는 제8 단계, 상기 트렌치가 형성되어 있는 반도체기판 전면에 절연물질층을 형성하는 제9 단계, 및 상기 절연물질층을 에치백함으로써 상기 제1 소자분리 영역에는 제1 소자분리막을 형성하고, 상기 제2 소자분리 영역에는 제2 소자분리막을 형성하는 제10 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제2 물질층 및 스페이서층은 산화방지용 물질로 형성되는 것이 바람직하고, 상기 제2 물질층과 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제1 물질층은 옥시 실리콘 나이트라이드, 보론 나이트라이드, 알루미늄 및 텅스텐등 중 어느 하나로 형성되는 것이 바람직하다.
또한, 상기 제1 단계 후, 상기 제1 물질층 상에 제3 물질층을 형성하는 단계를 더 포함하고, 상기 제3 단계 후, 상기 패턴이 형성되어 있는 반도체기판 전면에 제4 물질층을 형성하는 단계를 더 포함하고, 상기 제7 단계 후, 제4 물질층을 제거하는 단계를 더 포함하는 것이 바람직한데, 이때, 상기 제10 단계 시, 상기 에치백은 상기 제1 물질층의 표면이 노출될 때 까지 진행되는 것이 바람직하다.
상기 제1 물질충, 제2 물질층 및 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제3 및 제4 물질층은 산화물로 형성되는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 소자분리막 형성방법의 일 예는, 반도체기판 상에 패드산화막, 제1 물질층, 제2 물질층, 제3 물질층, 제4 물질층 및 제5 물질층을 차례대로 적층하는 제1 단계, 제1 소자분리 영역 및 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역의 패드산화막이 노출되도록 상기 제1 내지 제5 물질층들을 패터닝함으로써 상기 제1 내지 제5 물질층으로 된 패턴을 형성하는 제2 단계, 상기 패턴이 형성되어 있는 반도체기판 전면에 제6 물질층 및 스페이서층을 형성하는 제3 단계, 상기스페이서층을 이방성식각함으로써 상기 제1 소자분리 영역에서는 패드산화막을 완전히 덮는 플럭층을 형성하고, 상기 제2 소자분리 영역에서는 패턴의 측멱을 덮는 스페이서를 형성하는 제4 단계, 상기 스페이서를 통하여 노출되는 반도체기판을 산화시킴으로써 상기 제2 소자분리 영역에 산화 레이저(raiser)를 형성하는 제5 단계, 상기 플럭층, 스페이서 및 제5 물질층을 제거하는 제6 단계, 상기 제1 내지 제4 물질층 및 산화 레이저를 식각마스크로 하여 노출된 반도체기판을 식각함으로써 트렌치를 형성하는 제7 단계, 상기 트렌치가 형성되어 있는 반도체기판 전면에 제1 절연물질층을 형성한 후, 이를 이방성식각함으로써 상기 트렌치의 측멱에 스페이서 기둥들을 형성하는 제8 단계, 노출된 상기 제3 물질층을 제거하는 제9 단계, 상기 제3 물질층이 제거된 반도체기판 전면에 제2 질연물질층을 형성하는 제10 단계, 및 상기 제1 물질층의 표면이 노출될 때 까지 상기 제2 절연물질층을 에치백함으로써 상기 제1 소자분리 영역에는 제1 소자분리막을 형성하고, 상기 제2 소자분리 영역에는 제2 소자분리막을 형성하는 제11 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제1, 3 및 5 물질층과 스페이서층은 상기 제2, 4 및 6물질층에 대한 식각선택성이 좋은 물질로 명성되는 것이 바람직하고, 상기 제1, 3 및 5물질층과 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제2, 4 및 6 물질층은 산화물로 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 소자분리막 형성방법에 의하면, 절연물질층이 전체적으로 균일한 두께로 형성되므로 CMP 공정의 마아진이 크고, 소자분리막 형성시, 디싱 현상이 발생하지 않는다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
구조
제2d도는 본 발명에 의한 소자분리막 형성방법에 의해 형성된 최종적인 단면도이다.
본 발명에 의한 소자분리막은, 제1 소자분리 영역에는 제1 소자분리막(33)이 형성되어 있고, 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역에는 제2 소자분리막(32)이 형성되어 있음을 알 수 있다.
이때. 상기 제2 소자분리막(32)은, 상기 제2 소자분리 영역의 중앙부를 둘러싸도록 형성된 트렌치 내에 매몰되고. 상기 제2 소자분리 영역의 중앙부에 형성된 필드산화막을 덮는 모양으로 형성되어 있다.
제조방법
제2a도 내지 제2d도는 본 발명에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제2a도는 패턴(24, 26)을 형성하는 단계를 도시한 것으로서, 이는 반도체기판(20) 상에 패드산학막(22)을 형성하는 제1 공정, 상기 패드산화막(22) 상에 제1 물질층(24)을 형성하는 제2 공정, 상기 제1 물질층(24) 상에, 상기 제l 물질층에 대한 식각선택성이 좋은 물질을 증착함으로써 제2 물질층(26)을 명성하는 제3 공정 및 상기 제1 물질층(24) 및 제2 물질층(26)을 선택적으로 식각함으로써 소자분리 영역의 반도체기판(20)을 노출시키는 패턴(24, 26)을 형성하는 제4 공정으로 진행된다.
이때, 상기 제1 물질층(24)은 옥시 실리콘 나이트라이드, 보론 나이트라이드, 알루미늄 또는 텅스텐등으로 형성되고, 상기 제2 물질층(26)은 실리콘 나이트라이드(26)로 형성된다.
제2b도는 플럭층(28), 스페이서(29) 및 산화 레이저(Raiser)(30)를 형성하는 단계를 도시한 것으로서, 이는 상기 패턴(24, 26)이 형성되어 있는 반도체기판(20) 전면에 스페이서층 (이후의 공정에 의해 플럭층(28) 및 스페이서(29)가 됨) 을 형성하는 제1 공정, 상기 스페이서층을 이방성식각함으로써 좁은 소자분리 영역에서는 반도체기판을 완전히 덮는 플럭층(28)을 형성하고, 넓은 소자분리 영역에서는 상기 패턴(24, 26)의 측벽을 덮는 스페이서(29)를 형성하는 제2 공정 및 플럭층(28) 및 스페이서(29)가 형성되어 있는 반도체기판(20)을 산화분위기 에 노출시킴으로써 넓은 소자분리 영역에 산화 레이저(30)을 형성하는 제3 공정으로 진행된다.
이때, 상기 스페이서층은, 산화방지용으로 사용가능한 물질, 예컨대 실리콘 나이트라이드로 형성된다.
제2c도는 트렌치들(1, 2)을 형성하는 단계를 도시한 것으로서, 이는 상기 플럭층 및 스페이서 (제2b도의 도면부호 28 및 29)을 제거하는 제1 공정 및 상기 산화 레이저(30) 및 제1 물질층(24)을 식각마스크로 하고, 상기 반도체기판(20)을 식각대상물로 한 이방성식각을 행함으로써 넓은 소자분리 영역의 트렌치(1)와 좁은 소자분리 영역의 트렌치(2)를 형성하는 제2 공정으로 진행된다.
제2d도는 넓은 소자분리막(32) 및 좁은 소자분리막(33)울 형성하는 단계를 도시한 것으로서, 이는 트렌치 (제2c도의 도면부호 1, 2)가 형성되어 있는 반도체 기판 전면에 절연물질층 (이후의 공정에 의해 소자분리막 (32, 33)이 됨)을 도포하는 제1 공정 및 상기 제1 물질층(24)의 표면이 노출될 때 까지 상기 절연물질층을 에치백하는 제2 공경으로 진행된다.
이때, 상기 절연물질층은, 예컨대 화학기상증착법(CVD)을 이용한 산화물로 형성되고, 상기 에치백은, 예컨대 CMP 공정을 이용하여 진행된다.
이후, 제1 물질층(24)과 패드 산화막(22)를 제거한다.
따라서, 본 발명에 의한 소자분리막 형성방법에 의하면, 소자분리 영역의 트렌치가 넓은 영역에서도 좁게 형성되어 글로벌 단차가 발생하지 않아 절연층 형성 후에 기판의 단차가 발생하지 않으며, CMP 공정 후에도 디싱 현상이 발생하지 않는다.
일 실시예
제3a도 내지 제3g도는 본 발명의 일 실시예에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제3a도는 패턴(34, 36, 38)을 형성하는 단계를 도시한 것으로서, 이는 반도체기판(30) 상에 패드산화막(32)을 형성하는 제1 공정, 상기 패드산학막(32) 상에 제1 물질층(34)을 형성하는 제2 공정, 상기 제1 물질층(34) 상에, 상기 제1 물질층에 대한 식각선택성이 좋은 물질을 도포하여 제2 물질층(36)을 형성하는 제3 공정, 상기 제2 물질층 상에, 상기 제2 물질층에 대한 식각선택성이 좋은 물질을 도포하여 제3 물질층(38)을 형성하는 제4 공정 및 상기 제1, 2 및 3 물질층을 식각 함으로써 소자분리 영역의 반도체기판(30)을 노출시키는 패턴(34, 36, 38)을 형성하는 제5 공정으로 진행된다.
이때, 상기 제1 물질층(34)은 실리콘 나이트라이드로 형성하고, 상기 제2 물질층(36)은 고온산화막을, 예컨대 300Å 정도의 두께로 도포하여 형성하며, 상기 제3 물질층(38)은 실리콘 나이트라이드를, 예컨대 4,000Å 정도의 두께로 도포하여 형성한다.
제3b도는 스페이서(42) 및 플럭층(43)을 형성하는 단계를 도시한 것으로서, 이는 상기 패턴(34, 36, 38)이 형성되어 있는 반도체기판(30) 전면에, 예컨대 고온산화물을 도포함으로써 제4 물질층(40)을 형성하는 제1 공정, 상기 제4 물질층 상에, 예컨대 실리콘 나이트라이드를 도포하여 스페이서층을 형성하는 제2 공정, 상기 스페이서층을 이방성식각함으로써 넓은 소자분리 영역에서는 상기 패턴(34, 36, 38)의 측벽을 덮는 스페이서(42)를 형성하고, 좁은 소자분리 영역에서는 반도체기판(30)의 표면을 완전히 덮는 플럭층(43)을 형성하는 제3 공정 및 노출된 반도체기판(30)을 산화시킴으로써 넓은 소자분리 영역에 산화 레이저(44)를 형성하는 제4 공정으로 진행된다.
제3c도는 스페이서, 플럭층, 제4 물질층 및 제3 물질층 (제3b도의 도면부호 42, 43, 40 및 38)을 제거한 후의 단면도이다.
제3d도는 트렌치들(1,2)을 형성하는 단계를 도시한 것으로서, 이는 산화 레이저(44) 및 제2 물질층(36)을 식각마스크로 하고, 상기 반도체기판(30}을 식각대상물로 한 이방성식각을 행함으로써 넓은 소자분리 영역의 트렌치(1) 및 좁은 소자분리 영역의 트렌치(2)를 형성하는 공정으로 진랭된다.
제3e도는 트렌치들이 형성되어 있는 반도체기판(30) 전면에, 예컨대 CVD 산화물을 도포하여 절연물질층(46)을 형성한 후의 단면도이다.
제3f도는 소자분리막(48, 49)들을 형성하는 단계를 도시한 것으로서, 이는 상기 제1 물질층(34)의 표면이 노출될 때 까기 상기 절연물질층 제3e도의 도면부 호 46)을, 예컨대 CMP 공정으로 에치백함으로써, 넒은 소자분리 영역에는 넓은 소자분리막(48)을 형성하고 좁은 소자분리 영역에는 좁은 소자분리막(49)을 형성하는 공정으로 진행된다.
이때, 제2 물질층(제3e의 도면부호 36)도 함께 제거된다.
제3g도 는 제1 물질충 (제3f도 의 도면부호 34 ) 및 패드산화막(제3f도의 도면부호 32)을 제거한 후의 단면도이다.
디른 실시예
제4a도 내지 제4h도는 본 발명의 다른 실시예에 의한 소가분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제4a도는 패턴(44, 46, 48, 50, 52)을 형성하는 단계를 도시한 것으로서, 이는 반도체기판(40) 상에 패드산화막(42)을 형성하는 제1 공정, 상기 패드산화막(42) 상에 제1, 2, 3, 4 및 5 물질층(44, 46, 48, 50 및 52)을 차례대로 증착하는 제2 공경 및 소자분리 영역의 반도체기판(40) 상에 적층된 상기 물질층들을 식각함으로써 상기 패턴(44, 46, 48, 50, 52)을 형성하는 제3 공정으로 진행된다.
이때, 상기 제l, 3 및 5 물질층(44, 48 및 52)은 실리콘 나이트라이드로 형성하고, 상기 제2 및 4 물질층(46 및 52)은 고온 산화막으로 형성한다.
제4b도는 스페이서(56), 플럭층(58) 및 산화 레이저(60)를 형성하는 단계를 도시한 것으로서, 이는 상기 패턴이 형성되어 있는 반도체기판(40) 전면에, 예컨대 고온 산화물을 도포함으로써 제6 물질층(54)을 형성하는 제1 공정, 상기 제 6물질층 상에, 예컨대 실리콘 나이트라이드를 도포함으로써 스페이서층 (이후의 공정에 의해 플럭층 및 스페이서가 됨)을 형성하는 제2 공정 상기 스페이서층을 이방성식각함으로써 넓은 소자분리 영역에는 스페이서(56)를 형성하고, 좁은 소자분리 영역에는 플럭층(58)을 형성하는 제3 공정 및 노출된 반도체기판을 산화시킴으로써 넓은 소자분리 영역에 산화 레이저(60)를 형성하는 제4 공정으로 진행된다.
제4c도는 상기 스페이서, 플럭층, 제6 물질층 및 제5 물질층을 제거한 후의 단면도이다.
제4d도는 트렌치(1, 2) 및 스페이서 기둥들(62)을 형성하는 단계를 도시한 것으로서, 이는 반도체기판(40) 상에 남아 있는 물질들을 식각마스크로 하고, 상기 반도체기판(40)을 식각대상물로 한 이방성식각 공정을 행함으로써 넓은 소자분리 영역의 트렌치(1) 및 좁은 소자분리 영역의 트렌치(2)를 형성하는 제1 공정, 트렌치들(1, 2)이 형성되어 있는 반도체기판 전면에, 예컨대 고온 산화물을 도포함으로써 스페이서 기둥층 (이후의 공정에 의해 스페이서 기둥(62)이 됨)을 형성하는 제2 공정 및 상기 스페이서 기둥층을 이방성식각함으로써 상기 트렌치들(1, 2)의 측벽에 스페이서 기둥(62)들을 형성하는 제3 공정으로 진행된다.
제4e도는 제4 물질층을 제거한 후의 단면도이다.
제4f도는 상기 제4e도의 결과물 전면에 절연물질층(54)을 도포한 후의 단면도이다. 이때, 상기 절연물질층(54)은 CVD방식으로 도포된 산화물로 형성된다.
제4g도는 소자분리막들(66, 68)을 형성하는 단계를 도시한 것으로서, 상기 제2 물질층(44)의 표면이 노출될 때 까지 상기 절연물질층을 에치백함으로써 넓은 소자분리 영역에는 넓은 소자분리막(66)을 형성하고, 좁은 소자분리 영역에는 좁은 소자분리막(68)을 형성하는 공정으로 진행된다.
이때, 상기 에치백은 CMP 공정으로 행해진다.
제4h도는 제2 물질층 및 패드산화막을 제거한 후의 단면도이다.
따라서, 본 발명에 의한 소자분리막 형성방법에 의하면, CMP 공정의 마아진이 크고, 디싱 현상이 발생하지 않는 소자분리막을 얻을 수 있다.

Claims (9)

  1. 반도체기판 상에 패드산화막 및 제1 물질층을 적층하는 제1 단계, 상기 제1 물질층 상에 제2 물질층을 형성하는 제2 단계, 제1 소자분리 영역 및 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역의 패드산화막이 노출되도록 상기 제1 및 제2 물질층들을 패터닝함으써 상기 제1 및 제2 물질층으로 된 패턴을 형성하는 제3 단계, 상기 패턴이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제4 단계, 상기 스페이서층을 이방성식각함으로써 상기 제1 소자분리 영역에서는 패드산화막을 완전히 덮는 플럭층을 형성하고, 상기 제2 소자분리 영역에서는 상기 패턴의 측벽을 덮는 스페이서를 형성하는 제5 단계, 상기 스페이서를 통하여 노출되는 반도체기판을 산화시킴으로써 상기 제2 소자분리 영역에 산화 레이저(raiser)를 형성하는 제6 단계, 상기 플럭층, 스페이서 및 제2 물질층을 제거하는 제7 단계, 남은 상기 제1 물질층 및 산화 레이저를 식각마스크로 하여 노출된 반도체기판을 식각함으로써 트렌치를 형성하는 제8 단계, 상기 트렌치가 형성되어 있는 반도체기판 전면에 전연물질층을 형성하는 제9 단계, 및 상기 절연물질층을 에치백함으로써 상기 제1 소자분리 영역에는 제1 소자분리막을 형성하고, 상기 제2 소자분리 영역에는 제2 소자분리막을 형성하는 제10 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 제2 물질층 및 스페이서층은 산화방지용 물질로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제2항에 있어서, 상기 제2 물질층과 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제1 물질층은 옥시 실리콘 나이트라이드, 보론 나이트라이드, 알루미늄 및 텅스텐등 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 제1 단계 후, 상기 제1 물질층 상에 제3 물질층을 형성하는 단계를 더 포함하고, 상기 제3 단계 후, 상기 패턴이 형성되어 있는 반도체기판 전면에 제4 물질층을 형성하는 단계를 더 포함하고, 상기 제7 단계 후, 제4 물질층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제4항에 있어서, 상기 제10 단계 시, 상기 에치백은 상기 제1 물질층의 표면이 노출될 때 까지 진행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제4항에 있어서, 상기 제1 물질층, 제2 물질층 및 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제3 및 제4 물질층은 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 반도체기판 상에 패드산화막, 제1 물질층, 제2 물질층, 제3 물질층, 제4 물질층 및 제5 물질층을 차례대로 적층하는 제1 단계, 제1 소자분리 영역 및 상기 제1 소자분리 영역 보다 넓은 제2 소자분리 영역의 패드산화막이 노출되도록 상기 제1 내지 제5 물질층들을 패터닝함으로써 상기 제1 내지 제5 물질층으로 된 패턴을 형성하는 제2 단계, 상기 패턴이 형성되어 있는 반도체기판 전면에 제6 물질층 및 스페이서층을 형성하는 제3 단계, 상기 스페이서층을 이방성식각함으로써 상기 제1 소자분리 영역에서는 패드산화막을 완전히 덮는 플럭층을 형성하고, 상기 제2 소자분리 영역에서는 패턴의 측벽을 덮는 스페이서를 형성하는 제4 단계, 상기 스페이서를 통하여 노출되는 바도체기판을 산화시킴으로써 상기 제2 소자분리 영역 산화 레이저(raiser)를 형성하는 제5 단계, 상기 플럭층, 스페이서 및 제5 물질층을 제거하는 제6 단계, 상기 제1 내지 제4 물질층 및 산화 레이저를 식각마스크로 하여 노출된 반도체기판을 식각함으로써 트렌치를 형성하는 제7 단계, 상기 트렌치가 형성되어 있는 반도체기판 전면에 제1 절연물질층을 형성한 후, 이를 이방성식각함으로써 상기 트렌치의 측벽에 스페이서 기둥들을 형성하는 제8 단계, 노출된 상기 제3 물질층을 제거하는 제9 단계, 상기 제3 물질층이 제거된 반도체기판 전면에 제2 절연물질층을 형성하는 제10 단계, 및 상기 제1 물질층의 표면이 노출될 때 까지 상기 제2 절연물질층을 에치백함으로써 상기 제1 소자분리 영역에는 제1 소자분리막을 형성하고, 상기 제2 소자분리 영역에는 제2 소자분리막을 형성하는 제11 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제7항에 있어서, 상기 제1, 3 및 5 물질층과 스페이서층은 상기 제2, 4 및 6 물질층에 대한 식각선택성이 좋은 물질로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제8항에 있어서, 상기 제1, 3 및 5 물질층과 스페이서층은 실리콘 나이트라이드로 형성되고, 상기 제2, 4 및 6 물질층은 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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