KR100418576B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정시 소자간의 전기적 분리를 위한 소자분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치 소자분리(shallow trench isolation, STI) 공정에 관한 것이다. 본 발명은 상대적으로 좁은 필드 영역에서 보이드 발생을 방지하고, 상대적으로 넓은 필드 영역에서 디싱 현상을 억제할 수 있는 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 STI 공정 중 트렌치 식각시 트렌치 깊이를 최소화하고, 그 깊이를 보상하기 위하여 트렌치 가장자리 부분에 슬릿(slit) 형태의 보조 트렌치를 형성한다. 즉, 활성 영역쪽에서 보면 종래와 같은 깊이의 트렌치형 소자분리막이 얻어지며, 필드 영역 대부분의 깊이는 최소화할 수 있다. 그 결과, 상대적으로 좁은 필드 영역에서 트렌치 매립 산화막의 접촉 부분(seam)이 나타나지 않거나, 나타나더라도 트렌치 보다 높은 위치에 나타나기 때문에 보이드를 유발하지는 않으며, 상대적으로 넓은 필드 영역에서는 트렌치 매립 산화막의 증착 두께의 최소화에 의해 단차를 줄임으로써 CMP 공정에 의한 디싱 현상을 크게 줄일 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method of forming trench type isolation process in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정시 소자간의 전기적 분리를 위한 소자분리막 형성 공정에 관한 것이며, 더 자세히는트렌치 소자분리(shallow trench isolation, STI) 공정에 관한 것이다.
반도체 소자 제조 공정은 통상 반도체 기판 상에 모스 트랜지스터를 형성하는 공정으로부터 시작된다. 이러한 모스 트랜지스터들 상호간의 물리적·전기적인 분리를 위하여 모스 트랜지스터 형성에 앞서 소자분리 공정을 진행하고 있다.
가장 대표적인 소자분리 공정으로 LOCOS(local oxidation of silicon) 공정을 들 수 있다. LOCOS법은 소자분리 마스크를 사용하여 실리콘 기판 상에 형성된 패드 산화막/질화막을 패터닝하고, 노출된 실리콘 기판을 열산화시키는 공정으로, 공정이 비교적 단순한 장점이 있는 반면, 열산화 공정시 산소의 측면 산화(lateral oxidation)에 의한 버즈비크(bird's beak)의 발생으로 게이트 산화막이 열화되고 활성영역이 감소되는 문제점을 안고 있었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망하다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래의 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판(10)을 건식식각함으로써 트렌치를 형성한다.
계속하여, 도 1b에 도시된 바와 같이 트렌치 측벽 희생산화 공정 및 희생산화막 제거 공정(건식식각에 의한 실리콘 표면의 식각 결함의 제거 목적)을 수행한 다음, 트렌치 매립 산화막(13)을 증착하여 트렌치를 매립한다. 이때, 좁은 필드 영역에서는 트렌치 매립 산화막(13)이 증착될 때 접촉 부분(seam)(A)이 발생한다.
이어서, 도 1c에 도시된 바와 같이 화학적·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 질화막(12)이 노출될 정도로 트렌치 매립 산화막(13)을 평탄화시킨다. 이때에도 역시 좁은 필드 영역에서는 접촉 부분(A)이 잔류하게 되며, 넓은 필드 영역에서는 CMP 공정의 특성상 디싱(dishing) 현상이 유발된다.
다음으로, 도 1d에 도시된 바와 같이 질화막(12) 및 패드 산화막(11)을 제거하여 소자분리막을 형성한다. 이때, 좁은 필드 영역의 접촉 부분(A)이 습식 식각시 과도하게 식각되어 트렌치 내에 보이드(B)를 유발하게 된다. 또한, 넓은 필드 영역에서는 여전히 디싱 현상이 유지되고 있음을 확인할 수 있다.
상기와 같은 종래의 STI 공정에서는 좁은 필드 영역에서는 트렌치 매립 산화막의 접촉 부분에 의한 보이드 유발이, 넓은 필드 영역에서는 CMP 공정시 단차에 의한 디싱 현상이 문제점으로 지적되고 있다. 특히, 소자분리막에 형성된 보이드는 후속 게이트 식각 공정시 게이트 전도 물질의 잔류를 유발하여 소자의 전기적 특성에 악영향을 미치고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 상대적으로 좁은 필드 영역에서 보이드 발생을 방지하고, 상대적으로 넓은 필드 영역에서 디싱 현상을 억제할 수 있는 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래의 STI 공정시 트렌치 매립 산화막 증착 후의 웨이퍼 단면도.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 질화막 23 : 폴리실리콘막
23a : 폴리실리콘 스페이서 24 : 포토레지스트
25 : 트렌치 매립 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계; 상기 트렌치 마스크 패턴을 사용하여 상기 반도체 기판을 트렌치 식각하되, 예정된 트렌치 깊이 보다 얕은 트렌치가 형성되도록 하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 폴리실리콘막을 형성하는 제3 단계; 상기 희생막을 비등방성 전면 식각하여 상기 폴리실리콘막 스페이서를 형성하는 제4 단계; 상기 트렌치 내에 식각방지막을 매립하는 제5 단계; 상기 식각방지막 및 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막 스페이서 및 그 하부의 반도체 기판을 상기 예정된 트렌치 깊이까지 식각하여 슬릿 형태의 보조 트렌치를 형성하는 제6 단계; 잔류하는 상기 식각방지막을 제거하는 제7 단계; 상기 트렌치 및 상기 보조 트렌치에 트렌치 매립 산화막을 매립하는 제8 단계를 포함하는 트렌치형 소자분리막 형성방법이 제공된다.
본 발명은 STI 공정 중 트렌치 식각시 트렌치 깊이를 최소화하고, 그 깊이를 보상하기 위하여 트렌치 가장자리 부분에 슬릿(slit) 형태의 보조 트렌치를 형성한다. 즉, 활성 영역쪽에서 보면 종래와 같은 깊이의 트렌치형 소자분리막이 얻어지며, 필드 영역 대부분의 깊이는 최소화할 수 있다. 그 결과, 상대적으로 좁은 필드 영역에서 트렌치 매립 산화막의 접촉 부분(seam)이 나타나지 않거나, 나타나더라도 트렌치 보다 높은 위치에 나타나기 때문에 보이드를 유발하지는 않으며, 상대적으로 넓은 필드 영역에서는 트렌치 매립 산화막의 증착 두께의 최소화에 의해 단차를 줄임으로써 CMP 공정에 의한 디싱 현상을 크게 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 질화막(22)을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판(20)을 건식 식각함으로써 트렌치를 형성한다. 이때, 형성되는 트렌치는 상대적으로 좁은 필드 영역에서 후속 공정에 의해 증착되는 트렌치 매립 산화막의 접촉 부분이 트렌치 상부에 형성될 정도의 깊이로 형성한다.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 표면을 따라 폴리실리콘막(23)을 증착한다. 이때, 폴리실리콘막(23)의 두께는 후속 공정에 의해 형성되는 슬릿 형태의 보조 트렌치의 폭을 고려하여 결정한다.
이어서, 도 2c에 도시된 바와 같이 폴리실리콘막(23)을 비등방성 전면 식각하여 트렌치 및 트렌치 마스크 패턴의 측벽에 폴리실리콘 스페이서(23a)가 형성되도록 한다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 상부에 포토레지스트(24)를 도포한다. 이때, 포토레지스트(24)는 평탄화에 충분한 두께로 도포하며, 경화 과정을 수행하는 것이 바람직하다.
다음으로, 도 2e에 도시된 바와 같이 CMP 또는 에치백 공정을 통해 질화막(22)이 노출될 정도로 포토레지스트(24)를 평탄화시킨다. 이때, 포토레지스트(24)는 트렌치 및 트렌치 마스크 패턴이 이루는 홈 내에만 잔류하게 된다.
이어서, 도 2f에 도시된 바와 같이 포토레지스트(24) 및 질화막(22)을 식각 마크크로 사용하여 폴리실리콘 스페이서(23a) 및 실리콘 기판(20)을 건식 식각한다. 이때, 실리콘 기판(20)의 식각에 의해 형성되는 트렌치 가장자리의 슬릿 형태의 보조 트렌치는 충분한 소자분리 효과를 얻을 수 있는 깊이로 형성한다.
계속하여, 도 2g에 도시된 바와 같이 잔류하는 포토레지스트(24)를 제거한다.
다음으로, 도 2h에 도시된 바와 같이 전체 구조 상부에 트렌치 매립 산화막(25)을 증착한다. 이때, 대부분 영역에서 트렌치의 깊이를 최소화하였기 때문에 트렌치 매립 산화막(25)의 증착 두께를 기존에 비해 크게 줄일 수 있다. 이 경우, 상대적으로 좁은 필드 영역에서 트렌치 매립 산화막(25)의 접촉 부분(seam)이 형성되지 않거나, 형성되더라도 트렌치 보다 높은 위치에 나타나게 되며, 상대적으로 넓은 필드 영역에서는 트렌치 매립 산화막(25)의 증착 두께의 최소화에 의해 단차를 줄일 수 있다.
이어서, 도 2i에 도시된 바와 같이 질화막(22)을 연마정지막으로 사용한 CMP 공정을 진행하여 트렌치 매립 산화막(25)을 평탄화시킨다.
계속하여, 도 2j에 도시된 바와 같이 잔류하는 질화막(22) 및 패드 산화막(21)을 습식 식각법으로 제거하여 소자분리 공정을 완료한다.
상기와 같은 공정을 진행하는 경우, 소자분리 효과는 그대로 유지하면서, 상대적으로 좁은 필드 영역에서 트렌치 매립 산화막의 접촉 부분이 나타나지 않거나, 나타나더라도 트렌치 보다 높은 위치에 나타나기 때문에 보이드를 유발하지는 않으며, 상대적으로 넓은 필드 영역에서는 트렌치 매립 산화막의 증착 두께의 최소화에 의해 단차를 줄임으로써 CMP 공정에 의한 디싱 현상을 크게 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 폴리실리콘 스페이서를 사용하여 슬릿 형태의 보조 트렌치를 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 물질, 다른 공정을 통해 슬릿 형태의 보조 트렌치를 형성하는 경우에도 적용된다.
또한, 전술한 실시예에서는 연마정지막으로 질화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 연마정지막을 구성하는 물질을 제한하지 않는다.
전술한 본 발명은 트렌치 매립 산화막의 보이드 발생을 방지하여 소자의 전기적 특성을 개선하는 효과가 있으며, CMP에 의한 디싱 현상을 억제하여 누설전류를 줄이고 후속 공정을 용이하게 하는 효과가 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계;
    상기 트렌치 마스크 패턴을 사용하여 상기 반도체 기판을 트렌치 식각하되, 예정된 트렌치 깊이 보다 얕은 트렌치가 형성되도록 하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 표면을 따라 폴리실리콘막을 형성하는 제3 단계와,
    상기 희생막을 비등방성 전면 식각하여 상기 폴리실리콘막 스페이서를 형성하는 제4 단계
    상기 트렌치 내에 식각방지막을 매립하는 제5 단계;
    상기 식각방지막 및 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막 스페이서 및 그 하부의 반도체 기판을 상기 예정된 트렌치 깊이까지 식각하여 슬릿 형태의 보조 트렌치를 형성하는 제6 단계;
    잔류하는 상기 식각방지막을 제거하는 제7 단계;
    상기 트렌치 및 상기 보조 트렌치에 트렌치 매립 산화막을 매립하는 제8 단계
    를 포함하는 트렌치형 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 제5 단계는,
    상기 제4 단계를 마친 전체 구조 상부에 평탄화된 포토레지스트를 도포하는 제9 단계와,
    상기 트렌치 마스크 패턴이 노출될 정도로 상기 포토레지스트를 평탄화하는 제10 단계를 포함하는 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
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