KR100557551B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체소자의 전기적 특성 열화를 방지하기 위하여, 반도체기판 상에 게이트전극 영역이 구비되는 산화막 패턴을 형성하고 이를 이용한 이온주입공정으로 트랜지스터용 채널을 형성한 다음, 상기 게이트전극 영역의 저부에만 제1폴리실리콘막을 형성하고 상기 제1폴리실리콘막을 포함하는 전체표면상부에 제2폴리실리콘막 및 게이트전극용 금속층을 적층하고 상기 게이트전극 영역 상측까지 게이트전극용 금속층 및 제2폴리실리콘막을 식각한 다음, 노출되는 산화막 패턴의 표면을 습식식각하여 상측의 게이트전극 영역을 넓히고 이를 매립하는 질화막을 형성한 다음, 상기 질화막을 마스크로 하여 상기 산화막 패턴을 식각함으로써 게이트전극용 금속층이 외부로 노출되지 않도록 게이트전극을 형성하여 후속 열처리 공정시 트랜지스터의 특성 열화를 방지할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
도 1a 내지 도 1f 는 종래기술의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 반도체기판 13,65 : 게이트산화막
15 : 게이트전극용 다결정실리콘막 17,57 : 버퍼 산화막
19,45 : 제1질화막 21,47 : 트렌치
23,49 : 소자분리막 25 : WN 층
27 : W 층 29,59 : 제2질화막
31 : 선택 산화막 33 : 절연막 스페이서
43 : 제1산화막 51 : 제1감광막패턴
53 : 피웰 54 : 제2감광막패턴
55 : 엔웰 60 : 게이트전극 영역
61 : 제2산화막 63 : 채널
67 : 제1폴리실리콘막 패턴 69 : 제2폴리실리콘막
71 : WN 층 패턴 73 : W 층 패턴
75 : 제3질화막
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 게이트전극으로 사용되는 금속층의 빠른 산화에 의한 소자의 특성 열화를 방지할 수 있도록 게이트전극용 금속층 표면이 노출되지 않도록 게이트전극을 형성하는 기술에 관한 것이다.
디램은 하나의 트랜지스터와 하나의 캐패시터로 구성되며, 상기 트랜지스터는 디자인룰이 감소됨에 따라 동작 특성을 향상시키기 위하여 금속층을 포함하는 게이트전극을 형성하였다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상에 게이트산화막(13), 게이트전극용 폴리실리콘막(15), 버퍼 산화막(17) 및 제1질화막(19)을 순차적으로 적층한다.
그 다음, 소자분리 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층 구조를 식각하여 트렌치(21)를 형성한다.
도 1b를 참조하면, 상기 트렌치(21)를 매립하는 소자분리막(23)을 형성한다. 상기 소자분리막(23)은 전체표면상부에 소자분리용 산화막을 증착하고 상기 제1질화막(19)을 노출시키는 평탄화식각공정으로 형성한 것이다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다.
도 1c를 참조하면, 상기 소자분리막(23)을 마스크로 하여 상기 제1질화막(19)을 제거한다.
이때, 상기 제1질화막(19)은 인산용액을 이용한 습식방법으로 제거한다.
도 1d를 참조하면, 상기 버퍼 산화막(17)을 제거하고 전체표면상부에 WN 층(25), W 층(27) 및 제2질화막(29)을 적층한다.
도 1e를 참조하면, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조(29,27,25) 및 게이트전극용 폴리실리콘막(15)을 식각하고 상기 게이트전극용 폴리실리콘막(15) 측벽을 선택적으로 산화시켜 선택 산화막(31)을 형성하여 게이트전극을 형성한다.
이때, 상기 WN 층(25) 및 W 층(27)의 표면이 상기 폴리실리콘막(15) 보다 많이 산화되어 소자의 특성을 열화시키는 현상이 유발된다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(33)를 형성한다. 이때, 상기 절연막 스페이서(33)는 전체표면상부에 절연막을 증착하고 이를 이방성 식각하여 형성한 것이다.
도 1f 는 상기 도 1e 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은 다음과 같은 문제점들이 있다.
먼저, 상기 도 1e 및 도 1f 에 도시된 바와 같이 상기 W 층(27) 및 WN 층(25)이 외부로 노출되어 구비되고, 게이트전극 마스크를 이용한 식각공정시 상기 게이트산화막에 결함이 존재하게 된다.
그리고, 상기 결함을 큐어링 ( curing ) 하기 위한 O2 또는 H2O 가스를 사용하는 열산화 공정을 진행할 때 상기 W 층(27) 및 WN 층(25)이 게이트전극용 폴리실리콘막(15)보다 두껍게 산화되므로, 다량의 H2 가스와 미량의 O2 가스를 사용하는 선택적인 열산화 공정으로 선택 산화막(31)을 형성하고 있다.
그러나, 열산화 온도가 너무 높고 상기 선택 산화막(31)의 두께를 5 ㎚ 이상 키우기 어려우며, 상기 선택 산화막(31)의 두께를 증가시키기 위하여 온도나 시간을 증가시키는 경우는 상기 W 층(27), WN 층(25) 및 게이트전극용 폴리실리콘막(15) 간의 계면에 O2 가스가 확산되어 상기 계면에도 산화막이 형성되게 되므로 소자의 동작시 저항을 증가시키게 된다.
또한, 상기 선택 산화막(31)을 2 ∼ 4 ㎚ 의 두께로 형성하는 경우는 상기 게이트산화막에 존재하는 결함이 완전히 큐어링되지 못하여, 높은 전계가 인가될 때 트랜지스터의 특성이 쉽게 나빠지게 된다.
또한, 상기 W 층(27) 및 WN 층(25)이 외부로 노출되어 절연막 스페이서로 산화막을 먼저 사용하는 경우 상기와 같은 문제점들이 유발될 수 있어 질화막을 사용하여야 되며, 소자의 동작시 질화막으로 인한 많은 트랩이 유발되고 그로 인한 소 자의 특성이 열화되게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,
게이트전극으로 구성되는 게이트전극용 금속층인 W 층 및 WN 층의 표면이 노출되지 않도록 게이트전극을 패터닝하여 소자의 전기적 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상부에 돌출된 형태로 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상에 버퍼 산화막을 형성하는 공정과,
전체표면상부에 질화막을 일정두께 증착하는 공정과,
상기 질화막 상에 게이트전극 영역을 정의하는 산화막 패턴을 형성하는 공정과,
상기 산화막 패턴을 마스크로 하여 상기 게이트전극 영역 저부의 활성영역에 채널 불순물을 이온주입하여 채널을 형성하는 공정과,
상기 게이트전극 영역 저부의 질화막과 버퍼 산화막을 제거하고 상기 활성영역 상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막 상부에 제1폴리실리콘막을 형성하는 공정과,
상기 제1폴리실리콘막을 포함하는 전체표면상부에 제2폴리실리콘막을 일정두께 형성하는 공정과,
전체표면상부에 게이트전극용 금속층을 형성하는 공정과,
상기 게이트전극용 금속층 및 제2폴리실리콘막을 식각하여 상기 게이트전극 영역에 상기 산화막 패턴보다 리세스된 게이트전극용 금속층 패턴 및 제2폴리실리콘막패턴을 형성하는 공정과,
상기 산화막 패턴의 노출된 측벽을 식각하는 공정과,
상기 게이트전극을 매립하는 질화막을 형성하고 이를 마스크로 하여 상기 산화막 패턴을 식각함으로써 게이트전극을 형성하는 공정을 포함하는 것과,
상기 산화막 패턴은 상측에 하드마스크층이 구비되는 게이트전극보다 두껍게 형성되는 것과,
상기 제1폴리실리콘막의 형성공정은 상기 게이트전극 영역을 매립하는 폴리실리콘막을 증착하고, 상기 산화막 패턴이 노출되도록 상기 폴리실리콘막을 평탄화식각하고, 상기 산화막 패턴을 마스크로 상기 소자분리막이 노출될 때까지 상기 폴리실리콘막을 식각하는 공정을 포함하는 것과,
상기 게이트전극용 금속층은 W 을 함유하는 금속층인 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상부에 돌출된 형태로 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상에 버퍼 산화막을 형성하는 공정과,
전체표면상부에 질화막을 일정두께 증착하는 공정과,
상기 질화막 상에 게이트전극 영역을 정의하는 산화막 패턴을 형성하는 공정과,
상기 산화막 패턴을 마스크로 하여 상기 게이트전극 영역 저부의 활성영역에 채널 불순물을 이온주입하여 채널을 형성하는 공정과,
상기 게이트전극 영역 저부의 질화막과 버퍼 산화막을 제거하고 상기 활성영역 상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막 상부에 제1폴리실리콘막을 형성하는 공정과,
상기 제1폴리실리콘막을 포함하는 전체표면상부에 제2폴리실리콘막을 일정두께 형성하는 공정과,
상기 게이트전극 영역에 상기 산화막패턴보다 리세스된 게이트전극용 금속층을 형성하는 공정과,
상기 산화막 패턴 표면을 식각하여 상기 게이트전극 영역의 상측을 넓히는 공정과,
상기 게이트전극을 매립하는 질화막을 형성하고 이를 마스크로 하여 상기 산화막 패턴을 식각함으로써 게이트전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41) 상에 제1산화막(43) 및 제1질화막(45)으로 형성되는 패드절연막을 형성한다.
소자분리마스크(도시안됨)를 이용한 사진식각공정으로 소자분리영역의 상기 제1질화막(45), 제1산화막(43) 및 소정두께의 반도체기판(41)을 식각하여 트렌치(47)를 형성한다.
상기 트렌치(47)를 매립하는 소자분리막(49)을 형성한다. 이때, 상기 소자분리막(49)은 상기 트렌치(47)를 매립하는 소자분리용 산화막(도시안됨)을 형성하고 상기 제1질화막(45)을 노출시키는 평탄화식각공정으로 형성한다.
도 2b를 참조하면, 상기 제1질화막(45)을 습식방법으로 제거하고 전체표면상에 제1감광막패턴(51)을 형성한다. 이때, 상기 제1감광막패턴(51)은 피웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.
그 다음, 상기 제1감광막패턴(51)을 마스크로 하여 상기 반도체기판(41)에 피형 불순물을 이온주입하여 피웰(53)을 형성한다.
도 2c를 참조하면, 상기 제1감광막패턴(51)을 제거하고 엔웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(54)을 형성한다.
그 다음, 상기 제2감광막패턴(54)을 마스크로 하여 상기 반도체기판(41)에 엔형 불순물을 이온주입하여 엔웰(55)을 형성한다.
도 2d를 참조하면, 제2감광막패턴(54)을 제거하고 상기 제1산화막(43)을 습식방법으로 제거한다.
그 다음, 상기 반도체기판(41) 표면에 버퍼 산화막(57)을 형성하고 전체표면상부에 제2질화막(59)을 일정두께 형성한다.
전체표면상부에 제2산화막(61)을 두껍게 형성한다. 이때, 상기 제2산화막(61)은 CVD 방법으로 형성한 것이다.
이때, 상기 제2산화막(61)은 후속 공정에서 형성되며 상측에 하드마스크층이 구비되는 게이트전극의 높이보다 두껍게 형성된 것이다.
그 다음, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 게이트전극 영역의 상기 제2산화막(61)을 식각하여 제2산화막(61)패턴을 형성하는 동시에 게이트전극이 형성된 게이트전극 영역(60)을 상기 제2산화막(61)패턴 사이에 형성한다.
이때, 상기 사진식각공정은 상기 제2산화막(61)과 제2질화막(59)의 식각선택비 차이를 이용하여 실시한 것이다.
그 다음, 상기 제2산화막(61)패턴을 마스크로 하여 상기 반도체기판(41)의 엔웰(55) 및 피웰(53)에 각각 피형 및 엔형의 채널불순물을 이온주입하여 트랜지스터의 채널(63)을 형성한다.
도 2e를 참조하면, 상기 제2산화막(61)패턴을 마스크로 하여 상기 게이트전극 영역(60) 저부의 상기 제2질화막(59) 및 버퍼산화막(57)을 식각하고 노출된 반도체기판(41)의 활성영역 표면을 산화시켜 게이트산화막(65)을 형성한다.
상기 게이트산화막(65) 상부의 제2산화막(61)패턴 사이를 매립하는 제1폴리실리콘막(도시안됨)을 형성한다.
그 다음, 상기 제1폴리실리콘막을 CMP 하여 상기 제2산화막(61)패턴을 노출시킨다.
그리고, 상기 제2산화막패턴(61)을 마스크로 하여 상기 소자분리막(49)을 노출시킬 때까지 식각함으로써 상기 게이트전극 영역(60)의 저부에 상기 소자분리막(49)과 같은 높이의 제1폴리실리콘막 패턴(67)을 형성한다.
그리고, 전체표면상부에 제2폴리실리콘막(69)을 일정두께 형성한다.
도 2f를 참조하면, 상기 제2폴리실리콘막(69) 상의 전체표면상에 게이트전극용 금속층인 WN 층(도시안됨) 및 W 층(도시안됨)을 일정두께 적층한다.
그 다음, 상기 WN 층, W 층 및 제2폴리실리콘막(69)을 CMP 하여 상기 제2산화막(61)패턴을 노출시킨다.
그리고, 상기 제2산화막(61)패턴을 마스크로 하여 상기 게이트전극 영역(60) 내의 상기 WN 층, W 층 및 제2폴리실리콘막(69) 상측을 소정두께 식각하여 상기 제2산화막(61)패턴 사이의 게이트전극 영역에 상기 제2산화막(61)패턴보다 낮은 높이로 리세스된 상기 WN 층 패턴(71), W 층 패턴(73) 및 제2폴리실리콘막 패턴(69)을 형성한다.
도 2g를 참조하면, 상기 제2산화막(61)패턴의 측벽을 습식식각하여 상기 게이트전극 영역(60)의 상측을 넓힌다.
상기 게이트전극 영역(60)을 매립하는 제3질화막(75)을 형성한다. 이때, 상 기 제3질화막(75)은 상기 게이트전극 영역(60)을 매립하는 질화막(도시안됨)을 전체표면상부에 형성하고 이를 평탄화식각하여 형성한 것이다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시한 것이다.
도 2h 및 도 2i 를 참조하면, 상기 제3질화막(75)을 마스크로 하여 상기 제2산화막(61)패턴을 식각함으로써 게이트전극을 형성한다.
이때, 상기 게이트전극은 상기 WN 층 패턴(71) 및 W 층 패턴(73)의 외부를 제2산화막(61)패턴 및 제3질화막(75)으로 덮어진 형태로 형성됨으로써, 결함을 제거하기 위한 큐어링 공정을 O2 또는 H2O 가스를 이용한 보통의 열산화공정으로 실시할 수 있다.
여기서, 도 2i 는 상기 도 2h 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도이다.
아울러, 필요에 따라 상기 게이트전극의 측벽에 절연막 스페이서를 더 형성할 수도 있다.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 3a 및 도 3b 를 참조하면, 본 발명의 제1실시예와 같은 공정으로 실시하되, 상기 도 2e 의 공정후에 상기 제2폴리실리콘막(69)을 이방성 식각하여 상기 게이트전극 영역(60)의 제2산화막(61)패턴 측벽에 제2폴리실리콘막(69) 스페이서를 형성하고 후속공정으로 상기 도 2f 의 게이트전극용 금속층, WN 층 패턴(71) 및 W 층 패턴(73)을 형성 공정을 실시한다.
그리고, 상기 도 2g 및 도 2g 의 공정으로 트랜지스터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 게이트전극의 금속층인 WN 층 및 W 층이 외부로 노출되지 않도록 산화막과 질화막의 커버하여 후속 열산화공정으로 인한 소자의 특성 열화를 방지할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (5)
- 반도체기판 상부에 돌출된 형태로 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 활성영역 상에 버퍼 산화막을 형성하는 공정과,전체표면상부에 질화막을 일정두께 증착하는 공정과,상기 질화막 상에 게이트전극 영역을 정의하는 산화막 패턴을 형성하는 공정과,상기 산화막 패턴을 마스크로 하여 상기 게이트전극 영역 저부의 활성영역에 채널 불순물을 이온주입하여 채널을 형성하는 공정과,상기 게이트전극 영역 저부의 질화막과 버퍼 산화막을 제거하고 상기 활성영역 상에 게이트산화막을 형성하는 공정과,상기 게이트산화막 상부에 제1폴리실리콘막을 형성하는 공정과,상기 제1폴리실리콘막을 포함하는 전체표면상부에 제2폴리실리콘막을 일정두께 형성하는 공정과,전체표면상부에 게이트전극용 금속층을 형성하는 공정과,상기 게이트전극용 금속층 및 제2폴리실리콘막을 식각하여 상기 게이트전극 영역에 상기 산화막 패턴보다 리세스된 게이트전극용 금속층 패턴 및 제2폴리실리콘막패턴을 형성하는 공정과,상기 산화막 패턴의 노출된 측벽을 식각하는 공정과,상기 게이트전극을 매립하는 질화막을 형성하고 이를 마스크로 하여 상기 산화막 패턴을 식각함으로써 게이트전극을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 산화막 패턴은 상측에 하드마스크층이 구비되는 게이트전극보다 두껍게 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제1폴리실리콘막의 형성공정은 상기 게이트전극 영역을 매립하는 폴리실리콘막을 증착하는 공정과,상기 산화막 패턴이 노출되도록 상기 폴리실리콘막을 평탄화식각하는 공정과,상기 산화막 패턴을 마스크로 상기 소자분리막이 노출될 때까지 상기 폴리실리콘막을 식각하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 게이트전극용 금속층은 W 을 함유하는 금속층인 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 반도체기판 상부에 돌출된 형태로 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 활성영역 상에 버퍼 산화막을 형성하는 공정과,전체표면상부에 질화막을 일정두께 증착하는 공정과,상기 질화막 상에 게이트전극 영역을 정의하는 산화막 패턴을 형성하는 공정과,상기 산화막 패턴을 마스크로 하여 상기 게이트전극 영역 저부의 활성영역에 채널 불순물을 이온주입하여 채널을 형성하는 공정과,상기 게이트전극 영역 저부의 질화막과 버퍼 산화막을 제거하고 상기 활성영역 상에 게이트산화막을 형성하는 공정과,상기 게이트산화막 상부에 제1폴리실리콘막을 형성하는 공정과,상기 제1폴리실리콘막을 포함하는 전체표면상부에 제2폴리실리콘막을 일정두께 형성하는 공정과,상기 게이트전극 영역에 상기 산화막패턴보다 리세스된 게이트전극용 금속층을 형성하는 공정과,상기 산화막 패턴 표면을 식각하여 상기 게이트전극 영역의 상측을 넓히는 공정과,상기 게이트전극을 매립하는 질화막을 형성하고 이를 마스크로 하여 상기 산화막 패턴을 식각함으로써 게이트전극을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
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2003
- 2003-12-24 KR KR1020030096363A patent/KR100557551B1/ko not_active IP Right Cessation
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