JP2006261161A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 アクティブ領域とフィールド領域とに段差が形成されることを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１上にシリコン酸化膜１３とシリコン窒化膜１５とを順次形成し、第１素子形成領域上のシリコン酸化膜１１およびシリコン窒化膜１５を除去し、露出された第１素子形成領域上にシリコン酸化膜１３よりも厚いシリコン酸化膜１７Ａとポリシリコン膜１９Ａとを順次形成し、ポリシリコン膜１９Ａおよびシリコン酸化膜１７Ａを加工することで第１素子形成領域上にゲート電極１９ａおよびゲート絶縁膜１７ａを形成し、第２素子形成領域上のシリコン酸化膜１３ａおよびシリコン窒化膜１５ａを除去し、露出された第２素子形成領域表面にシリコン酸化膜１７Ｂとポリシリコン膜１９Ｂとを順次形成し、ポリシリコン膜１９Ｂおよびシリコン酸化膜１７Ｂを加工することで第２素子形成領域上にゲート電極１９ｂおよびゲート絶縁膜１７ｂを形成する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、特にゲート絶縁膜の膜厚が異なる複数の半導体素子が同一半導体基板上に形成された半導体装置の製造方法に関する。
通常、半導体装置には微細化および高集積化が望まれる。現在、半導体装置の微細化および高集積化を達成するために、製造方法における素子分離工程が従来のＬＯＣＯＳ（Local Oxidation of Silicon）法からＳＴＩ（Shallow Trench Isolation）法へと移行しつつある。また、同じく微細化および高集積化を目的として、半導体素子におけるゲート絶縁膜が薄膜化されてきている。ゲート絶縁膜が薄膜化されると、必要となる電源電圧が低下する。
このように微細化および高集積化に伴う低電圧化が進む一方で、液晶ディスプレイなどを駆動するための半導体素子（液晶ドライバとも言う）では、システム上、従来の高い電源電圧と低い電源電圧とを併用させた構造が必要となってきている。
しかしながら、液晶ドライバを構成する半導体素子の一つである低電圧用のＭＯＳ（Metal-Oxide Semiconductor）トランジスタ（以下、低耐圧ＭＯＳトランジスタと言う）ではゲート絶縁膜の薄膜化が必要であるのに対し、同じく液晶ドライバを構成する半導体素子の一つである高耐圧用のＭＯＳトランジスタ（以下、高耐圧ＭＯＳトランジスタと言う）では約４０ｎｍ（ナノメートル）の比較的厚いゲート絶縁膜が必要である。
膜厚の異なるゲート絶縁膜を同じ半導体基板上に形成する方法としては、例えば以下に示す特許文献１から３に記載された方法が存在する。この方法では、主に、素子分離絶縁膜をＬＯＣＯＳ法により形成し、その後、熱酸化により全面に高耐圧用の厚いゲート絶縁膜を形成する。次に、高耐圧ＭＯＳトランジスタを形成する領域をレジストで覆い、これをマスクとして低電圧ＭＯＳトランジスタを形成する領域における厚いゲート絶縁膜をウェットエッチングにより除去する。次に、マスクとして用いたレジストを除去した後、低電圧用の薄いゲート絶縁膜を形成する。
特開２０００−１５０６６５号公報 特開２０００−２００８３６号公報 特開２００２−２４６４８０号公報
しかしながら、上記した従来の方法で異なる膜厚のゲート絶縁膜を同一半導体基板上に形成した場合、低電圧ＭＯＳトランジスタを形成する領域の厚いゲート酸化膜をフッ酸（ＨＦ）により除去する工程が必要となるが、このように厚いゲート酸化膜を除去する工程を有することで、素子分離絶縁膜の上部が除去されてしまうという問題が発生する。
特に、素子分離絶縁膜をＳＴＩ法で形成し且つゲート絶縁膜を熱酸化処理により形成した場合、埋め込み酸化膜（すなわち、素子分離絶縁膜）のフッ酸によるエッチングレートが、熱酸化で形成された酸化膜（すなわち、ゲート絶縁膜）よりも大きいため、素子分離絶縁膜の上部が大きく除去されてしまう。
この結果、素子分離絶縁膜が形成する素子分離領域（フィールド領域とも言う）の上面が、半導体基板における素子形成領域（アクティブ領域とも言う）の上面よりも下がってしまう。
このような状態では、アクティブ領域とフィールド領域との間で段差が形成されているため、後工程においてゲート電極をパターニングする際、フォトリソグラフィで使用したレジストが上記の段差に溜まってしまい、ゲート電極を正常にパターニングすることができないという問題を発生させる。
また、アクティブ領域とフィールド領域との間に形成された段差により、半導体基板がむき出しになると、ハンプ現象などの素子特性劣化や素子分離端におけるゲート絶縁膜の信頼性劣化などが発生するという問題も存在する。
そこで本発明は、上記の問題に鑑みてなされたものであり、アクティブ領域とフィールド領域とに段差が形成されることを防止することが可能な半導体装置の製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体装置の製造方法は、第１素子形成領域と第２素子形成領域とが素子分離絶縁膜により区切られた構造を有する半導体基板を準備する工程と、半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１膜を形成する工程と、第１素子形成領域上の第１絶縁膜および第１膜を除去することで第１素子形成領域を露出させる工程と、露出された第１素子形成領域上に第１絶縁膜よりも厚い第２絶縁膜を形成する工程と、第２絶縁膜上に第１導体膜を形成する工程と、第１導体膜および第２絶縁膜を加工することで第１素子形成領域上に第１ゲート電極および第１ゲート絶縁膜を形成する工程と、第２素子形成領域上の第１絶縁膜および第１膜を除去することで第２素子形成領域を露出させる工程と、露出された第２素子形成領域表面に第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、第３絶縁膜上に第２導体膜を形成する工程と、第２導体膜および第３絶縁膜を加工することで第２素子形成領域上に第２ゲート電極および第２ゲート絶縁膜を形成する工程とを有する。
半導体基板の直上に高耐圧用のゲート絶縁膜へ加工される第２絶縁膜よりも薄い第１絶縁膜を形成しておくことで、低耐圧用のゲート絶縁膜を形成する際に、半導体基板直上で高耐圧用のゲート絶縁膜のような他のゲート絶縁膜と比較して厚い膜をエッチングする必要が無くなる。これにより、半導体基板直上の膜をエッチングする際にトレンチ部分である素子分離絶縁膜が過剰にエッチングされることを防止することが可能となる。すなわち、アクティブ領域とフィールド領域とに段差が形成されることを防止することが可能となる。また、本発明では、高耐圧用のゲート電極と低耐圧用のゲート電極とを別々に形成しているため、それぞれ異なる膜厚とすることができる。この結果、それぞれのゲート電極側面に、異なるサイドウォール幅のサイドウォールを同時に形成することが可能となる。
本発明によれば、アクティブ領域とフィールド領域とに段差が形成されることを防止することが可能な半導体装置の製造方法を実現することができる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
まず、本発明による実施例１について図面を用いて詳細に説明する。
〔構成〕
図１は、本実施例による半導体装置１の構成を示す図である。なお、以下では、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとを結ぶ直線を含み且つ半導体基板１１と平行な断面構造に基づいて、半導体装置１の構造および製造方法における各プロセスを説明する。
図１に示すように、半導体装置１は、半導体基板１１に素子分離絶縁膜１２が形成されることで、アクティブ領域（素子形成領域とも言う）ＡＲとフィールド領域（素子分離領域とも言う）ＦＲとが定義された構成を有する。
半導体基板１１において、高耐圧ＭＯＳトランジスタを形成する領域（以下、高耐圧ＭＯＳトランジスタ領域と言う）１Ａのアクティブ領域ＡＲ上には、第１の膜厚を有するゲート絶縁膜１７ａが形成されている。このゲート絶縁膜１７ａ上には、ゲート電極１９ａが形成されている。ゲート絶縁膜１７ａおよびゲート電極１９ａ表面は、ゲート電極１９ａ上面の少なくとも一部を露出する開口部を有する保護膜１８ａにより覆われている。ゲート電極１９ａおよびゲート絶縁膜１７ａの側面には、保護膜１８ａを挟んでサイドウォール２０ａが形成されている。また、このアクティブ領域ＡＲには、チャネルが形成される領域を挟む一対のソース・ドレイン領域１４ａが形成されている。このように、本実施例による高耐圧ＭＯＳトランジスタは、半導体基板１１のアクティブ領域ＡＲ上に形成された第１の膜厚のゲート絶縁膜１７ａと、ゲート絶縁膜１７ａ上に形成されたゲート電極１９ａと、ゲート電極１９ａおよびゲート絶縁膜１７ａを覆う保護膜１８ａと、保護膜１８ａを挟んでゲート電極１９ａおよびゲート絶縁膜１７ａの側面に形成されたサイドウォール２０ａと、アクティブ領域ＡＲに形成された一対のソース・ドレイン領域１４ａとを有する。
一方、低耐圧ＭＯＳトランジスタを形成する領域（以下、低耐圧ＭＯＳトランジスタ領域と言う）１Ｂのアクティブ領域ＡＲには、第１の膜厚よりも薄い第２の膜厚を有するゲート絶縁膜１７ｂが形成されている。このゲート絶縁膜１７ｂ上には、ゲート電極１９ｂが形成されている。ゲート電極１９ｂおよびゲート絶縁膜１７ｂの側面には、サイドウォール２０ｂが形成されている。また、このアクティブ領域ＡＲには、チャネルが形成される領域を挟む一対のソース・ドレイン領域１４ｂが形成されている。このように、本実施例による低耐圧ＭＯＳトランジスタは、半導体基板１１のアクティブ領域ＡＲ上に形成され且つ第１の膜厚よりも薄い第２の膜厚のゲート絶縁膜１７ｂと、ゲート絶縁膜１７ｂ上に形成されたゲート電極１９ｂと、ゲート電極１９ｂおよびゲート絶縁膜１７ｂの側面に形成されたサイドウォール２０ｂと、アクティブ領域ＡＲに形成された一対のソース・ドレイン領域１４ｂとを有する。
上記構成において、半導体基板１１は、例えばＰ型のシリコン基板とすることができる。この半導体基板１１には、上述したように素子分離絶縁膜１２が形成されている。本実施例において、素子分離絶縁膜１２はＳＴＩ法で形成されたものとする。ただし、これに限定されず、ＬＯＣＯＳ法で形成されていてもよい。
また、高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲ上に形成されたゲート絶縁膜１７ａには、例えばシリコン酸化膜（ＳｉＯx膜）を適用することができる。また、その第１の膜厚は、通常、動作させる電圧で破壊されない程度の膜厚、例えば４０ｎｍ（ナノメートル）程度とすることができる。
ゲート絶縁膜１７ａ上には、上述のように、ゲート電極１９ａが形成されている。このゲート電極１９ａは、例えば所定の不純物がドープされたポリシリコン（poly-silicon）膜とすることができる。また、その膜厚は、例えば３００ｎｍとすることができる。
ゲート絶縁膜１７ａおよびゲート電極１９ａを覆う保護膜１８ａは、後述する製造方法において、シリコン窒化膜１５ａ（図５（ｂ）および（ｃ）参照）をエッチングする際、ゲート電極１９ａおよびゲート絶縁膜１７ａを保護するための膜である。したがって、その材料には、例えばシリコン酸化膜（ＳｉＯx膜）などのような、絶縁体であって且つシリコン窒化膜１５ａに対して選択的にエッチングすることが可能な材料よりなる膜を適用することができる。また、その膜厚は、ゲート電極１９ａおよびゲート絶縁膜１７ａをエッチングから保護できる程度の膜厚、例えば１０〜２０ｎｍ程度とすることができる。
保護膜１８ａを挟んでゲート電極１９ａおよびゲート絶縁膜１７ａの側面に形成されたサイドウォール２０ａは、ソース・ドレイン領域１４ａとゲート電極１９ａとの間の距離を規定している。このサイドウォール２０ａは、例えばシリコン酸化膜またはシリコン窒化膜とすることができる。また、その幅（以下、これをサイドウォール幅と言う）は、動作させる電圧にも依るが、例えば４５０ｎｍとすることができる。
高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲに形成されたソース・ドレイン領域１４ａは、所定の導電性を持つ不純物が図示しないウェル領域の不純物濃度と比較して高濃度に拡散された領域である。このソース・ドレイン領域１４ａは、ゲート電極１９ａおよびサイドウォール２０ａをマスクとして半導体基板１１におけるアクティブ領域ＡＲに所定の不純物を注入することで形成される。例えばｎ型のＭＯＳトランジスタを形成する場合、ソース・ドレイン領域１４ａは、ｎ型の不純物が注入された領域である。ｎ型の不純物としては、例えばヒ素イオン（Ａｓ+）などのｎ型のイオンを適用することができる。そのドーズ量は６．０×１０15／ｃｍ2程度とすることができる。一方、例えばｐ型のＭＯＳトランジスタを形成する場合、ソース・ドレイン領域１４ａは、ｐ型の不純物が注入された領域である。このｐ型の不純物としては、例えばボロンイオン（Ｂ+）などのｐ型のイオンを適用することができる。そのドーズ量は５．０×１０15／ｃｍ2程度とすることができる。
一方、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲに形成されたゲート絶縁膜１７ｂには、ゲート絶縁膜１７ａと同様に、例えばシリコン酸化膜（ＳｉＯx膜）を適用することができる。また、その第２の膜厚は、動作させる電圧および低耐圧ＭＯＳトランジスタに要求される性能に依って決定される膜厚、例えば７ｎｍ程度とすることができる。
ゲート絶縁膜１７ｂ上には、上述のようにゲート電極１９ｂが形成されている。このゲート電極１９ｂは、ゲート電極１９ａと同様に、例えば所定の不純物がドープされたポリシリコン（poly-silicon）膜とすることができる。また、その膜厚は、高耐圧ＭＯＳトランジスタにおけるゲート電極１９ｂの第１の膜厚と異なる膜厚、例えば２５０ｎｍとすることができる。
ゲート電極１９ｂおよびゲート絶縁膜１７ｂの側面に形成されたサイドウォール２０ｂは、ソース・ドレイン領域とゲート電極１９ｂとの間の距離を規定している。このサイドウォール２０ｂは、例えばシリコン酸化膜またはシリコン窒化膜とすることができる。また、そのサイドウォール幅は、高耐圧ＭＯＳトランジスタにおけるサイドウォール２０ａと異なるサイドウォール幅、例えば１００ｎｍとすることができる。
低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲに形成されたソース・ドレイン領域１４ｂは、所定の導電性を持つ不純物が図示しないウェル領域の不純物濃度と比較して高濃度に拡散された領域である。このソース・ドレイン領域１４ｂは、ゲート電極１９ｂおよびサイドウォール２０ｂをマスクとして半導体基板１１におけるアクティブ領域ＡＲに所定の不純物を注入することで形成される。例えば例えばｎ型のＭＯＳトランジスタを形成する場合、ソース・ドレイン領域１４ｂは、ｎ型の不純物が注入された領域である。ｎ型の不純物としては、例えばヒ素イオン（Ａｓ+）などのｎ型のイオンを適用することができる。また、そのドーズ量は６．０×１０15／ｃｍ2程度とすることができる。一方、例えばｐ型のＭＯＳトランジスタを形成する場合、ソース・ドレイン領域１４ａは、ｐ型の不純物が注入された領域である。このｐ型の不純物としては、例えばボロンイオン（Ｂ+）などのｐ型のイオンを適用することができる。また、そのドーズ量は５．０×１０15／ｃｍ2程度とすることができる。
また、以上のように形成された高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタは、層間絶縁膜２７に覆われる。この層間絶縁膜２７には、例えばシリコン酸化膜（ＳｉＯx膜）などを適用することができる。また、その膜厚は、例えば１２００ｎｍ程度とすることができる。
層間絶縁膜２７には、ゲート電極１９ａおよび１９ｂ上面を露出するためのコンタクトホールが形成される。このコンタクトホール内にはタングステン（Ｗ）などの金属が埋め込まれることで、コンタクト内配線２８が形成される。また、層間絶縁膜２７上には他の素子や配線パターンとの電気的な導通を取るためのメタル配線２９が形成される。ゲート電極１９ａおよび１９ｂとメタル配線２９とはコンタクト内配線２８により電気的に接続される。
〔製造方法〕
次に、本発明による半導体装置１の製造方法について図面と共に説明する。図２から図６は本実施例による半導体装置１の製造方法を示すプロセス図である。
本製造方法では、まず、ｐ型のシリコン基板である半導体基板１１を準備し、これに例えばＳＴＩ法を用いて素子分離絶縁膜１２を形成する。これにより、図２（ａ）に示すように、高耐圧ＭＯＳトランジスタ領域１Ａおよび低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲおよびフィールド領域１Ｂが定義される。
次に、半導体基板１１における素子分離絶縁膜１２が形成された面上に、図２（ｂ）に示すように、第１絶縁膜であるシリコン酸化膜（ＳｉＯx膜）１３を例えば１０ｎｍ程度形成する。このシリコン酸化膜１３は、後述におけるエッチング工程においてバッファ膜として機能する。このため、シリコン酸化膜１３は、ゲート絶縁膜１７ａの膜厚である第１の膜厚よりも十分に薄ことが好ましい。この値に設定することで、半導体基板１１直上でゲート絶縁膜１７ａ（具体的にはシリコン酸化膜１７Ａ）のように厚い膜厚の膜を加工する必要が無くなる。また、シリコン酸化膜（ＳｉＯx膜）は、例えば半導体基板１１を熱酸化処理することで形成することができる。この熱酸化処理では、例えば半導体基板１１が酸素雰囲気中に配置され、この状態で例えば８５０℃程度に約２０分加熱される。
次に、シリコン酸化膜１３上に、例えば既存のＣＶＤ（Chemical Vapor Deposition）法を用いて、例えば２０ｎｍ程度に第１の膜であるシリコン窒化膜（ＳｉＮ膜）１５を形成する。さらに、形成したシリコン窒化膜１５上に、例えば既存のＣＶＤ法を用いて、例えば１０〜２０ｎｍ程度に第２の膜であるシリコン酸化膜１６を形成する。これにより、図２（ｃ）に示すような断面構造を得る。なお、上記のシリコン窒化膜１５は、所定形状にパターニングすることで、高耐圧ＭＯＳトランジスタ領域１Ａにおけるバッファ膜１３を除去する際、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるバッファ膜１３をエッチングから保護するための保護膜（マスク）として機能する。ならびに、シリコン窒化膜１５は、所定形状にパターニングすることで、ゲート絶縁膜１７ａ用のシリコン酸化膜１７Ａを形成する際、熱酸化から半導体基板１１における低耐圧ＭＯＳトランジスタ領域１Ｂを保護するための保護膜（マスク）として機能する。また、シリコン酸化膜１６は、所定形状にパターニングすることで、下層にあるシリコン窒化膜１５を所定形状へ加工するための保護膜（マスク）として機能する。
次に、形成したシリコン酸化膜１６上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、低耐圧ＭＯＳトランジスタ領域１ＢにレジストＲ１を形成する。次に、例えば既存のＲＩＥ（Reactive Ion Etching）法などを用い、レジストＲ１をマスクとして高耐圧ＭＯＳトランジスタ領域１Ａにおけるシリコン酸化膜１６を除去する。これにより、図３（ａ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂのみにシリコン酸化膜１６ａが残り、高耐圧ＭＯＳトランジスタ領域１Ａにおけるシリコン窒化膜１５が露出される。
次に、レジストＲ１を除去した後、低耐圧ＭＯＳトランジスタ領域１Ｂに残ったシリコン酸化膜１６ａをマスクとして、高耐圧ＭＯＳトランジスタ領域１Ａにおけるシリコン窒化膜１５を除去する。これにより、図３（ｂ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂのみにシリコン窒化膜１５ａが残り、高耐圧ＭＯＳトランジスタ領域１Ａにおけるシリコン酸化膜１３が露出される。なお、シリコン窒化膜１５のエッチングには、半導体基板１１へのダメージを防止しつつ露出されたシリコン窒化膜１５のみを除去するために、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液を用いることが好ましい。熱リン酸液を用いるウェットエッチングでは、シリコン酸化膜に対してシリコン窒化膜を選択的に除去することができる。すなわち、熱リン酸液などを用いる所定条件下では、シリコン酸化膜のエッチングレートに対するシリコン窒化膜のエッチングレートが十分に大きいため、実質的にシリコン窒化膜のみを除去することが可能である。
次に、高耐圧ＭＯＳトランジスタ領域１Ａにおける露出されたシリコン酸化膜１３と、低耐圧ＭＯＳトランジスタ領域１Ｂに残ったシリコン酸化膜１６ａとを除去する。この際、シリコン窒化膜１５ａがマスクとして機能するため、低耐圧ＭＯＳトランジスタ領域１Ｂにはシリコン酸化膜１３ａが残る。これにより、図３（ｃ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂはシリコン酸化膜１３ａにより覆われつつ、高耐圧ＭＯＳトランジスタ領域１Ａにおける半導体基板１１および素子分離絶縁膜１２が露出される。なお、シリコン酸化膜１３のエッチングには、半導体基板１１へのダメージを防止しつつ露出されたシリコン酸化膜１３のみを除去するために、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いることが好ましい。フッ酸液を用いたウェットエッチングでは、シリコン窒化膜に対してシリコン酸化膜を選択的に除去することができる。すなわち、フッ酸液などを用いる所定条件下では、シリコン酸化膜のエッチングレートに対するシリコン酸化膜のエッチングレートが十分に大きいため、実質的にシリコン酸化膜のみを除去することが可能である。
次に、高耐圧ＭＯＳトランジスタ領域１Ａにおける基板表面が露出した半導体基板１１を熱酸化処理することで、図４（ａ）に示すように、例えば第１の膜厚を有する第２の絶縁膜であるシリコン酸化膜１７Ａを形成する。この際、シリコン窒化膜１５ａが熱酸化処理に対する保護膜として機能するため、シリコン酸化膜１７Ａは、高耐圧ＭＯＳトランジスタ領域１Ａのみに形成される。なお、この第１の膜厚は、上述したように、高耐圧ＭＯＳトランジスタのゲート絶縁膜１７ａと同等である。すなわち、シリコン酸化膜１７Ａは、ゲート絶縁膜１７ａの加工前の膜である。したがって、シリコン酸化膜１７Ａの膜厚は例えば４０ｎｍ程度とすることができる。この熱酸化処理では、例えば半導体基板１１が酸素雰囲気中に配置され、この状態で例えば８５０℃程度に約４０分加熱される。
次に、シリコン酸化膜１７Ａが形成された半導体基板１１全面に、例えば既存のＣＶＤ法を用いて、第１導体膜である所定の不純物がドープされたポリシリコン膜１９Ａを膜厚３００ｎｍ程度に形成する。次に、形成したポリシリコン膜１９Ａに所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、図４（ｂ）に示すように、ポリシリコン膜１９Ａ上にゲート電極１９ａ上面と同形状のパターンを有するレジストＲ２を形成する。
次に、例えば既存のＲＩＥ法を用いて、形成したレジストＲ２をマスクとしてポリシリコン膜１９Ａをエッチングすることで、図４（ｃ）に示すように、高耐圧ＭＯＳトランジスタ領域１Ａに不純物を含むポリシリコン膜よりなるゲート電極１９ａを形成すると共に、ゲート電極１９ａ下のシリコン酸化膜１７Ａをゲート絶縁膜１７ａへ加工する。
次に、例えば既存のＣＶＤ法を用いて、高耐圧ＭＯＳトランジスタ領域１Ａにゲート絶縁膜１７ａおよびゲート電極１９ａが形成された半導体基板１１全面に、図５（ａ）に示すように、膜厚１０ｎｍ程度にシリコン酸化膜１８を形成する。このシリコン酸化膜１８は、上述における保護膜１８ａへ加工される前の膜である。
次に、形成したシリコン酸化膜１８上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、高耐圧ＭＯＳトランジスタ領域１Ａに、ゲート電極１９ａおよびゲート絶縁膜１７ａを保護する第４絶縁膜であるシリコン酸化膜１８を覆うレジストＲ３を形成する。次に、例えば既存のＲＩＥ法を用い、レジストＲ３をマスクとして低耐圧ＭＯＳトランジスタ領域１Ｂにおけるシリコン酸化膜１８を除去することで、図５（ｂ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるシリコン窒化膜１５ａを露出させると共に、高耐圧ＭＯＳトランジスタ領域１Ａにゲート電極１９ａおよびゲート絶縁膜１７ａを保護する保護膜１８ａを形成する。
次に、レジストＲ３を除去した後、低耐圧ＭＯＳトランジスタ領域１Ｂに残っているシリコン窒化膜１５ａを除去する。これにより、図５（ｃ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂにおけるシリコン酸化膜１３ａが露出される。なお、シリコン窒化膜１５ａのエッチングには、半導体基板１１へのダメージを防止しつつシリコン窒化膜１５ａのみを除去するために、図３（ｂ）におけるシリコン窒化膜１５のエッチングの際に用いたものと同様のウェットエッチングを用いることが好ましい。
次に、保護膜１８ａおよびシリコン酸化膜１３ａが露出している半導体基板１１上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、高耐圧ＭＯＳトランジスタ領域１Ａに、ゲート電極１９ａおよびゲート絶縁膜１７ａを保護するシリコン酸化膜１８を覆うレジストＲ４を形成する。次に、このレジストＲ４をマスクとして低耐圧ＭＯＳトランジスタ領域１Ｂに残っていたシリコン酸化膜１３ａを除去することで、図６（ａ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂにおける半導体基板１１を露出させる。なお、シリコン酸化膜１３ａのエッチングには、半導体基板１１へのダメージを防止しつつシリコン酸化膜１３ａのみを除去するために、図３（ｃ）におけるシリコン酸化膜１３のエッチングの際に用いたものと同様のウェットエッチングを用いることが好ましい。
次に、高耐圧ＭＯＳトランジスタ領域１Ａにおける保護膜１８ａをカバーしていたレジストＲ４を除去した後、低耐圧ＭＯＳトランジスタ領域１Ｂにおける基板表面が露出した半導体基板１１を熱酸化処理することで、図６（ｂ）に示すように、例えば第２の膜厚を有する第３の絶縁膜であるシリコン酸化膜１７Ｂを形成する。なお、この第２の膜厚は、上述したように、低耐圧ＭＯＳトランジスタのゲート絶縁膜１７ｂと同等であり、第１の膜厚よりも薄い膜厚である。また、この第２の膜厚を保護膜であるシリコン酸化膜１８ａよりも薄い膜厚とすることで、シリコン酸化膜１７Ｂを形成する際に高耐圧ＭＯＳトランジスタ領域１Ａにおけるゲート電極１９ａおよび半導体基板１１に及ぶダメージを低減することができる。この第２の膜厚は例えば７ｎｍ程度とすることができる。
次に、シリコン酸化膜１７Ｂが形成された半導体基板１１全面に、例えば既存のＣＶＤ法を用いて、第２導体膜である所定の不純物がドープされたポリシリコン膜１９Ｂを膜厚２５０ｎｍ程度に形成する。次に、形成したポリシリコン膜１９Ｂに所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、図６（ｃ）に示すように、ポリシリコン膜１９Ｂ上にゲート電極１９ｂ上面と同形状のパターンを有するレジストＲ４を形成する。
次に、例えば既存のＲＩＥ法を用いて、形成したレジストＲ４をマスクとしてポリシリコン膜１９Ｂをエッチングすることで、図７（ａ）に示すように、低耐圧ＭＯＳトランジスタ領域１Ｂに所定の不純物を含むポリシリコン膜よりなるゲート電極１９ｂを形成すると共に、ゲート電極１９ｂ下のシリコン酸化膜１７Ｂをゲート絶縁膜１７ｂへ加工する。
次に、例えば既存のＣＶＤ法を用いて、ゲート電極１９ａおよび１９ｂならびにゲート絶縁膜１７ａおよび１７ｂが形成された半導体基板１１全面に、図７（ｂ）に示すように、膜厚１００ｎｍ程度のシリコン窒化膜２０を形成する。
次に、例えば既存の異方性エッチング法を用いてシリコン窒化膜２０をエッチングする。これにより、図７（ｃ）に示すように、ゲート電極１９ａおよびゲート電極１７ｂの側面に保護膜１８ａを挟んで絶縁膜よりなるサイドウォール２０ａが形成されると同時に、ゲート電極１９ｂおよびゲート絶縁膜１７ｂの側面に絶縁膜よりなるサイドウォール２０ｂが形成される。この際、ゲート電極１９ａおよびゲート絶縁膜１７ａの高さと、ゲート電極１９ｂおよびゲート電極１７ｂの高さとが異なるため、異なるサイドウォール幅のサイドウォール２０ａおよび２０ｂを同時に形成することができる。
以上の工程を経ることで、半導体基板１１に、第１の膜厚のゲート絶縁膜１７ａを含む高耐圧ＭＯＳトランジスタと、第１の膜厚よりも薄い第２の膜厚のゲート酸化膜１７ｂを含む低耐圧ＭＯＳトランジスタとが形成される。
その後、以上のように形成したゲート電極１９ａおよび１９ｂならびにサイドウォール２０ａ（保護膜１８ａを含む）と、素子分離絶縁膜１２とをマスクとして、自己整合的に半導体基板１１のアクティブ領域ＡＲに所定の不純物を注入することで、各アクティブ領域ＡＲにソース・ドレイン領域１４ａおよび１４ｂを形成する。次に、以上のように形成された高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタ上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２７にゲート電極１９ａおよび１９ｂ上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２８を形成する。次に、層間絶縁膜２７上にメタル配線２９をパターニングする。これにより、図１に示すような断面構造を有する半導体装置１が製造される。
〔作用効果〕
以上のように、本実施例は、第１素子形成領域（例えば高耐圧ＭＯＳトランジスタ領域１Ａにおけるアクティブ領域ＡＲ）と第２素子形成領域（例えば低耐圧ＭＯＳトランジスタ領域１Ｂにおけるアクティブ領域ＡＲ）とが素子分離絶縁膜（１２）により区切られた構造を有する半導体基板（１１）を準備し、半導体基板（１１）上に第１絶縁膜（１３）を形成し、第１絶縁膜（１３）上に第１膜（１５）を形成し、第１素子形成領域上の第１絶縁膜（１１）および第１膜（１５）を除去することで第１素子形成領域を露出させ、露出された第１素子形成領域上に第１絶縁膜（１３）よりも厚い第２絶縁膜（１７Ａ）を形成し、第２絶縁膜（１７Ａ）上に第１導体膜（１９Ａ）を形成し、第１導体膜（１９Ａ）および第２絶縁膜（１７Ａ）を加工することで第１素子形成領域上に第１ゲート電極（１９ａ）および第１ゲート絶縁膜（１７ａ）を形成し、第２素子形成領域上の第１絶縁膜（１３ａ）および第１膜（１５ａ）を除去することで第２素子形成領域を露出させ、露出された第２素子形成領域表面に第２絶縁膜（１７Ａ）よりも薄い第３絶縁膜（１７Ｂ）を形成し、第３絶縁膜（１７Ｂ）上に第２導体膜（１９Ｂ）を形成し、第２導体膜（１９Ｂ）および第３絶縁膜（１７Ｂ）を加工することで第２素子形成領域上に第２ゲート電極（１９ｂ）および第２ゲート絶縁膜（１７ｂ）を形成する。
半導体基板の直上に高耐圧用のゲート絶縁膜へ加工される第２絶縁膜よりも薄い第１絶縁膜を形成しておくことで、低耐圧用のゲート絶縁膜を形成する際に、半導体基板直上で高耐圧用のゲート絶縁膜のような他のゲート絶縁膜と比較して厚い膜をエッチングする必要が無くなる。これにより、半導体基板直上の膜をエッチングする際にトレンチ部分である素子分離絶縁膜が過剰にエッチングされることを防止することが可能となる。すなわち、アクティブ領域とフィールド領域とに段差が形成されることを防止することが可能となる。また、本実施例では、高耐圧用のゲート電極と低耐圧用のゲート電極とを別々に形成しているため、それぞれ異なる膜厚とすることができる。この結果、それぞれのゲート電極側面に、異なるサイドウォール幅のサイドウォールを同時に形成することが可能となる。
また、上記実施例１は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
本発明の実施例１による半導体装置１の断面構成を示す図である。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（４）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（５）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（６）。
符号の説明
１ 半導体装置
１Ａ 高耐圧ＭＯＳトランジスタ
１Ｂ 低耐圧ＭＯＳトランジスタ
１１ 半導体基板
１２ 素子分離絶縁膜
１３、１３ａ、１６、１６ａ、１７Ａ、１７Ｂ、１８ シリコン酸化膜
１４ａ、１４ｂ ソース・ドレイン領域
１５、１５ａ、２０ シリコン窒化膜
１７ａ、１７ｂ ゲート絶縁膜
１８ａ 保護膜
１９Ａ、１９Ｂ ポリシリコン膜
１９ａ、１９ｂ ゲート電極
２０ａ、２０ｂ サイドウォール
２７ 層間絶縁膜
２８ コンタクト内配線
２９ メタル配線
ＡＲ アクティブ領域
ＦＲ フィールド領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４ レジスト

Claims (14)

  1. 第１素子形成領域と第２素子形成領域とが素子分離絶縁膜により区切られた構造を有する半導体基板を準備する工程と、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１膜を形成する工程と、
    前記第１素子形成領域上の前記第１絶縁膜および前記第１膜を除去することで前記第１素子形成領域を露出させる工程と、
    露出された前記第１素子形成領域上に前記第１絶縁膜よりも厚い第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第１導体膜を形成する工程と、
    前記第１導体膜および前記第２絶縁膜を加工することで前記第１素子形成領域上に第１ゲート電極および第１ゲート絶縁膜を形成する工程と、
    前記第２素子形成領域上の前記第１絶縁膜および前記第１膜を除去することで前記第２素子形成領域を露出させる工程と、
    露出された前記第２素子形成領域表面に前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に第２導体膜を形成する工程と、
    前記第２導体膜および前記第３絶縁膜を加工することで前記第２素子形成領域上に第２ゲート電極および第２ゲート絶縁膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１および第２ゲート電極の側壁にサイドウォールを形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２および第３絶縁膜は熱酸化により形成された酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１膜は所定条件下におけるエッチングレートが前記第１絶縁膜と異なる膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第１絶縁膜は酸化膜であり、
    前記第１膜は窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第１膜上に第２膜を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記第２膜は所定条件下におけるエッチングレートが前記第１膜と異なる膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第１膜は窒化膜であり、
    前記第２膜は酸化膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記第１素子形成領域上に形成された前記第１ゲート電極および前記第１ゲート絶縁膜を覆う第４絶縁膜を形成する工程をさらに有することを特徴とする請求項１または６記載の半導体装置の製造方法。
  10. 前記第４絶縁膜は所定条件下におけるエッチングレートが前記第１膜と異なる膜であることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記第１膜は窒化膜であり、
    前記第４絶縁膜は酸化膜であることを特徴とする請求項９記載の半導体装置の製造方法。
  12. 前記第１絶縁膜はフッ酸を用いて除去され、
    前記第１膜は熱リン酸を用いて除去されることを特徴とする請求項５記載の半導体装置の製造法方法。
  13. 前記第１膜は熱リン酸を用いて除去され、
    前記第２膜はフッ酸を用いて除去されることを特徴とする請求項８記載の半導体装置の製造方法。
  14. 前記第１膜は熱リン酸を用いて除去されることを特徴とする請求項１１記載の半導体装置の製造方法。
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