KR960012303B1 - 불휘발성 반도체메모리장치 및 그 제조방법 - Google Patents

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Abstract

내용없음.

Description

불휘발성 반도체메모리장치 및 그 제조방법
제1도는 종래의 NAND형 EEPROM의 구성을 나타낸 단면도.
제2도는 종래의 NAND형 EEPROM셀의 구성 및 동작조건을 나타낸 도면.
제3도는 본 발명에 의한 NAND형 EEPROM의 구성을 나타낸 단면도.
제4도 내지 제12도는 본 발명의 제1실시예에 의한 NAND형 EEPROM의 제조방법을 나타낸 공정순서 단면도.
제13도 및 제14도는 본 발명의 제2실시예에 의한 NAND형 EEPROM의 제조방법을 나타낸 공정순서 단면도.
제15도는 본 발명의 제3실시예에 의한 NAND형 EEPROM의 제조방법을 나타낸 공정순서 단면도.
제16도 및 제17도는 본 발명의 제4실시예에 의한 NAND형 EEPROM의 제조방법을 나타낸 공정순서 단면도.
본 발명은 전기적으로 프로그램/소거가 가능한 불휘발성 반도체메모리(Electrically Erasable Programmable Read Only Memory) 및 그 제조방법에 관한 것으로, 특히 메모리셀 동작시 높은 전압이 칩내에서 사용되는 불휘발성 반도체메모리장치 및 그 제조방법에 관한 것이다.
컴퓨터시스템의 진보에 따라 메모리카드와 같은 대용량이면서 고속동작이 가능한 불휘발성 메모리에 대한 수요가 증가하고 있다. 이중에서도 전기적으로 데이터를 소거하고 프로그램할 수 있는 EEPROM의 수요는 더욱 증대되고 있으며 이에 따라 보다 고집적, 대용량화와 동작을 실현하기 위한 여러 가지 셀구조의 EEPROM이 제안되어 오고 있다.
1990년 IEDM, pp.103-106에 NAND형 플래쉬(Flash) EEPROM이 소개되어 있다.
상기 종래의 NAND형 EEPROM은 제1도에 도시되어 있는 바와 같이 N형 반도체기판(1)에 P웰(P-well)(2, 3)을 형성한 다음, 일부의 P웰(2)에는 셀어레이(Cell array)를 형성하고 다른 P웰(3)에는 주변회로의 NMOS를 형성하고, 주변회로의 PMOS가 형성된 N웰(4)을 형성한다. 이때 제공되는 벌크(Bulk)는 셀어레이가 형성되는 P웰(2), 주변회로의 NMOS가 형성되는 P웰(3) 및 PMOS가 형성되는 N웰(4)등 모두 3종류의 벌크가 제공된다.
제2도에 도시된 상기 종래의 EEPROM셀의 일부 등기회로도를 통해 셀의 동작조건을 살펴보면, 먼저, 부유게이트(Floating gate)내에 전자를 주입하여 셀의 문턱전압을(+)로 이동시키는 프로그램동작은, 선택된 셀의 비트라인에 0.3V, 비선택셀의 비트라인에 프로그램방지용 전압(Vpi)으로 7V를 가하고 비선택 제어게이트에 10V, 선택 제어게이트에 18V를 인가함으로써 이루어진다. 즉 선택된 셀의 제어게이트에 가해진 18V의 전압이 커플링(Coupling)되어 부유게이트에 10V내외 전압이 유도되고 선택된 셀의 채널에 0.3V의 전압에 전달되게 되어 채널과 부유게이트사이의 100Å정도의 터널산화막 양단간에 걸리는 약 10Mev정도의 필드(Field)에 의해 벌크로 부터 부유게이트내로 F-N(Fowler-Nordheim)터널링효과에 의해 전자가 충전(charge)되게 됨으로써 이루어진다.
반대로 부유게이트내의 전자를 벌크로 소거시킴으로서 셀의 문턱전압을 (-)로 이동시키는 소거(Erase)동작은, 셀어레이가 형성되어 있는 P웰에 20V의 전압을 가하고 비트라인과 소오스라인은 플로팅(Floating)시키고 제어게이트를 접지시킴으로써 터널산화막 양단간의 필드에 의해 부유게이트내의 전자를 소거시킴으로써 이루어진다. 이때, 셀어레이의 P웰에 가해진 20V내외의 전위(Potential)가 Vcc(5V)로 동작되는 주변회로의 트랜지스터에 영향을 미치지 않도록 주변회로를 셀영역의 P웰과는 독립된 P웰안에 형성하게 된다.
셀의 독출동작은 선택된 셀의 문턱전압이 (+) 또는 (-)에 따라 비트라인 전류경로(Path)가 온(on) 또는 오프(off)됨으로써 데이터를 판단하게 된다.
상기 종래의 NAND형 EEPROM의 제조에 있어서는, 2회의 벌크형성용 포토마스크(Photomask)공정으로 N형 반도체기판 셀어레이가 형성될 P웰, 주변회로의 NMOS가 형성된 P웰, 주변회로의 PMOS가 형성될 P웰내의 N웰등 3개의 벌크를 형성한다. 상기 종래기술의 벌크형성방법에 있어서의 단점은 셀소거시 셀어레이가 존재하는 P웰 20V를 인가할때 N형 기판이 동시에 승압되므로 N형 기판위에는 트랜지스터등의 소자를 형성할 수 없게 된다. 또한, 메모리의 주변회로가 모두 P웰 및 P웰안에 형성되는 N웰에 구동됨으로써 벌크저항이 증가하게 되고 이에 따라 메모리소자의 래치업(Latch up) 및 정전기 특성이 저하되는 문제점이 발생하게 된다.
따라서 본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 포토마스크공정의 추가없이 EEPROM의 셀어레이영역 및 주변회로의 형성에 필요한 벌크들을 그 특성을 각각 독립적으로 조절가능하게 형성할 수 있는 제조방법과 이에 따른 불휘발성 반도체메모리장치를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 제1도전형의 반도체기판위에 제2도전형의 웰을 형성하고 그 안에 다시 제1도전형의 포켓웰을 형성하여 이 포켓웰안에 메모리셀을 구성하는 새로운 구조를 제시한다. 이와 같은 구조를 이용하여 셀소거시 포켓웰에 인가되는 20V정도의 고전압이 포켓웰을 감싸는 제2도전형 웰과 기판사이의 P-N접합에서 차단되어 메모리주변회로를 포켓웰영역과 분리시킴으로써 고전압에 의한 영향을 배제시킨다. 또한, 포켓웰을 형성하는데 필요한 제1도전형 웰과 제2도전형 웰은 주변회로를 형성하는데 필요한 영역에 각각 형성시킴으로써 기판, 제1도전형 웰, 제2도전형 웰등 3종류의 벌크를 추가로 형성할 수 있게 된다. 이때, 기판과 제1도전형 웰을 같은 종류의 불순물 타입이면서도 다른 불순물농도를 제공함으로써 고전압회로와 저전압회로를 구성하는데 이용되는 특성을 가지고 있다.
구체적으로, 본 발명의 일실시예에 있어서, 주변회로가 형성되는 영역과 셀어레이가 형성되는 영역으로 나뉘는 제1도전형의 반도체기판을 가지는 불휘발성 반도체메모리에 있어서, 상기 셀어레이는, 상기 제1도전형의 반도체기판에 형성된 제2도전형의 제1불순물영역, 상기 제1불순물영역내에 형성된 제1도전형의 제2불순물영역, 및 상기 제2불순물영역상에 형성된 부유게이트와 제어게이트 그리고 소오스, 드레인영역으로 이루어진 다수의 메모리셀을 구비하며, 상기 주변회로는, 상기 제1도전형의 반도체기판에 형성된 제2도전형의 제3불순물영역, 상기 제1도전형의 반도체기판에 형성된 제1도전형의 제4불순물영역, 상기 반도체기판에 형성된 제3불순물영역, 제4불순물영역 및 상기 제3 및 제4불순물영역 사이의 상기 제1도전형의 반도체기판상에 각각 형성된 게이트 및 소오스, 드레인영역으로 이루어진 트랜지스터를 구비한다.
또한 상기 불휘발성 반도체메모리장치를 제조하기 위한 방법은 제1도전형의 반도체기판 상기 제1산화막과 산화방지막을 차례로 형성하고 사진식각공정을 통해 소정부분의 상기 산화방지막을 식각한 후, 제2도전형의 불순물을 이온주입하고 열처리하여 다수의 제2불순물영역을 형성한 다음 결과물을 산화하여 제2산화막을 형성하는 제1공정, 상기 다수의 제2불순물영역 중의 일부 및 상기 제1도전형의 반도체기판의 소정부분을 마스킹하고 제1도전형의 불순물을 이온주입하고 열처리하여 다수의 제1불순물영역을 형성하는 제2공정, 상기 제2불순물영역과 제1불순물영역을 한정하는 소자분리산화막을 형성하고, 주변회로가 형성될 영역상에 제1게이트산화막을 형성하는 제3공정, 셀어레이가 형성될 영역상에 터널산화막을 형성하고, 상기 터널산화막 상에 제1도전층을 형성하는 제4공정, 상기 제1도전층에 절연막을 형성한 후 상기 셀어레이영역을 마스킹하여 상기 주변회로영역에 제1도전형의 불순물을 이온주입하는 제5공정, 상기 주변회로영역상에 제2게이트산화막을 형성한 후 사진식각공정에 의해 상기 주변회로영역에 형성된 제1 및 제2불순물영역을 노출시키는 제6공정, 상기 주변회로영역에 형성된 제1 및 제2불순물영역상에 제3게이트산화막을 형성하는 제7공정, 결과물상에 제2도전층을 형성하고 패터닝하여 상기 주변회로영역상에 게이트전극을 형성하는 제8공정, 상기 제2도전층과 절연막 및 제1도전층을 패터닝하여 셀어레이영역의 부유게이트 및 제어게이트를 형성하는 제9공정, 제2도전형의 불순물을 이온주입하여 셀어레이 및 주변회로영역의 NMOS트랜지스터의 소오스, 드레인영역을 형성하는 제10공정, 및 제1도전형의 불순물을 이온주입하여 주변회로의 PMOS트랜지스터 소오스, 드레인영역을 형성하는 제11공정을 포함하여 구성된 것을 특징으로 한다.
한편, 본 발명의 일실시예에서는 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역의 형성용 포토마스크를 적용한 사진식각공정을 행하여 이에따라 노출되는 상기 제2산화막을 식각한 후, 상기 산화방지막을 투과할 수 없는 에너지로 제1도전형의 불순물을 주입한 다음 다시 상기 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 주입하고 열처리하는 공정으로 구성될 수 있다. 본 발명의 다른 실시예에서는, 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역의 형성용 포토마스크를 적용한 사진식각공정을 행하여 상기 포토레지스트를 패터닝한 후 상기 제2산화막과 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 이온주입한 다음 다시 상기 제2산화막은 투과하고 산화방지막은 투과할 수 없는 에너지로 제1도전형의 불순물을 이온주입하고 열처리하는 공정을 사용한다.
또한 본 발명의 다른 실시예에서는, 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 이에 따라 노출되는 상기 제2산화막을 식각한 후 상기 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 주입하고 열처리하는 공정임을 특징으로 하며, 또 다른 실시예에서는 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 상기 포토레지스트를 패터닝한 후 상기 산화방지막은 투과할 수 있고 제2산화막은 투과할 수 없는 에너지로 제1도전형의 불순물을 이온주입한 다음 상기 제2산화막을 투과할 수 있는 에너지로 제1도전형의 불순물을 이온주입하고 열처리하는 공정이 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 도시된 바와 같이 본 발명의 EEPROM은 제1도전형의 반도체기판, 예컨대 P형 기판(10)에 제2도전형의 불순물이 이온주입되어 형성된 다수의 제2불순물영역, 즉 N웰을 형성하고 상기 다수의 N웰중 일부의 N웰(11)내에 제1도전형의 불순물이 이온주입되어 형성된 제1불순물영역으로서 포켓 P웰(Pocket P-well : 13)을 형성시켜 셀어레이가 위치할 벌크를 형성하고, 셀어레이를 동작시키는 주변회로는 셀어레이를 포함하지 않는 N웰(12) 및 P형 기판(10), 상기 P형 기판(10)에 기판과 같은 도전형, 즉, 제1도전형의 불순물이 이온주입되어 형성되는 제1불순물영역인 P웰(14)에 형성시킨다. 즉 주변회로의 PMOS는 N웰(12)에, 고전압에 대한 내성을 가져야 하는 NMOS는 낮은 벌크농도의 P형 기판(10)에 형성시켜 N-P형 기판과의 역바이어스(Reverse bias)특성을 개선시키고, 낮은 P형 기판농도로서 바디효과(Body effect)특성을 개선시킨다. 또한, 고전압에 대한 내성을 필요로 하지 않는 NMOS는 P웰(14)에 형성시켜 쇼트채널(Short channel)에서의 펀치쓰루(Punchthrough)특성을 개선시킨다.
주변회로의 PMOS가 형성될 N웰(12)의 특성은 요구되어지는 PMOS특성 및 아이솔레이션(Isolation)특성에 맞게 조절되어야 하는데, N웰(12)과 포켓 P웰(13)이 형성될 N웰(11)이 동시에 형성되므로 N웰(12)의 특성변경은 N웰(11)의 특성변경을 수반하여야 하므로 포켓 P웰(13)의 특성 역시 변경된다. 포켓 P웰(13)과 P웰(14)을 동일한 포토마스크와 동일한 이온주입공정으로 형성할 경우에는 N웰(11)의 특성변경에 따른 포켓 P웰(13)의 최적화를 위해 P웰(14)까지 원하지 않게 변화시켜야 한다. 이의 개선을 위해서는 1회의 포토마스크공정을 추가시켜 포켓 P웰(13)과 P웰(14)을 분리시켜 형성해야 하나, 본 발명에서는 포토마스크공정의 추가없이 이를 제조할 수 있다.
다음에 제4도 내지 제12도를 참조하여 본 발명의 제1실시예에 의한 불휘발성 반도체메모리장치의 제조방법을 설명한다.
먼저, 제4도를 참조하면, 제1도전형의 반도체기판, 예컨대 18Ω·Cm, 100의 P형 반도체기판(20)에 통상의 N웰 형성공정과 같이 제1산화막(21)을 380Å두께로 형성시킨 후, 상기 제1산화막(21)위에 산화방지막으로써 예컨대 실리콘질화막(22)을 2000Å두께로 침적시킨다. 이어서, 상기 실리콘질화막(22)상에 포토레지스트(도시하지 않음)를 도포하고 N웰 형성용 포토마스크를 적용한 사진식각공정을 통해 소정부분의 상기 실리콘질화막(22)을 식각한 후, 제2도전형, 즉, N웰 불순물로서 예컨대 인(P)을 도우즈량 1.7E13, 가속전압 150KeV의 조건으로 이온주입한 다음 상기 포토레지스트를 제거한다. 이어서 1150℃에서 17시간동안 열처리공정을 행하여 상기 주입된 N형 불순물을 활성화시킴과 동시에 기판내로 확산시켜 제2불순물영역인 N웰(24, 24A)을 형성한다. 이때, 열처리과정에서 상기 실리콘질화막이 식각된 부분에 제2산화막(23)이 4500Å정도 성장하게 된다.
다음에 제5도를 참조하면, 상기 결과물에 포토레지스트(26)를 도포하고 P웰 형성용 포토마스크를 적용한 사진식각공정을 통해 상기 형성된 N웰(24)상의 제2산화막(23)을 습식식각한다. 이때 산화막 습식식각 에천트(Etchant)의 실리콘질화막에 대한 식각선택비로 인하여 N웰(24)영역상이 아닌 부분에 개구된 영역(25)은 상기 실리콘질화막(22)이 식각되지 않는다. 이 상태에서 제1불순물영역인 포켓 P웰 형성을 위해 제1도전형, 즉 P형 불순물로서 예컨대 보론(Boron)을 도우즈량 0.9E13, 가속전압 50KeV의 조건으로 이온주입한다. 이때, 상기 실리콘질화막(22)이 노출된 부분(25)은 실리콘질화막(22)이 주입되는 이온을 막아(Blocking) 이온주입되는 것을 방지한다.
이어서 제6도를 참조하면, 주변회로영역이 형성될 제1불순물영역인 P웰을 형성하기 위하여 상기 포토레지스트(26)가 제거되지 않은 상태에서 상기 실리콘질화막(22)(두께 2000Å)을 투과할 수 있는 에너지, 즉 130KeV로 보론을 1.5E13도우즈량 이온주입한다. 이후 포토레지스트를 제거하고 1150℃에서 8시간동안 드라이브인(Drive-in)공정을 행하여 셀어레이영역의 포켓 P웰(27)과 주변회로부의 P웰(27A)을 형성한다.
다음에 제7도를 참조하면, 상기 실리콘질화막, 제2산화막 및 제1산화막을 제거한 후, 통상의 LOCOS공정을 통해 소자분리용 산화막(28)을 형성하고 이어서 200Å두께의 제1게이트산화막(29)을 형성한 다음 셀어레이영역에 얇은 실리콘산화막을 선택적으로 형성시키기 위해 사진식각공정을 통하여 셀어레이영역의 상기 제1게이트산화막을 제거하고 사진식각공정시 사용된 포토레지스트를 제거한 후 100Å두께의 터널산화막(30)을 형성한다. 이어서 부유게이트형성을 위한 제1도전층으로서, 제1다결정실리콘(31)을 1500Å침적시키고 POC13을 50Ω/□ 도핑시킨 후, 통상의 사진식각공정을 통해 상기 제1다결정실리콘(31)을 패터닝하여 셀어레이영역이외의 부분에 형성된 제1다결정실리콘(31)을 제거한다.
이어서 제8도를 참조하면, 상기 결과물에 절연막으로서 ONO막(Oxide/Nitride/Oxide : 32)을 160Å/200Å/30Å두께로 형성한 다음, 주변회로영역만을 노출시키는 사진식각공정을 통해 상기 ONO막(32)을 제거하고 제1게이트산화막을 제거하여 벌크실리콘기판을 노출시킨다. 이어서 포토레지스트(33)가 제거되지 않은 상태에서 주변회로의 문턱전압을 조절하기 위해 제2도전형, 즉 P형 불순물로서 예컨대 보론을 도우즈량 2.0E11, 가속전압 50KeV의 조건으로 이온주입한 후 상기 포토레지스트(33)를 제거한다. 이후의 공정(도시하지 않음)은 주변회로의 NMOS트랜지스터의 문턱전압을 차별화시키기 위한 이온주입공정으로서, 주변회로의 NMOS가 형성될 영역, 즉 상기 P웰(27A)을 사진식각공정에 의해 노출시킨 다음 노출된 영역에 P형 불순물로서 예컨대 보론을 도우즈량 6.0E11, 가속전압 50KeV의 조건으로 이온주입한 후, 상기 사진식각공정에 사용된 포토레지스트를 제거한다. 이어서 주변회로의 노말리 온(Normally on)NMOS를 구성하기 위하여 사진식각공정을 통해 주변회로영역의 P웰(27A)과 N웰(24A)사이의 반도체기판을 노출시킨 후 N형 불순물로서 예컨대 비소(As)를 도우즈량 2.2E12, 가속전압 30KeV의 조건으로 이온주입한다.
다음에 제9도를 참조하면, 결과물상에 제2게이트산화막(34)을 200Å 성장시킨 후 포토레지스트(35)를 도포하고 사진식각공정을 통하여 주변회로의 NMOS, PMOS중 높은 전압에 대한 내성을 가져야 하는 P형 기판(20)에 형성된 트랜지스터를 제외한 기타의 주변회로의 트랜지스터가 형성될 영역인 P웰(27A) 및 N웰(24A)영역상의 상기 제2게이트산화막(34)을 제거한다.
이어서 제10도를 참조하면, 상기 포토레지스트를 제거하고 상기 제2게이트산화막이 식각된 P웰(27A) 및 N웰(24A)의 트랜지스터영역상에 제3게이트산화막(36)을 180Å 성장시킨다. 이때의 상기 제3게이트산화막을 형성하기 위한 열산화공정에서 상기 제9도에 식각되지 않은 제2게이트산화막도 추가로 성장하게 된다. 이어지는 공정으로 상기 결과물상에 셀어레이의 제어게이트와 주변회로의 트랜지스터의 게이트전극형성을 위한 제2도전층으로서, 제2다결정실리콘(37)을 1500Å정도 침적시키고 POC13을 50Ω/□ 도핑시킨 후, 그 위에 WSi(38)를 1500Å침적시킨다. 이어서 상기 제2다결정실리콘(37)과 WSi(38)로 이루어진 주변회로를 구성하는 트랜지스터의 게이트전극(39)을 형성하기 위한 사진식각공정을 행한다.
이상의 공정을 통해 셀의 프로그램/소거시 사용되는 20V내외의 높은 전압에서 동작되는 P형 기판상의 MOS 트랜지스터의 게이트는 상기 제2 및 제3게이트산화막 형성시 성장된 두꺼운 산화막(34)을 게이트절연막으로 사용함으로써 내압특성이 강화되고, Vcc로 동작하는 P웰내의 NMOS트랜지스터 게이트는 제3게이트산화막(36)을 게이트절연막으로 사용함으로써 얇은 산화막채용에 따른 펀치쓰루특성이 강화된다.
다음에 제11도를 참조하면, 상기 주변회로의 트랜지스터의 게이트전극형성을 위한 사진식각공정시에 사용된 포토레지스트(40)를 제거한 후, 결과물상에 다시 포토레지스트(43)를 제거한 후, 결과물상에 다시 포토레지스트(43)를 도포하고 사진식각공정을 통하여 상기 형성된 WSi(38), 제2다결정실리콘(37), ONO막(32) 및 제1다결정실리콘(31)을 차례로 식각하여 셀어레이의 부유게이트(31A)와 제어게이트(42)를 형성한다.
이어서 제12도를 참조하면, 상기 시진식각공정에서 사용된 포토레지스트를 제거한 후, 결과물에 N형 불순물을 이온주입하고 주입된 이온의 확산과 활성화를 위한 열처리공정을 행하여 셀어레이 및 주변회로의 NMOS 및 PMOS의 소오스, 드레인영역(44)을 형성한다.
이후의 공정(도시하지 않음)은 층간절연막을 형성하고 평탄화공정을 거친후 콘택개구부를 형성하고 금속층을 형성하는 통상의 금속공정과 동일하므로 그 설명을 생략한다.
다음에 제13도 및 제14도를 참조하여 본 발명의 제2실시예에 의한 불휘발성 반도체메모리장치의 제조방법을 설명한다.
제13도에 도시한 공정은 상기 제4도의 공정에 이어지는 상기 제4도의 결과물상에 포토레지스트(26)를 도포한 후 P웰형성용 포토마스크를 적용한 사진식각공정을 행하여 상기 포토레지스트(26)를 패터닝한 다음 상기 형성된 제1, 제2산화막(21, 23) 및 실리콘산화막(22)을 투과할 수 있는 에너지, 예컨대 가속전압 240KeV의 조건으로 도우즈량 1.5E13의 보론을 이온주입한다.
이어서 제14도에 도시된 바와 같이 상기 제2산화막(23)은 투과하지 않고 실리콘질화막(22)은 투과할 수 있는 에너지, 예컨대 가속전압 130KeV의 조건으로 도우즈량 0.5E13의 보론을 이온주입하여 포켓 P웰(27)과 P웰(27A)을 형성한다.
이후의 공정은 상기 제7도 내지 제12도의 공정과 동일하므로 설명을 생략한다.
다음에 제15도를 참조하여 본 발명의 제3실시예에 의한 불휘발성 반도체메모리장치의 제조방법을 설명한다.
제15도의 공정은 상기 제4도의 공정에 이어지는 공정으로서, 상기 제4도의 결과물상에 포토레지스트(26)를 도포하고 P웰형성용 포토마스크를 적용한 사진식각공정을 통해 상기 포토레지스트(26)를 패터닝한 다음 노출되는 상기 제2산화막(23)을 습식식각에 의해 제거한 후, 상기 실리콘질화막(22)을 투과할 수 있는 에너지, 예컨대 가속전압 240KeV의 조건으로 도우즈량 1.5E13의 이온주입하여 포켓 P웰(27)과 P웰(27A)을 형성한다.
이후의 공정은 상기 제1실시예의 제7도 내지 제12도의 공정과 동일하므로 설명을 생략한다.
다음에 제16도 및 제17도를 참조하여 본 발명의 제4실시예에 의한 불휘발성 반도체메모리장치의 제조방법을 설명한다.
제16도의 공정은 상기 제4도의 공정에 이어지는 공정으로서, 제4도의 결과물상에 포토레지스트(26)를 도포하고 P웰형성용 포토마스트를 적용한 사진식각공정을 통해 상기 포토레지스트(26)를 패터닝한 다음 상기 실리콘질화막(22)은 투과할 수 있으나 상기 제2산화막(23)은 투과할 수 없는 에너지, 예컨대 240KeV의 가속전압으로 도우즈량 0.5E13의 보론을 이온주입한다.
이어서 제17도에 도시한 바와 같이 상기 노출된 제2산화막(23)을 습식식각에 의해 제거한 후, 실리콘질화막(22)을 투과할 수 있는 에너지, 예컨대 240KeV의 가속전압으로 도우즈량 1.0E13의 보론을 이온주입하여 포켓 P웰(27A)을 형성한다.
이후의 공정은 상기 제1실시예의 제7도 내지 제12도의 공정과 동일하므로 설명은 생략한다.
상기한 바와 같이 본 발명에 의한 NAND EEPROM의 제조방법에 있어서는, 2회의 벌크형성용 포토마스크공정으로 독립적으로 특성조절이 가능한 4개의 벌크를 형성할 수 있으며, 각각의 벌크 특성을 차별화시켜 이에 따라 형성되는 주변회로의 트랜지스터의 특성도 차별화시킬 수 있게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 단축된 공정에 의해 특성이 우수한 불휘발성 반도체메모리장치를 제조할 수 있다.

Claims (9)

  1. 주변회로가 형성되는 영역과 셀어레이가 형성되는 영역으로 나뉘는 제1도전형의 반도체기판을 가지는 불휘발성 반도체메모리에 있어서, 상기 셀어레이는, 상기 제1도전형의 반도체기판에 형성된 제2도전형의 제1불순물영역, 상기 제1불순물영역내에 형성된 제1도전형의 제2불순물영역, 및 상기 제1불순물영역상에 형성된 부유게이트와 제어게이트 그리고 소오스, 드레인영역으로 이루어진 다수의 메모리셀을 구비하며, 상기 주변회로는, 상기 제1도전형의 반도체기판에 형성된 제2도전형의 제3불순물영역, 상기 제1도전형의 반도체기판에 형성된 제1도전형의 제4불순물영역, 상기 반도체기판에 형성된 제3불순물영역, 제4불순물영역 및 상기 제3 및 제4불순물영역 사이의 상기 제1도전형의 반도체기판상에 각각 형성된 게이트 및 소오스, 드레인영역으로 이루어진 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체메모리.
  2. 제1항에 있어서, 상기 제1도전형과 상기 제2도전형은 서로 반대 도전형임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 주변회로의 제1불순물영역과 제1도전형의 반도체기판상에 형성된 트랜지스터는 NMOS트랜지스터임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 주변회로의 제3불순물영역상에 형성된 트랜지스터는 PMOS트랜지스터임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1도전형의 반도체기판상에 제1산화막과 산화방지막을 차례로 형성하고 사진식각공정을 통해 소정부분의 상기 산화방지막을 식각한 후, 제2도전형의 불순물을 이온주입하고 열처리하여 다수의 제1불순물영역의 형성한 다음 결과물을 산화하여 제2산화막을 형성하는 제1공정, 상기 다수의 제2불순물영역 중의 일부 및 상기 제1도전형의 반도체기판의 소정부분을 마스킹하고 제1도전형의 불순물을 이온주입하고 열처리하여 다수의 제1불순물영역을 형성하는 제2공정, 상기 제2불순물영역과 제 1 불순물영역을 한정하는 소자분리산화막을 형성하고, 주변회로가 형성될 영역상에 제1게이트산화막을 형성하는 제3공정, 셀어레이가 형성될 영역상에 터널산화막을 형성하고, 상기 터널산화막 상에 제1도전층을 형성하는 제4공정, 상기 제1도전층상에 절연막을 형성한 후 상기 셀어레이영역을 마스킹하여 상기 주변회로영역에 제1도전형의 불순물을 이온주입하는 제5공정, 상기 주변회로영역상에 제2게이트산화막을 형성한 후 사진식각공정에 의해 상기 주변회로영역에 형성된 제1 및 제2불순물영역을 노출시키는 제6공정, 상기 주변회로영역에 형성된 제1 및 제2불순물영역에 제3게이트산화막을 형성하는 제7공정, 결과물상에 제2도전층을 형성하고 패터닝하여 상기 주변회로영역상에 게이트전극을 형성하는 제8공정, 상기 제2도전층과 절연막 및 제1도전층을 패터닝하여 셀어레이영역의 부유게이트 및 제어게이트를 형성하는 제9공정, 제2도전형의 불순물을 이온주입하여 셀어레이 및 주변회로영역의 NMOS트랜지스터의 소오스, 드레인영역을 형성하는 제10공정, 및 제1도전형의 불순물을 이온주입하여 주변회로의 PMOS트랜지스터의 소오스, 드레인영역을 형성하는 제11공정을 포함하여 구성된 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 이에따라 노출되는 상기 제2산화막을 식각한 후, 상기 산화방지막을 투과할 수 없는 에너지로 제1도전형의 불순물을 주입한 다음 다시 상기 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 주입하고 열처리하는 공정임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 제5항에 있어서, 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 상기 포토레지스트를 패터닝한 후 상기 제2산화막과 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 이온주입한 다음 다시 상기 제2산화막은 투과하고 산화방지막은 투과할 수 없는 에너지로 제1도전형의 불순물을 이온주입하고 열처리하는 공정임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  8. 제5항에 있어서, 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 이에따라 노출되는 상기 제2산화막을 식각한 후 상기 산화방지막을 투과할 수 있는 에너지로 제1도전형의 불순물을 주입하고 열처리하는 공정임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  9. 제5항에 있어서, 상기 제2공정은 상기 제1공정의 결과물상에 포토레지스트를 도포하고 상기 제1불순물영역 형성용 포토마스크를 적용한 사진식각공정을 행하여 상기 포토레지스트를 패터닝한 후 상기 산화방지막은 투과할 수 있고 제2산화막은 투과할 수 없는 에너지로 제1도전형의 불순물을 이온주입한 다음 상기 제2산화막을 제거하고 상기산화막을 투과할 수 있는 에너지로 제1도전형의 불순물을 이온주입하고 열처리하는 공정임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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