JP3743486B2 - 不揮発性メモリトランジスタを含む半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スプリットゲート構造を有する不揮発性メモリトランジスタを含む半導体装置、特に、動作電圧が異なる複数の電界効果型トランジスタを含む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
近年、チップインターフェイス遅延の短縮、ボード面積分のコスト低減、ボード設計開発のコスト低減などの観点から、各種回路の混載が要求され、そのひとつとしてメモリ・ロジックの混載技術が重要となっている。しかし、このような混載技術においては、プロセスが複雑となり、ＩＣコストが増大する問題がある。
【０００３】
本発明の目的は、ゲート絶縁層の形成工程が共通化されて少ない工程数で製造が可能であり、そして、複数の異なる電圧レベルで動作され、高い信頼性を有する電界効果型トランジスタを含み、ロジックとの混載が可能な、不揮発性メモリトランジスタを含む半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係る、不揮発性メモリトランジスタを含む半導体装置は、メモリ領域と、異なる電圧レベルで動作される電界効果型トランジスタを含む第１、第２および第３のトランジスタ領域と、を含み、
前記メモリ領域は、スプリットゲート構造の不揮発性メモリトランジスタを含み、
前記第１のトランジスタ領域は、第１の電圧レベルで動作される第１の電圧型トランジスタを含み、
前記第２のトランジスタ領域は、第２の電圧レベルで動作される第２の電圧型トランジスタを含み、
前記第３のトランジスタ領域は、第３の電圧レベルで動作される第３の電圧型トランジスタを含み、
前記第２の電圧型トランジスタは、そのゲート絶縁層が、少なくとも２層の絶縁層からなり、かつ、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成された絶縁層を含む。
【０００５】
この半導体装置においては、少なくとも第１〜第３の３つの異なる電圧レベルで動作される第１〜第３の電圧型トランジスタを有するので、これらの電圧レベルで動作可能なロジックを搭載できる。そして、これらの電圧型トランジスタによって、不揮発性メモリトランジスタの動作に必要なロジックはもちろんのこと、他の回路領域も混載できる。
【０００６】
また、前記第２の電圧型トランジスタのゲート絶縁層は、少なくとも２層の絶縁層からなり、そのうちの１層は、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成されるので、工程数を少なくできる。
【０００７】
前記第３の電圧型トランジスタは、そのゲート絶縁層が、少なくとも３層の絶縁層からなり、かつ、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成された絶縁層を含むことが望ましい。これにより、第２および第３の電圧型トランジスタの各ゲート絶縁層は、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成されるので、さらに工程数を少なくできる。
【０００８】
前記スプリットゲート構造の不揮発性メモリトランジスタは、ソース、ドレイン、ゲート絶縁層、フローティングゲート、トンネル絶縁層として機能する中間絶縁層およびコントロールゲートを含む。前記中間絶縁層は、少なくとも３層の絶縁層からなり、前記フローティングゲートおよび前記コントロールゲートにそれぞれ接する２つの最外層は熱酸化法によって形成された絶縁層からなることが望ましい。これらの最外層が前記フローティングゲートおよび前記コントロールゲートに接することにより、それぞれの界面準位が安定となる。その結果、ＦＮ伝導（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）による電荷の移動が安定して行われ、不揮発性メモリトランジスタの動作が安定する。そして、前記中間絶縁層の前記コントロールゲートに接する最外層は、前記第１の電圧型トランジスタのゲート絶縁層と同一工程で形成されることが望ましい。これにより、工程数をさらに少なくできる。
【０００９】
前記第３の電圧型トランジスタは、そのゲート絶縁層が前記不揮発性メモリトランジスタの中間絶縁層と同一の工程で形成されることが望ましい。これにより、工程数の低減をさらに達成できる。
【００１０】
各電圧型トランジスタのゲート絶縁層の膜厚は、該電圧型トランジスタの耐圧などを考慮すると、以下の範囲であることが望ましい。
【００１１】
前記第１の電圧型トランジスタは、そのゲート絶縁層の膜厚が３〜１３ｎｍであることが望ましい。
【００１２】
前記第２の電圧型トランジスタは、そのゲート絶縁層の膜厚が４〜１５ｎｍであることが望ましい。
【００１３】
前記第３の電圧型トランジスタは、そのゲート絶縁層の膜厚が１６〜４５ｎｍであることが望ましい。
【００１４】
また、前記不揮発性メモリトランジスタの前記中間絶縁層の膜厚は、トンネル絶縁層の特性などを考慮すると、１６〜４５ｎｍであることが望ましい。さらに、前記不揮発性メモリトランジスタは、その中間絶縁層を構成する前記第１の最外層の膜厚が５〜１５ｎｍであり、第２の最外層の膜厚が１〜１０ｎｍであることが望ましい。
【００１５】
各前記電圧型トランジスタを動作するための電圧レベルは、以下の範囲であることが望ましい。
【００１６】
前記第１の電圧型トランジスタを動作する第１の電圧レベルは、絶対値で１．８〜３．３Ｖであり、前記第２の電圧型トランジスタを動作する第２の電圧レベルは、絶対値で２．５〜５Ｖであり、前記第３の電圧型トランジスタを動作する第３の電圧レベルは、絶対値で１０〜１５Ｖであることが望ましい。
【００１７】
本発明の製造方法によって得られる半導体装置は、少なくともフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を有し、不揮発性メモリトランジスタのメモリセルアレイと周辺回路を含んで形成される。また、この半導体装置は、さらに、ロジックなどの他の回路領域を混載することができる。
【００１８】
前記回路領域としては、例えばセルベース回路、ＲＯＭ，ＲＡＭなどのメモリ回路、ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）マクロ、アナログ回路などをあげることができる。
【００１９】
前記第１の電圧型トランジスタは、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファおよびコントロール回路から選択される少なくとも１つの回路に含まれることができる。
【００２０】
前記第２の電圧型トランジスタは、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダおよびインターフェイス回路から選択される少なくとも１つの回路に含まれることができる。
【００２１】
前記第３の電圧型トランジスタは、書き込み電圧発生回路、消去電圧発生回路および昇圧回路から選択される少なくとも１つの回路に含まれることができる。
【００２２】
【発明の実施の形態】
（デバイスの構造）
図１は、本発明に係る不揮発性メモリトランジスタを含む半導体装置の断面を模式的に示す図である。この半導体装置は、メモリ領域４０００と、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００とを含む。
【００２３】
メモリ領域４０００は、スプリットゲート構造を有する不揮発性メモリトランジスタ（以下、「メモリトランジスタ」という）４００を含む。第１のトランジスタ領域１０００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で動作される第１の電圧型トランジスタ１００を含む。第２のトランジスタ領域２０００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で動作する第２の電圧型トランジスタ２００を含む。そして、第３のトランジスタ領域３０００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で動作される第３の電圧型トランジスタ３００を含む。第１〜第３の電圧型トランジスタ１００，２００，３００が用いられる回路の具体例については、後に述べる。
【００２４】
メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００は、それぞれ、Ｐ型シリコン基板１０内に形成されたウエル１２内に形成されている。そして、メモリ領域４０００、第１〜第３のトランジスタ領域１０００，２０００および３０００は、それぞれフィールド絶縁層１８によって分離されている。また、各領域１０００〜４０００内において、各トランジスタは所定のパターンで形成されたフィールド絶縁層（図示せず）によって分離されている。なお、図示の例では各トランジスタはウェル内に形成されているが、ウェルを必要としない場合には基板に形成されていてもよい。例えば、Ｎチャネル型のメモリトランジスタあるいはＮチャネル型の第３の電圧型トランジスタは、ウェル内ではなく基板に形成されていてもよい。
【００２５】
第１〜第３のトランジスタ領域１０００，２０００，３０００およびメモリ領域４０００においては、それぞれＮチャネル型およびＰチャネル型のトランジスタを含むことができるが、図１においては説明を容易にするために、いずれか一方の導電型のトランジスタのみを図示している。
【００２６】
メモリトランジスタ４００は、Ｐ型のウエル１２内に形成されたＮ+型不純物拡散層からなるソース１６およびドレイン１４と、ウエル１２の表面に形成されたゲート絶縁層２６とを有する。このゲート絶縁層２６上には、フローティングゲート４０と、中間絶縁層５０と、コントロールゲート３６とが順次形成されている。
【００２７】
さらに、フローティングゲート４０の上には、選択酸化絶縁層４２が形成されている。この選択酸化絶縁層４２は、後に詳述するように、フローティングゲートとなるポリシリコン層の一部に選択酸化によって形成され、中央から端部へ向けてその膜厚が薄くなる構造を有する。その結果、フローティングゲート４０の上縁部は鋭角に形成され、この上縁部で電界集中が起きやすいようになっている。
【００２８】
メモリトランジスタ４００のゲート絶縁層２６の膜厚は、メモリトランジスタ４００の耐圧などを考慮して、好ましくは６〜９ｎｍである。
【００２９】
中間絶縁層５０は、選択酸化絶縁層４２の上面からフローティングゲート４０の側面に連続し、さらにシリコン基板１０の表面に沿ってソース１６の一端にいたるように形成されている。この中間絶縁層５０は、いわゆるトンネル絶縁層として機能する。さらに、中間絶縁層５０は、３層の絶縁層（酸化シリコン層）からなり、下から順に、第１の絶縁層５０ａ、第２の絶縁層５０ｂおよび第３の絶縁層５０ｃから構成されている。そして、第１および第３の絶縁層５０ａおよび５０ｃは、熱酸化法によって形成された酸化シリコン層からなり、第２の絶縁層５０ｂはＣＶＤ法によって形成された酸化シリコン層からなる。
【００３０】
中間絶縁層５０は、トンネル絶縁層としての機能などを考慮すると、その膜厚が好ましくは１６〜４５ｎｍである。また、第１の絶縁層５０ａの膜厚は、好ましくは５〜１５ｎｍであり、第２の絶縁層５０ｂの膜厚は、好ましくは１０〜２０ｎｍであり、第３の絶縁層５０ｃの膜厚は、好ましくは１〜１０ｎｍである。
【００３１】
このようにトンネル絶縁層として機能する中間絶縁層５０は、３層構造をなし、しかもフローティングゲート４０およびコントロールゲート３６に接する第１の絶縁層（第１の最外層）５０ａおよび第３の絶縁層（第２の最外層）５０ｃは、熱酸化膜によって形成されている。このことにより、フローティングゲート４０と第１の絶縁層５０ａとの界面準位が安定し、またコントロールゲート３６と第３の絶縁層５０ｃとの界面準位が安定する。その結果、ＦＮ伝導によるフローティングゲート４０から中間絶縁層５０を介してコントロールゲート３６への電荷の移動が安定して行われ、メモリトランジスタ４００の動作が安定する。このことは、メモリトランジスタ４００における、データの書き込み／消去を繰り返すことのできる回数（サイクル寿命）の増大に寄与する。
【００３２】
また、中間絶縁層５０が、ＣＶＤ法によって形成された酸化シリコン層からなる第２の絶縁層５０ｂを有することにより、フローティングゲート４０とコントロールゲート３６との間の耐圧を高め、メモリセルの書き込みおよび読み出しの動作時の誤動作、すなわちライトディスターブおよびリードディスターブを防止できる利点がある。
【００３３】
第１の電圧型トランジスタ１００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ+型不純物拡散層からなるソース１６およびドレイン１４と、第１のゲート絶縁層２０と、第１のゲート電極３０と、を有する。第１の電圧型トランジスタ１００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で駆動される。第１のゲート絶縁層２０の膜厚は、第１の電圧型トランジスタ１００の耐圧などを考慮して、好ましくは３〜１３ｎｍである。
【００３４】
第２の電圧型トランジスタ２００は、Ｎチャネル型ＭＯＳトランジスタを例にとると、Ｐ型のウエル１２内に形成されたＮ+型不純物拡散層からなるソース１６およびドレイン１４と、第２のゲート絶縁層２２と、第２のゲート電極３２とを有する。第２のゲート絶縁層２２は、２層の酸化シリコン層、すなわち第１の絶縁層２２ａと、第２の絶縁層２２ｂとからなる。ここで、第２の絶縁層２２ｂは、上述した第１の電圧型トランジスタ１００の第１のゲート絶縁層２０と同一の工程で形成される。
【００３５】
第２の電圧型トランジスタ２００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動される。第２のゲート絶縁層２２は、第２の電圧型トランジスタ２００の耐圧などを考慮して、その膜厚が好ましくは４〜１５ｎｍである。また、第１の絶縁層２２ａの膜厚は、好ましくは３〜１５ｎｍであり、第２の絶縁層２２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００３６】
第３の電圧型トランジスタ３００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ+型不純物拡散層からなるソース１６およびドレイン１４と、第３のゲート絶縁層２４と、第３のゲート電極３４とを有する。第３のゲート絶縁層２４は、３層の酸化シリコン層からなり、下から順に、第１の絶縁層２４ａ、第２の絶縁層２４ｂおよび第３の絶縁層２４ｃからなる。これらの絶縁層２４ａ，２４ｂおよび２４ｃは、上述したメモリトランジスタ４００の中間絶縁層５０を構成する第１の絶縁層５０ａ、第２の絶縁層５０ｂおよび第３の絶縁層５０ｃと同じ工程で形成されることが望ましい。
【００３７】
第３の電圧型トランジスタ３００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動される。第３のゲート絶縁層２４は、第３の電圧型トランジスタ３００の耐圧などを考慮して、その膜厚が好ましくは１６〜４５ｎｍである。第１の絶縁層２４ａの膜厚は、好ましくは５〜１５ｎｍ、第２の絶縁層２４ｂの膜厚は、１０〜２０ｎｍ、および第３の絶縁層２４ｃの膜厚は１〜１０ｎｍである。
【００３８】
メモリトランジスタ４００、第１〜第３の電圧型トランジスタ１００，２００および３００が形成されたウエハ上には、層間絶縁層６００が形成されている。この層間絶縁層６００には、ソース１６、ドレイン１４、および各トランジスタ１００，２００，３００，４００のゲート電極に到達するコンタクトホールが形成され、これらのコンタクトホール内にはコンタクト導電層が形成されている。そして、層間絶縁層６００の上には所定パターンの配線層８０が形成されている。なお、図１においては、一部のコンタクト導電層および配線層を図示している。
【００３９】
この半導体装置は、少なくとも３つの異なる電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第３の電圧型トランジスタ１００，２００，３００がそれぞれ形成された、第１〜第３のトランジスタ領域１０００，２０００，３０００を有する。この半導体装置によれば、メモリ領域４０００のメモリトランジスタ４００の動作が可能である。そして、この半導体装置では、フラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、各電圧レベルで動作可能な他の回路領域、たとえば、インターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯＭなどのメモリ回路、ＲＩＳＣ（Reduced Instruction Set Computer）あるいは各種ＩＰ（Intellectual Property）マクロなどの回路、あるいはその他のディジタル回路、アナログ回路などを、同一基板内に混載し、システムＬＳＩを構成することができる。
【００４０】
以下に、メモリトランジスタの動作方法、本発明の半導体装置を適用したエンベデット半導体装置および図１に示す半導体装置の製造方法について述べる。
【００４１】
（メモリセルの動作方法）
次に、本発明の半導体装置を構成するメモリトランジスタ４００の動作方法の一例について説明する。
【００４２】
このスプリットゲート構造のメモリトランジスタ４００を動作させる場合には、データの書き込み時には、ソース１６とドレイン１４間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート４０に注入し、データの消去時には、所定の高電圧をコントロールゲート３６に印加し、ＦＮ伝導によってフローティングゲート４２に蓄積された電荷をコントロールゲート３６に移動させる。以下に、各動作について述べる。
【００４３】
まず、書き込み動作について述べる。
【００４４】
データの書き込み動作においては、ドレイン１４に対してソース１６を高電位にし、コントロールゲート３６に低電位を印加する。これにより、ドレイン１４付近で発生するホットエレクトロンは、フローティングゲート４０に向かって加速され、ゲート絶縁層２６を介してフローティングゲート４０に注入され、データの書き込みがなされる。
【００４５】
この書き込み動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を２Ｖ、ソース１６の電位（Ｖｓ）を９Ｖ、ドレイン１４の電位（Ｖｄ）を０Ｖとする。また、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００４６】
次に、消去動作について説明する。
【００４７】
消去動作においては、ソース１６およびドレイン１４の電位に対してコントロールゲート３６の電位を高くする。これにより、フローティングゲート４０内に蓄積された電荷は、フローティングゲート４０の先鋭な上縁部からＦＮ伝導によって中間絶縁層５０を突き抜けてコントロールゲート３６に放出されて、データが消去される。
【００４８】
この消去動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を１２Ｖとし、ソース１６およびドレイン１４の電位ＶｓおよびＶｄを０Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００４９】
次に読み出し動作について説明する。
【００５０】
読み出し動作においては、ソース１６に対してドレイン１４を高電位とし、コントロールゲートに所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート４０に電荷が注入されていると、フローティングゲート４０の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート４０に電荷が注入されていないと、フローティングゲート４０の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン１４から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ４００のデータを読み出すことができる。
【００５１】
読み出し動作においては、例えば、コントロールゲート３６の電位（Ｖｃ）は３Ｖとし、ソース１６の電位（Ｖｓ）を０Ｖとし、ドレイン１４の電位（Ｖｄ）を２Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００５２】
以上述べた各動作態様は一例であって、他の動作態様を採用することもできる。
【００５３】
（エンベデット半導体装置への適用例）
図１４は、本発明の半導体装置が適用された、エンベデット半導体装置５０００のレイアウトを示す模式図である。この例では、エンベデット半導体装置５０００は、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路９６と、インターフェイス回路９８とがＳＯＧ（Sea Of Gate）に混載されている。
【００５４】
図１５は、フラッシュメモリの一般的な構成を示すブロック図である。フラッシュメモリは、メモリトランジスタが行列状に配置されたメモリセルアレイ１と、Ｙゲート、センスアンプ２と、入出力バッファ３と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５と、アドレスバッファ６と、コントロール回路７とを含む。
【００５５】
メモリセルアレイ１は、図１に示すメモリ領域４０００に対応し、行列状に配置された複数個のスプリットゲート構造のメモリトランジスタ４００を有する。メモリセルアレイ１の行および列を選択するために、メモリセルアレイ１にはＸアドレスデコーダー４とＹゲート２とが接続されている。Ｙゲート２には列の選択情報を与えるＹアドレスデコーダ５が接続されている。Ｘアドレスデコーダ４とＹアドレスデコーダ５には、それぞれ、アドレス情報が一時格納されるアドレスバッファ６が接続されている。
【００５６】
Ｙゲート２には、データの書き込み動作を行なうための書き込み電圧発生回路（図示せず）、データの読み出し動作を行なうためのセンスアンプが接続されている。Ｘアドレスデコーダには、データの消去動作を行なうための消去電圧発生回路が接続されている。書き込み電圧発生回路およびセンスアンプ２には、それぞれ入出力データを一時格納する入出力バッファ３が接続されている。アドレスバッファ６と入出力バッファ３とには、フラッシュメモリの動作制御を行なうためのコントロール回路７が接続されている。コントロール回路７は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。
【００５７】
このようなエンベデット半導体装置５０００においては、各回路の動作電圧に応じて各電圧レベルのトランジスタが選択される。
【００５８】
第１の電圧レベルで動作される第１の電圧型トランジスタ１００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファ、コントロール回路、ＳＯＧおよびゲートアレイから選択される少なくとも１つの回路に含まれる。
【００５９】
第２の電圧レベルで動作される第２の電圧型トランジスタ２００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダおよびインターフェイス回路から選択される少なくとも１つの回路に含まれる。
【００６０】
さらに、第３の電圧レベルで動作される第３の電圧型トランジスタ３００は、たとえば、書き込み電圧発生回路、消去電圧発生回路および昇圧回路から選択される少なくとも１つの回路に含まれる。
【００６１】
図１４に示すエンベデット半導体装置５０００はレイアウトの一例であって、本発明は各種のシステムＬＳＩに適用できる。
【００６２】
（デバイスの製造方法）
次に、図１に示す半導体装置の製造例を図２〜図１３を参照しながら説明する。
【００６３】
（Ａ）まず、図２に示すように、シリコン基板１０の表面に、選択酸化法によって所定の領域にフィールド絶縁層１８を形成する。次いで、Ｐ型シリコン基板１０内にＰ型不純物（例えばホウ素）あるいはＮ型不純物（ひ素あるいはリン）をドープして、所定の領域にＰ型またはＮ型のウエル１２を形成する。
【００６４】
さらに、シリコン基板１０の表面に、例えば熱酸化法によって酸化シリコン層２６Ｌを形成する。この酸化シリコン層２６Ｌは、メモリトランジスタ４００のゲート絶縁層２６となる。この酸化シリコン層２６Ｌは、ゲート耐圧などを考慮して好ましくは６〜９ｎｍの厚さを有する。
【００６５】
（Ｂ）次いで、図３に示すように、酸化シリコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリシリコン層４０Ｌを形成する。このポリシリコン層４０Ｌは、メモリトランジスタ４００のフローティングゲート４０となる。このポリシリコン層４０Ｌは、例えば１００〜２００ｎｍの厚さを有する。
【００６６】
次いで、ポリシリコン層４０Ｌの表面に、第１の窒化シリコン層６０Ｌを形成する。第１の窒化シリコン層６０Ｌは、好ましくは５０〜１５０ｎｍの膜厚を有する。その後、レジスト層Ｒ１をマスクとして窒化シリコン層６０Ｌの所定領域を選択的にエッチングして除去する。第１の窒化シリコン層６０Ｌの除去される領域は、メモリトランジスタ４００の選択酸化絶縁層４２が形成される領域である。
【００６７】
次いで、第１の窒化シリコン層６０Ｌ上に形成されたレジスト層Ｒ１をマスクとして、ポリシリコン層４０Ｌにリンやひ素を拡散してＮ型のポリシリコン層４０Ｌを形成する。ポリシリコン層をＮ型にする他の方法としては、ポリシリコン層を形成した後、リンやひ素イオンを注入する方法、ポリシリコン層を形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導入する方法、あるいはポリシリコン層を形成する時に、ホスフィン（ＰＨ3）を含んだキャリアガスを導入する方法、などがある。
【００６８】
次いで、レジスト層Ｒ１を除去する。
【００６９】
（Ｃ）次いで、図４に示すように、ポリシリコン層４０Ｌの露出部分を選択的に酸化することにより、ポリシリコン層４０Ｌの所定領域の表面に選択酸化絶縁層４２を形成する。選択酸化によって形成された選択酸化絶縁層４２は、中央部の膜厚が最も大きく、端部に向かって徐々に膜厚が小さくなる形状を有する。選択酸化絶縁層４２は、最も膜厚が大きい部分で好ましくは１００〜２００ｎｍの膜厚を有する。その後、第１の窒化シリコン層６０Ｌを除去する。
【００７０】
（Ｄ）次いで、図５に示すように、選択酸化絶縁層４２をマスクとしてエッチングを行ない、ポリシリコン層４０Ｌを選択的に除去する。
【００７１】
以上の工程で、メモリ領域４０００において、ゲート絶縁層２６、フローティングゲート４０および選択酸化絶縁層４２が形成される。
【００７２】
（Ｅ）次いで、図６に示すように、酸化シリコン層２６Ｌをウェットエッチングで除去した後、ウエハの表面に、熱酸化法によって１層目の酸化シリコン層５０ａＬ（２４ａＬ）を形成する。この酸化シリコン層５０ａＬ（２４ａＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する第１の絶縁層５０ａ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第１の絶縁層２４ａとなる。この酸化シリコン層５０ａＬ（２４ａＬ）は、例えば５〜１５ｎｍの厚さを有する。
【００７３】
酸化シリコン層を形成するための熱酸化法としては、以下の方法を好ましく用いることができる。
【００７４】
（ａ）７００〜１０００℃でのドライ酸化を行う方法、
（ｂ）上記（ａ）のドライ酸化の後に、さらに、７００〜１０００℃でウェット酸化を行う方法、および
（ｃ）上記（ａ）または（ｂ）の後に、さらに、７００〜１０００℃で窒素雰囲気中で１０〜３０分間アニール処理する方法。
【００７５】
上記（ａ）のドライ酸化を用いることにより、フローティングゲート４０の表面の多結晶シリコンのグレインサイズを均一化でき、さらにフローティングゲート４０の表面の平坦性を向上させることができる。その結果、フローティングゲート４０の界面準位がより安定化するとともに、電子の捕獲が低減でき、メモリトランジスタの書き込み／消去のサイクル寿命をより長くすることができる。
【００７６】
さらに、上記（ａ）のドライ酸化の後に、上記（ｂ）のウェット酸化および上記（ｃ）のアニール処理の少なくとも一方の工程を追加することにより、酸化シリコン層５０ａＬをより緻密化して、電子捕獲の低減など、膜質の特性を向上させることができる。
【００７７】
（Ｆ）次いで、図７に示すように、１層目の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さらに２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形成する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、ＣＶＤ法により形成される。酸化シリコン層５０ｂＬ（２４ｂＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する第２の絶縁層５０ｂ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第２の絶縁層２４ｂとなる。そして、このシリコン絶縁層５０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍの厚さを有する。
【００７８】
ここで用いられるＣＶＤ法としては、得られる膜の緻密さ、後工程の熱酸化での酸素イオンの透過耐性等を考慮すると、モノシラン、テトラエトキシシランなどを用いたＨＴＯ（High Temperature Oxide）法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetraethyl Orthosilicate）法やプラズマＴＥＯＳ法などを好ましく用いることができる。
【００７９】
次いで、酸化シリコン層５０ｂＬ（２４ｂＬ）の表面に、第２の窒化シリコン層６２Ｌを形成する。この第２の窒化シリコン層６２Ｌは、好ましくは１０〜２０ｎｍの膜厚を有する。第２の窒化シリコン層６２Ｌを形成することにより、後の工程（Ｉ）で、第２の窒化シリコン層６２Ｌを除去することにより、メモリトランジスタ４００の中間絶縁層５０および第３の電圧型トランジスタ３００のゲート絶縁層２４の膜厚を必要以上に厚くすることがなく、膜厚の制御が正確となる。その後、７００〜１０００℃で２０〜４０分間程度アニール処理を行い、各絶縁層を緻密にする。
【００８０】
（Ｇ）次いで、図８に示すように、第２のトランジスタ領域２０００に開口部を有するレジスト層Ｒ３を形成する。このレジスト層Ｒ３をマスクとして第２のトランジスタ領域２０００における、第２の窒化シリコン層６２Ｌ、上層の酸化シリコン層５０ｂＬおよび下層の酸化シリコン層５０ａＬをドライエッチングおよびウェットエッチングにより除去する。その後、レジスト層Ｒ３を除去する。
【００８１】
（Ｈ）次いで、図９に示すように、ウエハの表面に熱酸化、例えば７００〜９００℃でウェット酸化することによって、３層目の酸化シリコン層２２ａＬを形成する。この酸化シリコン層２２ａＬは、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第１の絶縁層２２ａとなる。酸化シリコン層２２ａＬは、例えば３〜１５ｎｍの厚さを有する。
【００８２】
（Ｉ）次いで、図１０に示すように、第２のトランジスタ領域２０００における酸化シリコン層２２ａＬの表面に、レジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、第２の窒化シリコン層６２Ｌをドライエッチングによって除去する。その後、レジスト層Ｒ４を除去する。
【００８３】
（Ｊ）次いで、図１１に示すように、第１のトランジスタ領域１０００に開口部を有するレジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、第１のトランジスタ領域１０００における２層の酸化シリコン層５０ｂＬおよび５０ａＬをウェットエッチングによって除去する。その後、レジスト層Ｒ５を除去する。
【００８４】
（Ｋ）次いで、図１２に示すように、熱酸化、例えば７００〜９００℃でウェット酸化することにより、ウエハの表面に４層目の酸化シリコン層２０Ｌ（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸化シリコン層２０Ｌは、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第２の絶縁層２２ｂ、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第３の絶縁層２４ｃ、およびメモリトランジスタ４００の中間絶縁層５０を構成する第３の絶縁層５０ｃとなる。酸化シリコン層２０Ｌは、例えば１〜１０ｎｍの厚さを有する。
【００８５】
以上の工程によって、メモリトランジスタ４００の中間絶縁層５０、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成するための絶縁層が形成される。
【００８６】
（Ｌ）次いで、図１３に示すように、ウエハの表面に、前記（Ｃ）の工程で述べたと同様な方法によりポリシリコン層を形成する。あるいは公知の方法でポリシリコン層の代わりに、ポリサイド層を形成する。このポリシリコン層上に所定のパターンを有するレジスト層を形成した後、エッチングによってパターニングを行って、メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００のそれぞれのゲート絶縁層とゲート電極を形成する。このとき、シリコン基板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚で残る状態でエッチングが行われる。
【００８７】
（Ｍ）次いで、図１に示すように、公知の方法により、Ｎチャネル型トランジスタにはＮ型不純物を、Ｐチャネル型トランジスタにはＰ型不純物を、所定のウエル１２にドープすることにより、ソース１６およびドレイン１４を構成する不純物拡散層を形成する。
【００８８】
次いで、トランジスタ１００，２００，３００およびメモリトランジスタ４００が形成されたウエハの表面に、例えばＣＶＤ法を用いて酸化シリコン層からなる層間絶縁層６０を形成する。そして、層間絶縁層６０の所定領域を選択的にエッチング除去し、ソース１６およびドレイン１４に到達するコンタクトホールを形成する。次いで、層間絶縁層６０の上面およびコンタクトホール内に例えばスパッタリングを用いてアルミニウムなどからなる導電層を堆積する。この、導電層をパターニングすることにより、不純物拡散層と電気的に接続された金属配線層（例えばビット線、ソース線）８０を形成する。
【００８９】
以上述べた製造方法においては、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００で、それぞれメモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００を一連の工程で形成することができる。この製造方法によれば、スプリットゲート構造を有するメモリトランジスタと少なくとも異なる３つの電圧レベルで動作するトランジスタを混載した半導体装置を少ない工程で製造することができる。
【００９０】
この製造方法においては、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第２の絶縁層２２ｂは、第１の電圧型トランジスタ１００のゲート絶縁層２０と同一の工程で形成される。同様に、第３の電圧型トランジスタ３００のゲート電極層２４を構成する第３の絶縁層２４ｃ、およびメモリトランジスタ４００の中間絶縁層５０を構成する第３の絶縁層５０ｃは、第１の電圧型トランジスタ１００のゲート電極層２０と同一の工程で形成される。また、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第１〜第３の絶縁層２４ａ，２４ｂ，２４ｃは、メモリトランジスタ４００の中間絶縁層５０を構成する第１〜第３の絶縁層５０ａ、５０ｂ、５０ｃと、それぞれ同一の工程で形成される。このようにゲート絶縁層および中間絶縁層の形成工程を共通化することにより、耐圧の異なる、すなわち膜厚の異なるゲート絶縁層を少ない工程で形成することができる。
【００９１】
この製造方法においては、前記工程（Ｅ）および（Ｆ）で、中間絶縁層（トンネル絶縁層）５０の第１および第２の絶縁層５０ａおよび５０ｂを構成するための酸化シリコン層５０ａＬおよび５０ｂＬを形成した後、第２の窒化シリコン層６２Ｌを形成する。このことにより、後工程での熱酸化もしくはその前後での洗浄工程において、酸化シリコン層５０ａＬおよび５０ｂＬは窒化シリコン層６２Ｌで覆われて保護されているので、熱酸化工程および洗浄工程の酸化シリコン層への影響を抑制できる。その結果、膜特性に優れたトンネル絶縁層を得ることができ、信頼性の高いメモリ特性を実現できる。
【００９２】
さらに、酸化シリコン層５０ａＬおよび５０ｂＬの上に第２の窒化シリコン層６２Ｌを形成した状態で、熱処理（酸化処理での熱処理も含む）を行うことにより、酸化シリコン層の緻密化ならびに酸化シリコン層の膜質の向上がなされる。その結果、メモリ特性、特にデータの書き込み，消去の回数（サイクル寿命）を増すことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図３】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図４】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図５】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図６】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図７】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図８】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図９】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１０】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１１】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１２】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１３】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１４】本発明の半導体装置を適用したエンベデット半導体装置の一例を模式的に示す平面図である。
【図１５】図１４に示すエンベデット半導体装置のフラッシュメモリのブロック図である。
【符号の説明】
１０ シリコン基板
１２ ウェル
１４ ドレイン
１６ ソース
１８ フィールド絶縁層
２０，２２，２４，２６ ゲート絶縁層
２２ａ，２２ｂ 絶縁層
２４ａ，２４ｂ，２４ｃ 絶縁層
３０，３２，３４ ゲート電極
３６ コントロールゲート
４０ フローティングゲート
４２ 選択酸化絶縁層
５０ 中間絶縁層
５０ａ，５０ｂ，５０ｃ 絶縁層
６０Ｌ，６２Ｌ 窒化シリコン層
９０ フラッシュメモリ
１００ 第１の電圧型トランジスタ
２００ 第２の電圧型トランジスタ
３００ 第３の電圧型トランジスタ
４００ スプリットゲート構造のメモリトランジスタ
１０００ 第１のトランジスタ領域
２０００ 第２のトランジスタ領域
３０００ 第３のトランジスタ領域
４０００ メモリ領域
５０００ エンベデット半導体装置
【発明の属する技術分野】
本発明は、スプリットゲート構造を有する不揮発性メモリトランジスタを含む半導体装置、特に、動作電圧が異なる複数の電界効果型トランジスタを含む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
近年、チップインターフェイス遅延の短縮、ボード面積分のコスト低減、ボード設計開発のコスト低減などの観点から、各種回路の混載が要求され、そのひとつとしてメモリ・ロジックの混載技術が重要となっている。しかし、このような混載技術においては、プロセスが複雑となり、ＩＣコストが増大する問題がある。
【０００３】
本発明の目的は、ゲート絶縁層の形成工程が共通化されて少ない工程数で製造が可能であり、そして、複数の異なる電圧レベルで動作され、高い信頼性を有する電界効果型トランジスタを含み、ロジックとの混載が可能な、不揮発性メモリトランジスタを含む半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係る、不揮発性メモリトランジスタを含む半導体装置は、メモリ領域と、異なる電圧レベルで動作される電界効果型トランジスタを含む第１、第２および第３のトランジスタ領域と、を含み、
前記メモリ領域は、スプリットゲート構造の不揮発性メモリトランジスタを含み、
前記第１のトランジスタ領域は、第１の電圧レベルで動作される第１の電圧型トランジスタを含み、
前記第２のトランジスタ領域は、第２の電圧レベルで動作される第２の電圧型トランジスタを含み、
前記第３のトランジスタ領域は、第３の電圧レベルで動作される第３の電圧型トランジスタを含み、
前記第２の電圧型トランジスタは、そのゲート絶縁層が、少なくとも２層の絶縁層からなり、かつ、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成された絶縁層を含む。
【０００５】
この半導体装置においては、少なくとも第１〜第３の３つの異なる電圧レベルで動作される第１〜第３の電圧型トランジスタを有するので、これらの電圧レベルで動作可能なロジックを搭載できる。そして、これらの電圧型トランジスタによって、不揮発性メモリトランジスタの動作に必要なロジックはもちろんのこと、他の回路領域も混載できる。
【０００６】
また、前記第２の電圧型トランジスタのゲート絶縁層は、少なくとも２層の絶縁層からなり、そのうちの１層は、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成されるので、工程数を少なくできる。
【０００７】
前記第３の電圧型トランジスタは、そのゲート絶縁層が、少なくとも３層の絶縁層からなり、かつ、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成された絶縁層を含むことが望ましい。これにより、第２および第３の電圧型トランジスタの各ゲート絶縁層は、前記第１の電圧型トランジスタのゲート絶縁層と同じ工程で形成されるので、さらに工程数を少なくできる。
【０００８】
前記スプリットゲート構造の不揮発性メモリトランジスタは、ソース、ドレイン、ゲート絶縁層、フローティングゲート、トンネル絶縁層として機能する中間絶縁層およびコントロールゲートを含む。前記中間絶縁層は、少なくとも３層の絶縁層からなり、前記フローティングゲートおよび前記コントロールゲートにそれぞれ接する２つの最外層は熱酸化法によって形成された絶縁層からなることが望ましい。これらの最外層が前記フローティングゲートおよび前記コントロールゲートに接することにより、それぞれの界面準位が安定となる。その結果、ＦＮ伝導（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）による電荷の移動が安定して行われ、不揮発性メモリトランジスタの動作が安定する。そして、前記中間絶縁層の前記コントロールゲートに接する最外層は、前記第１の電圧型トランジスタのゲート絶縁層と同一工程で形成されることが望ましい。これにより、工程数をさらに少なくできる。
【０００９】
前記第３の電圧型トランジスタは、そのゲート絶縁層が前記不揮発性メモリトランジスタの中間絶縁層と同一の工程で形成されることが望ましい。これにより、工程数の低減をさらに達成できる。
【００１０】
各電圧型トランジスタのゲート絶縁層の膜厚は、該電圧型トランジスタの耐圧などを考慮すると、以下の範囲であることが望ましい。
【００１１】
前記第１の電圧型トランジスタは、そのゲート絶縁層の膜厚が３〜１３ｎｍであることが望ましい。
【００１２】
前記第２の電圧型トランジスタは、そのゲート絶縁層の膜厚が４〜１５ｎｍであることが望ましい。
【００１３】
前記第３の電圧型トランジスタは、そのゲート絶縁層の膜厚が１６〜４５ｎｍであることが望ましい。
【００１４】
また、前記不揮発性メモリトランジスタの前記中間絶縁層の膜厚は、トンネル絶縁層の特性などを考慮すると、１６〜４５ｎｍであることが望ましい。さらに、前記不揮発性メモリトランジスタは、その中間絶縁層を構成する前記第１の最外層の膜厚が５〜１５ｎｍであり、第２の最外層の膜厚が１〜１０ｎｍであることが望ましい。
【００１５】
各前記電圧型トランジスタを動作するための電圧レベルは、以下の範囲であることが望ましい。
【００１６】
前記第１の電圧型トランジスタを動作する第１の電圧レベルは、絶対値で１．８〜３．３Ｖであり、前記第２の電圧型トランジスタを動作する第２の電圧レベルは、絶対値で２．５〜５Ｖであり、前記第３の電圧型トランジスタを動作する第３の電圧レベルは、絶対値で１０〜１５Ｖであることが望ましい。
【００１７】
本発明の製造方法によって得られる半導体装置は、少なくともフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を有し、不揮発性メモリトランジスタのメモリセルアレイと周辺回路を含んで形成される。また、この半導体装置は、さらに、ロジックなどの他の回路領域を混載することができる。
【００１８】
前記回路領域としては、例えばセルベース回路、ＲＯＭ，ＲＡＭなどのメモリ回路、ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）マクロ、アナログ回路などをあげることができる。
【００１９】
前記第１の電圧型トランジスタは、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファおよびコントロール回路から選択される少なくとも１つの回路に含まれることができる。
【００２０】
前記第２の電圧型トランジスタは、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダおよびインターフェイス回路から選択される少なくとも１つの回路に含まれることができる。
【００２１】
前記第３の電圧型トランジスタは、書き込み電圧発生回路、消去電圧発生回路および昇圧回路から選択される少なくとも１つの回路に含まれることができる。
【００２２】
【発明の実施の形態】
（デバイスの構造）
図１は、本発明に係る不揮発性メモリトランジスタを含む半導体装置の断面を模式的に示す図である。この半導体装置は、メモリ領域４０００と、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００とを含む。
【００２３】
メモリ領域４０００は、スプリットゲート構造を有する不揮発性メモリトランジスタ（以下、「メモリトランジスタ」という）４００を含む。第１のトランジスタ領域１０００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で動作される第１の電圧型トランジスタ１００を含む。第２のトランジスタ領域２０００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で動作する第２の電圧型トランジスタ２００を含む。そして、第３のトランジスタ領域３０００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で動作される第３の電圧型トランジスタ３００を含む。第１〜第３の電圧型トランジスタ１００，２００，３００が用いられる回路の具体例については、後に述べる。
【００２４】
メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００は、それぞれ、Ｐ型シリコン基板１０内に形成されたウエル１２内に形成されている。そして、メモリ領域４０００、第１〜第３のトランジスタ領域１０００，２０００および３０００は、それぞれフィールド絶縁層１８によって分離されている。また、各領域１０００〜４０００内において、各トランジスタは所定のパターンで形成されたフィールド絶縁層（図示せず）によって分離されている。なお、図示の例では各トランジスタはウェル内に形成されているが、ウェルを必要としない場合には基板に形成されていてもよい。例えば、Ｎチャネル型のメモリトランジスタあるいはＮチャネル型の第３の電圧型トランジスタは、ウェル内ではなく基板に形成されていてもよい。
【００２５】
第１〜第３のトランジスタ領域１０００，２０００，３０００およびメモリ領域４０００においては、それぞれＮチャネル型およびＰチャネル型のトランジスタを含むことができるが、図１においては説明を容易にするために、いずれか一方の導電型のトランジスタのみを図示している。
【００２６】
メモリトランジスタ４００は、Ｐ型のウエル１２内に形成されたＮ+型不純物拡散層からなるソース１６およびドレイン１４と、ウエル１２の表面に形成されたゲート絶縁層２６とを有する。このゲート絶縁層２６上には、フローティングゲート４０と、中間絶縁層５０と、コントロールゲート３６とが順次形成されている。
【００２７】
さらに、フローティングゲート４０の上には、選択酸化絶縁層４２が形成されている。この選択酸化絶縁層４２は、後に詳述するように、フローティングゲートとなるポリシリコン層の一部に選択酸化によって形成され、中央から端部へ向けてその膜厚が薄くなる構造を有する。その結果、フローティングゲート４０の上縁部は鋭角に形成され、この上縁部で電界集中が起きやすいようになっている。
【００２８】
メモリトランジスタ４００のゲート絶縁層２６の膜厚は、メモリトランジスタ４００の耐圧などを考慮して、好ましくは６〜９ｎｍである。
【００２９】
中間絶縁層５０は、選択酸化絶縁層４２の上面からフローティングゲート４０の側面に連続し、さらにシリコン基板１０の表面に沿ってソース１６の一端にいたるように形成されている。この中間絶縁層５０は、いわゆるトンネル絶縁層として機能する。さらに、中間絶縁層５０は、３層の絶縁層（酸化シリコン層）からなり、下から順に、第１の絶縁層５０ａ、第２の絶縁層５０ｂおよび第３の絶縁層５０ｃから構成されている。そして、第１および第３の絶縁層５０ａおよび５０ｃは、熱酸化法によって形成された酸化シリコン層からなり、第２の絶縁層５０ｂはＣＶＤ法によって形成された酸化シリコン層からなる。
【００３０】
中間絶縁層５０は、トンネル絶縁層としての機能などを考慮すると、その膜厚が好ましくは１６〜４５ｎｍである。また、第１の絶縁層５０ａの膜厚は、好ましくは５〜１５ｎｍであり、第２の絶縁層５０ｂの膜厚は、好ましくは１０〜２０ｎｍであり、第３の絶縁層５０ｃの膜厚は、好ましくは１〜１０ｎｍである。
【００３１】
このようにトンネル絶縁層として機能する中間絶縁層５０は、３層構造をなし、しかもフローティングゲート４０およびコントロールゲート３６に接する第１の絶縁層（第１の最外層）５０ａおよび第３の絶縁層（第２の最外層）５０ｃは、熱酸化膜によって形成されている。このことにより、フローティングゲート４０と第１の絶縁層５０ａとの界面準位が安定し、またコントロールゲート３６と第３の絶縁層５０ｃとの界面準位が安定する。その結果、ＦＮ伝導によるフローティングゲート４０から中間絶縁層５０を介してコントロールゲート３６への電荷の移動が安定して行われ、メモリトランジスタ４００の動作が安定する。このことは、メモリトランジスタ４００における、データの書き込み／消去を繰り返すことのできる回数（サイクル寿命）の増大に寄与する。
【００３２】
また、中間絶縁層５０が、ＣＶＤ法によって形成された酸化シリコン層からなる第２の絶縁層５０ｂを有することにより、フローティングゲート４０とコントロールゲート３６との間の耐圧を高め、メモリセルの書き込みおよび読み出しの動作時の誤動作、すなわちライトディスターブおよびリードディスターブを防止できる利点がある。
【００３３】
第１の電圧型トランジスタ１００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ+型不純物拡散層からなるソース１６およびドレイン１４と、第１のゲート絶縁層２０と、第１のゲート電極３０と、を有する。第１の電圧型トランジスタ１００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で駆動される。第１のゲート絶縁層２０の膜厚は、第１の電圧型トランジスタ１００の耐圧などを考慮して、好ましくは３〜１３ｎｍである。
【００３４】
第２の電圧型トランジスタ２００は、Ｎチャネル型ＭＯＳトランジスタを例にとると、Ｐ型のウエル１２内に形成されたＮ+型不純物拡散層からなるソース１６およびドレイン１４と、第２のゲート絶縁層２２と、第２のゲート電極３２とを有する。第２のゲート絶縁層２２は、２層の酸化シリコン層、すなわち第１の絶縁層２２ａと、第２の絶縁層２２ｂとからなる。ここで、第２の絶縁層２２ｂは、上述した第１の電圧型トランジスタ１００の第１のゲート絶縁層２０と同一の工程で形成される。
【００３５】
第２の電圧型トランジスタ２００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動される。第２のゲート絶縁層２２は、第２の電圧型トランジスタ２００の耐圧などを考慮して、その膜厚が好ましくは４〜１５ｎｍである。また、第１の絶縁層２２ａの膜厚は、好ましくは３〜１５ｎｍであり、第２の絶縁層２２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００３６】
第３の電圧型トランジスタ３００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ+型不純物拡散層からなるソース１６およびドレイン１４と、第３のゲート絶縁層２４と、第３のゲート電極３４とを有する。第３のゲート絶縁層２４は、３層の酸化シリコン層からなり、下から順に、第１の絶縁層２４ａ、第２の絶縁層２４ｂおよび第３の絶縁層２４ｃからなる。これらの絶縁層２４ａ，２４ｂおよび２４ｃは、上述したメモリトランジスタ４００の中間絶縁層５０を構成する第１の絶縁層５０ａ、第２の絶縁層５０ｂおよび第３の絶縁層５０ｃと同じ工程で形成されることが望ましい。
【００３７】
第３の電圧型トランジスタ３００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動される。第３のゲート絶縁層２４は、第３の電圧型トランジスタ３００の耐圧などを考慮して、その膜厚が好ましくは１６〜４５ｎｍである。第１の絶縁層２４ａの膜厚は、好ましくは５〜１５ｎｍ、第２の絶縁層２４ｂの膜厚は、１０〜２０ｎｍ、および第３の絶縁層２４ｃの膜厚は１〜１０ｎｍである。
【００３８】
メモリトランジスタ４００、第１〜第３の電圧型トランジスタ１００，２００および３００が形成されたウエハ上には、層間絶縁層６００が形成されている。この層間絶縁層６００には、ソース１６、ドレイン１４、および各トランジスタ１００，２００，３００，４００のゲート電極に到達するコンタクトホールが形成され、これらのコンタクトホール内にはコンタクト導電層が形成されている。そして、層間絶縁層６００の上には所定パターンの配線層８０が形成されている。なお、図１においては、一部のコンタクト導電層および配線層を図示している。
【００３９】
この半導体装置は、少なくとも３つの異なる電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第３の電圧型トランジスタ１００，２００，３００がそれぞれ形成された、第１〜第３のトランジスタ領域１０００，２０００，３０００を有する。この半導体装置によれば、メモリ領域４０００のメモリトランジスタ４００の動作が可能である。そして、この半導体装置では、フラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、各電圧レベルで動作可能な他の回路領域、たとえば、インターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯＭなどのメモリ回路、ＲＩＳＣ（Reduced Instruction Set Computer）あるいは各種ＩＰ（Intellectual Property）マクロなどの回路、あるいはその他のディジタル回路、アナログ回路などを、同一基板内に混載し、システムＬＳＩを構成することができる。
【００４０】
以下に、メモリトランジスタの動作方法、本発明の半導体装置を適用したエンベデット半導体装置および図１に示す半導体装置の製造方法について述べる。
【００４１】
（メモリセルの動作方法）
次に、本発明の半導体装置を構成するメモリトランジスタ４００の動作方法の一例について説明する。
【００４２】
このスプリットゲート構造のメモリトランジスタ４００を動作させる場合には、データの書き込み時には、ソース１６とドレイン１４間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート４０に注入し、データの消去時には、所定の高電圧をコントロールゲート３６に印加し、ＦＮ伝導によってフローティングゲート４２に蓄積された電荷をコントロールゲート３６に移動させる。以下に、各動作について述べる。
【００４３】
まず、書き込み動作について述べる。
【００４４】
データの書き込み動作においては、ドレイン１４に対してソース１６を高電位にし、コントロールゲート３６に低電位を印加する。これにより、ドレイン１４付近で発生するホットエレクトロンは、フローティングゲート４０に向かって加速され、ゲート絶縁層２６を介してフローティングゲート４０に注入され、データの書き込みがなされる。
【００４５】
この書き込み動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を２Ｖ、ソース１６の電位（Ｖｓ）を９Ｖ、ドレイン１４の電位（Ｖｄ）を０Ｖとする。また、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００４６】
次に、消去動作について説明する。
【００４７】
消去動作においては、ソース１６およびドレイン１４の電位に対してコントロールゲート３６の電位を高くする。これにより、フローティングゲート４０内に蓄積された電荷は、フローティングゲート４０の先鋭な上縁部からＦＮ伝導によって中間絶縁層５０を突き抜けてコントロールゲート３６に放出されて、データが消去される。
【００４８】
この消去動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を１２Ｖとし、ソース１６およびドレイン１４の電位ＶｓおよびＶｄを０Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００４９】
次に読み出し動作について説明する。
【００５０】
読み出し動作においては、ソース１６に対してドレイン１４を高電位とし、コントロールゲートに所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート４０に電荷が注入されていると、フローティングゲート４０の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート４０に電荷が注入されていないと、フローティングゲート４０の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン１４から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ４００のデータを読み出すことができる。
【００５１】
読み出し動作においては、例えば、コントロールゲート３６の電位（Ｖｃ）は３Ｖとし、ソース１６の電位（Ｖｓ）を０Ｖとし、ドレイン１４の電位（Ｖｄ）を２Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００５２】
以上述べた各動作態様は一例であって、他の動作態様を採用することもできる。
【００５３】
（エンベデット半導体装置への適用例）
図１４は、本発明の半導体装置が適用された、エンベデット半導体装置５０００のレイアウトを示す模式図である。この例では、エンベデット半導体装置５０００は、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路９６と、インターフェイス回路９８とがＳＯＧ（Sea Of Gate）に混載されている。
【００５４】
図１５は、フラッシュメモリの一般的な構成を示すブロック図である。フラッシュメモリは、メモリトランジスタが行列状に配置されたメモリセルアレイ１と、Ｙゲート、センスアンプ２と、入出力バッファ３と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５と、アドレスバッファ６と、コントロール回路７とを含む。
【００５５】
メモリセルアレイ１は、図１に示すメモリ領域４０００に対応し、行列状に配置された複数個のスプリットゲート構造のメモリトランジスタ４００を有する。メモリセルアレイ１の行および列を選択するために、メモリセルアレイ１にはＸアドレスデコーダー４とＹゲート２とが接続されている。Ｙゲート２には列の選択情報を与えるＹアドレスデコーダ５が接続されている。Ｘアドレスデコーダ４とＹアドレスデコーダ５には、それぞれ、アドレス情報が一時格納されるアドレスバッファ６が接続されている。
【００５６】
Ｙゲート２には、データの書き込み動作を行なうための書き込み電圧発生回路（図示せず）、データの読み出し動作を行なうためのセンスアンプが接続されている。Ｘアドレスデコーダには、データの消去動作を行なうための消去電圧発生回路が接続されている。書き込み電圧発生回路およびセンスアンプ２には、それぞれ入出力データを一時格納する入出力バッファ３が接続されている。アドレスバッファ６と入出力バッファ３とには、フラッシュメモリの動作制御を行なうためのコントロール回路７が接続されている。コントロール回路７は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。
【００５７】
このようなエンベデット半導体装置５０００においては、各回路の動作電圧に応じて各電圧レベルのトランジスタが選択される。
【００５８】
第１の電圧レベルで動作される第１の電圧型トランジスタ１００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファ、コントロール回路、ＳＯＧおよびゲートアレイから選択される少なくとも１つの回路に含まれる。
【００５９】
第２の電圧レベルで動作される第２の電圧型トランジスタ２００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダおよびインターフェイス回路から選択される少なくとも１つの回路に含まれる。
【００６０】
さらに、第３の電圧レベルで動作される第３の電圧型トランジスタ３００は、たとえば、書き込み電圧発生回路、消去電圧発生回路および昇圧回路から選択される少なくとも１つの回路に含まれる。
【００６１】
図１４に示すエンベデット半導体装置５０００はレイアウトの一例であって、本発明は各種のシステムＬＳＩに適用できる。
【００６２】
（デバイスの製造方法）
次に、図１に示す半導体装置の製造例を図２〜図１３を参照しながら説明する。
【００６３】
（Ａ）まず、図２に示すように、シリコン基板１０の表面に、選択酸化法によって所定の領域にフィールド絶縁層１８を形成する。次いで、Ｐ型シリコン基板１０内にＰ型不純物（例えばホウ素）あるいはＮ型不純物（ひ素あるいはリン）をドープして、所定の領域にＰ型またはＮ型のウエル１２を形成する。
【００６４】
さらに、シリコン基板１０の表面に、例えば熱酸化法によって酸化シリコン層２６Ｌを形成する。この酸化シリコン層２６Ｌは、メモリトランジスタ４００のゲート絶縁層２６となる。この酸化シリコン層２６Ｌは、ゲート耐圧などを考慮して好ましくは６〜９ｎｍの厚さを有する。
【００６５】
（Ｂ）次いで、図３に示すように、酸化シリコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリシリコン層４０Ｌを形成する。このポリシリコン層４０Ｌは、メモリトランジスタ４００のフローティングゲート４０となる。このポリシリコン層４０Ｌは、例えば１００〜２００ｎｍの厚さを有する。
【００６６】
次いで、ポリシリコン層４０Ｌの表面に、第１の窒化シリコン層６０Ｌを形成する。第１の窒化シリコン層６０Ｌは、好ましくは５０〜１５０ｎｍの膜厚を有する。その後、レジスト層Ｒ１をマスクとして窒化シリコン層６０Ｌの所定領域を選択的にエッチングして除去する。第１の窒化シリコン層６０Ｌの除去される領域は、メモリトランジスタ４００の選択酸化絶縁層４２が形成される領域である。
【００６７】
次いで、第１の窒化シリコン層６０Ｌ上に形成されたレジスト層Ｒ１をマスクとして、ポリシリコン層４０Ｌにリンやひ素を拡散してＮ型のポリシリコン層４０Ｌを形成する。ポリシリコン層をＮ型にする他の方法としては、ポリシリコン層を形成した後、リンやひ素イオンを注入する方法、ポリシリコン層を形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導入する方法、あるいはポリシリコン層を形成する時に、ホスフィン（ＰＨ3）を含んだキャリアガスを導入する方法、などがある。
【００６８】
次いで、レジスト層Ｒ１を除去する。
【００６９】
（Ｃ）次いで、図４に示すように、ポリシリコン層４０Ｌの露出部分を選択的に酸化することにより、ポリシリコン層４０Ｌの所定領域の表面に選択酸化絶縁層４２を形成する。選択酸化によって形成された選択酸化絶縁層４２は、中央部の膜厚が最も大きく、端部に向かって徐々に膜厚が小さくなる形状を有する。選択酸化絶縁層４２は、最も膜厚が大きい部分で好ましくは１００〜２００ｎｍの膜厚を有する。その後、第１の窒化シリコン層６０Ｌを除去する。
【００７０】
（Ｄ）次いで、図５に示すように、選択酸化絶縁層４２をマスクとしてエッチングを行ない、ポリシリコン層４０Ｌを選択的に除去する。
【００７１】
以上の工程で、メモリ領域４０００において、ゲート絶縁層２６、フローティングゲート４０および選択酸化絶縁層４２が形成される。
【００７２】
（Ｅ）次いで、図６に示すように、酸化シリコン層２６Ｌをウェットエッチングで除去した後、ウエハの表面に、熱酸化法によって１層目の酸化シリコン層５０ａＬ（２４ａＬ）を形成する。この酸化シリコン層５０ａＬ（２４ａＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する第１の絶縁層５０ａ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第１の絶縁層２４ａとなる。この酸化シリコン層５０ａＬ（２４ａＬ）は、例えば５〜１５ｎｍの厚さを有する。
【００７３】
酸化シリコン層を形成するための熱酸化法としては、以下の方法を好ましく用いることができる。
【００７４】
（ａ）７００〜１０００℃でのドライ酸化を行う方法、
（ｂ）上記（ａ）のドライ酸化の後に、さらに、７００〜１０００℃でウェット酸化を行う方法、および
（ｃ）上記（ａ）または（ｂ）の後に、さらに、７００〜１０００℃で窒素雰囲気中で１０〜３０分間アニール処理する方法。
【００７５】
上記（ａ）のドライ酸化を用いることにより、フローティングゲート４０の表面の多結晶シリコンのグレインサイズを均一化でき、さらにフローティングゲート４０の表面の平坦性を向上させることができる。その結果、フローティングゲート４０の界面準位がより安定化するとともに、電子の捕獲が低減でき、メモリトランジスタの書き込み／消去のサイクル寿命をより長くすることができる。
【００７６】
さらに、上記（ａ）のドライ酸化の後に、上記（ｂ）のウェット酸化および上記（ｃ）のアニール処理の少なくとも一方の工程を追加することにより、酸化シリコン層５０ａＬをより緻密化して、電子捕獲の低減など、膜質の特性を向上させることができる。
【００７７】
（Ｆ）次いで、図７に示すように、１層目の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さらに２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形成する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、ＣＶＤ法により形成される。酸化シリコン層５０ｂＬ（２４ｂＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する第２の絶縁層５０ｂ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第２の絶縁層２４ｂとなる。そして、このシリコン絶縁層５０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍの厚さを有する。
【００７８】
ここで用いられるＣＶＤ法としては、得られる膜の緻密さ、後工程の熱酸化での酸素イオンの透過耐性等を考慮すると、モノシラン、テトラエトキシシランなどを用いたＨＴＯ（High Temperature Oxide）法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetraethyl Orthosilicate）法やプラズマＴＥＯＳ法などを好ましく用いることができる。
【００７９】
次いで、酸化シリコン層５０ｂＬ（２４ｂＬ）の表面に、第２の窒化シリコン層６２Ｌを形成する。この第２の窒化シリコン層６２Ｌは、好ましくは１０〜２０ｎｍの膜厚を有する。第２の窒化シリコン層６２Ｌを形成することにより、後の工程（Ｉ）で、第２の窒化シリコン層６２Ｌを除去することにより、メモリトランジスタ４００の中間絶縁層５０および第３の電圧型トランジスタ３００のゲート絶縁層２４の膜厚を必要以上に厚くすることがなく、膜厚の制御が正確となる。その後、７００〜１０００℃で２０〜４０分間程度アニール処理を行い、各絶縁層を緻密にする。
【００８０】
（Ｇ）次いで、図８に示すように、第２のトランジスタ領域２０００に開口部を有するレジスト層Ｒ３を形成する。このレジスト層Ｒ３をマスクとして第２のトランジスタ領域２０００における、第２の窒化シリコン層６２Ｌ、上層の酸化シリコン層５０ｂＬおよび下層の酸化シリコン層５０ａＬをドライエッチングおよびウェットエッチングにより除去する。その後、レジスト層Ｒ３を除去する。
【００８１】
（Ｈ）次いで、図９に示すように、ウエハの表面に熱酸化、例えば７００〜９００℃でウェット酸化することによって、３層目の酸化シリコン層２２ａＬを形成する。この酸化シリコン層２２ａＬは、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第１の絶縁層２２ａとなる。酸化シリコン層２２ａＬは、例えば３〜１５ｎｍの厚さを有する。
【００８２】
（Ｉ）次いで、図１０に示すように、第２のトランジスタ領域２０００における酸化シリコン層２２ａＬの表面に、レジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、第２の窒化シリコン層６２Ｌをドライエッチングによって除去する。その後、レジスト層Ｒ４を除去する。
【００８３】
（Ｊ）次いで、図１１に示すように、第１のトランジスタ領域１０００に開口部を有するレジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、第１のトランジスタ領域１０００における２層の酸化シリコン層５０ｂＬおよび５０ａＬをウェットエッチングによって除去する。その後、レジスト層Ｒ５を除去する。
【００８４】
（Ｋ）次いで、図１２に示すように、熱酸化、例えば７００〜９００℃でウェット酸化することにより、ウエハの表面に４層目の酸化シリコン層２０Ｌ（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸化シリコン層２０Ｌは、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第２の絶縁層２２ｂ、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第３の絶縁層２４ｃ、およびメモリトランジスタ４００の中間絶縁層５０を構成する第３の絶縁層５０ｃとなる。酸化シリコン層２０Ｌは、例えば１〜１０ｎｍの厚さを有する。
【００８５】
以上の工程によって、メモリトランジスタ４００の中間絶縁層５０、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成するための絶縁層が形成される。
【００８６】
（Ｌ）次いで、図１３に示すように、ウエハの表面に、前記（Ｃ）の工程で述べたと同様な方法によりポリシリコン層を形成する。あるいは公知の方法でポリシリコン層の代わりに、ポリサイド層を形成する。このポリシリコン層上に所定のパターンを有するレジスト層を形成した後、エッチングによってパターニングを行って、メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００のそれぞれのゲート絶縁層とゲート電極を形成する。このとき、シリコン基板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚で残る状態でエッチングが行われる。
【００８７】
（Ｍ）次いで、図１に示すように、公知の方法により、Ｎチャネル型トランジスタにはＮ型不純物を、Ｐチャネル型トランジスタにはＰ型不純物を、所定のウエル１２にドープすることにより、ソース１６およびドレイン１４を構成する不純物拡散層を形成する。
【００８８】
次いで、トランジスタ１００，２００，３００およびメモリトランジスタ４００が形成されたウエハの表面に、例えばＣＶＤ法を用いて酸化シリコン層からなる層間絶縁層６０を形成する。そして、層間絶縁層６０の所定領域を選択的にエッチング除去し、ソース１６およびドレイン１４に到達するコンタクトホールを形成する。次いで、層間絶縁層６０の上面およびコンタクトホール内に例えばスパッタリングを用いてアルミニウムなどからなる導電層を堆積する。この、導電層をパターニングすることにより、不純物拡散層と電気的に接続された金属配線層（例えばビット線、ソース線）８０を形成する。
【００８９】
以上述べた製造方法においては、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００で、それぞれメモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００を一連の工程で形成することができる。この製造方法によれば、スプリットゲート構造を有するメモリトランジスタと少なくとも異なる３つの電圧レベルで動作するトランジスタを混載した半導体装置を少ない工程で製造することができる。
【００９０】
この製造方法においては、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する第２の絶縁層２２ｂは、第１の電圧型トランジスタ１００のゲート絶縁層２０と同一の工程で形成される。同様に、第３の電圧型トランジスタ３００のゲート電極層２４を構成する第３の絶縁層２４ｃ、およびメモリトランジスタ４００の中間絶縁層５０を構成する第３の絶縁層５０ｃは、第１の電圧型トランジスタ１００のゲート電極層２０と同一の工程で形成される。また、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する第１〜第３の絶縁層２４ａ，２４ｂ，２４ｃは、メモリトランジスタ４００の中間絶縁層５０を構成する第１〜第３の絶縁層５０ａ、５０ｂ、５０ｃと、それぞれ同一の工程で形成される。このようにゲート絶縁層および中間絶縁層の形成工程を共通化することにより、耐圧の異なる、すなわち膜厚の異なるゲート絶縁層を少ない工程で形成することができる。
【００９１】
この製造方法においては、前記工程（Ｅ）および（Ｆ）で、中間絶縁層（トンネル絶縁層）５０の第１および第２の絶縁層５０ａおよび５０ｂを構成するための酸化シリコン層５０ａＬおよび５０ｂＬを形成した後、第２の窒化シリコン層６２Ｌを形成する。このことにより、後工程での熱酸化もしくはその前後での洗浄工程において、酸化シリコン層５０ａＬおよび５０ｂＬは窒化シリコン層６２Ｌで覆われて保護されているので、熱酸化工程および洗浄工程の酸化シリコン層への影響を抑制できる。その結果、膜特性に優れたトンネル絶縁層を得ることができ、信頼性の高いメモリ特性を実現できる。
【００９２】
さらに、酸化シリコン層５０ａＬおよび５０ｂＬの上に第２の窒化シリコン層６２Ｌを形成した状態で、熱処理（酸化処理での熱処理も含む）を行うことにより、酸化シリコン層の緻密化ならびに酸化シリコン層の膜質の向上がなされる。その結果、メモリ特性、特にデータの書き込み，消去の回数（サイクル寿命）を増すことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図３】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図４】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図５】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図６】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図７】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図８】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図９】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１０】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１１】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１２】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１３】図１に示す半導体装置の製造工程を示すウエハの断面図である。
【図１４】本発明の半導体装置を適用したエンベデット半導体装置の一例を模式的に示す平面図である。
【図１５】図１４に示すエンベデット半導体装置のフラッシュメモリのブロック図である。
【符号の説明】
１０ シリコン基板
１２ ウェル
１４ ドレイン
１６ ソース
１８ フィールド絶縁層
２０，２２，２４，２６ ゲート絶縁層
２２ａ，２２ｂ 絶縁層
２４ａ，２４ｂ，２４ｃ 絶縁層
３０，３２，３４ ゲート電極
３６ コントロールゲート
４０ フローティングゲート
４２ 選択酸化絶縁層
５０ 中間絶縁層
５０ａ，５０ｂ，５０ｃ 絶縁層
６０Ｌ，６２Ｌ 窒化シリコン層
９０ フラッシュメモリ
１００ 第１の電圧型トランジスタ
２００ 第２の電圧型トランジスタ
３００ 第３の電圧型トランジスタ
４００ スプリットゲート構造のメモリトランジスタ
１０００ 第１のトランジスタ領域
２０００ 第２のトランジスタ領域
３０００ 第３のトランジスタ領域
４０００ メモリ領域
５０００ エンベデット半導体装置
Claims (3)
- メモリ領域と、異なる電圧レベルで動作される電界効果型トランジスタを含む第１、第２および第３のトランジスタ領域と、を含み、
前記メモリ領域には、ソース、ドレイン、ゲート絶縁層、フローティングゲート、トンネル絶縁層として機能する中間絶縁層およびコントロールゲートを有するスプリットゲート構造の不揮発性メモリトランジスタを含み、
前記第１のトランジスタ領域は、第１の電圧レベルで動作される第１の電圧型トランジスタを含み、
前記第２のトランジスタ領域は、第２の電圧レベルで動作される第２の電圧型トランジスタを含み、
前記第３のトランジスタ領域は、第３の電圧レベルで動作される第３の電圧型トランジスタを含む、半導体装置の製造方法であって、
半導体層に、素子分離領域を形成し、前記メモリ領域、前記第１のトランジスタ領域、前記第２のトランジスタ領域および前記第３のトランジスタ領域を画定する工程と、
前記メモリ領域の前記半導体層の上にゲート絶縁層および前記フローティングゲート電極を形成する工程と、
前記半導体層の上方であって、前記メモリ領域、前記第１のトランジスタ領域、前記第２のトランジスタ領域および前記第３のトランジスタ領域に連続する第１酸化膜、第２酸化膜および窒化膜を順次形成する工程と、
前記窒化膜の上方であって、前記第２のトランジスタ領域に開口を有するマスク層を形成する工程と、
前記第２のトランジスタ領域の前記窒化膜、前記第１絶縁膜および前記第２絶縁膜を除去する工程と、
前記第２のトランジスタ領域に、前記第２の電圧型トランジスタのゲート絶縁層の一部である第３酸化膜を熱酸化法により形成する工程と、
前記第２のトランジスタ領域を覆った状態で、前記メモリ領域、前記第１のトランジスタ領域および前記第３のトランジスタ領域の窒化膜を除去する工程と、
前記メモリ領域、前記第２のトランジスタ領域および前記第３のトランジスタ領域を覆うマスク層を形成した後、前記第１のトランジスタ領域の前記第１酸化膜および前記第２酸化膜を除去する工程と、
前記メモリ領域、前記第１のトランジスタ領域、前記第２のトランジスタ領域および前記第３のトランジスタ領域に連続する第４酸化膜を形成する工程であって、
前記メモリ領域には、前記第１酸化膜、前記第２酸化膜および第４酸化膜が積層された中間絶縁層を形成し、
前記第１のトランジスタ領域には、前記第４酸化膜からなるゲート絶縁層を形成し、
前記第２のトランジスタ領域には、前記第３酸化膜および前記第４酸化膜が積層されたゲート絶縁層を形成し、
前記第３のトランジスタ領域には、前記第１酸化膜、前記第２酸化膜および前記第４酸化膜が積層されたゲート絶縁層を形成する工程と、
前記中間絶縁層および前記ゲート絶縁層の上方に、ゲート電極を形成する工程と、
前記半導体層に不純物領域を形成する工程と、を含む、半導体装置の製造方法。 - 請求項１において、
前記第１酸化膜は、熱酸化法により形成される、半導体装置の製造方法。 - 請求項１または２において、
前記第２酸化膜は、ＣＶＤ法により形成される、半導体装置の製造方法。
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