KR100437453B1 - 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 - Google Patents

소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 Download PDF

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Abstract

소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자 및 그 제조방법을 제공한다. 상기 비휘발성 메모리 소자는 반도체기판 상에 서로 평행하게 배치된 스트링 선택라인, 복수개의 워드라인들 및 접지 선택라인을 구비한다. 상기 각 워드라인들 및 상기 반도체기판 사이에 셀 게이트 절연막이 개재되고, 상기 선택라인들 및 상기 반도체기판 사이에는 선택 게이트 절연막이 개재된다. 상기 셀 게이트 절연막은 차례로 적층된 터널절연막, 전하저장막 및 블로킹 절연막으로 구성되는 반면에, 상기 선택 게이트 절연막은 상기 블로킹 절연막만의 단일막 또는 터널절연막과 블로킹 절연막의 2중막으로 구성된다. 상기 셀 게이트 절연막 및 선택 게이트 절연막을 형성하는 방법은 반도체 기판의 전면 상에 터널절연막 및 전하저장막을 차례로 형성하는 것을 구비한다. 상기 전하저장막을 패터닝하여 상기 반도체 기판의 소정영역 상에 전하저장막 패턴을 형성한다. 이와는 달리, 상기 전하저장막 및 상기 터널절연막을 연속적으로 패터닝할 수도 있다. 상기 전하저장막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성한다. 이어서, 상기 게이트 도전막, 블로킹 절연막, 전하저장막 패턴 및 터널절연막을 연속적으로 패터닝한다.

Description

소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자 및 그 제조 방법{NAND-type non-volatile memory device having SONOS gate structure and method of forming the same}
본 발명은 낸드형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 구체적으로, 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
소노스 게이트 구조를 갖는 비휘발성 메모리 소자는 전하저장막(charge trapping layer)을 구비하며, 전하저장막 내에서 공간적으로 격리된 트랩에 전하를 저장한다. 소노스 게이트 구조를 갖는 비휘발성 메모리 소자는 5 내지 10V의 낮은 동작 전압에서 운용될 수 있으며 간단한 소자 구조이므로 공정이 단순하여 높은 집적도의 실현이 용이하다.
도 1은 종래의 낸드형 비휘발성 메모리 소자의 셀 어레이 영역의 일 부분을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 서로 평행한 접지 선택 라인(11g) 및 스트링 선택 라인(11s)이 배치된다. 상기 접지 선택 라인(11g) 및 스트링 선택 라인(11s) 사이에 복수개의 평행한 워드라인들(11w)이 배치된다. 상기 접지 선택 라인(11g) 및 상기 반도체 기판(1) 사이에 접지 선택 게이트 절연막(8g)이 개재되고, 상기 스트링 선택 라인(11s) 및 상기 반도체 기판(1) 사이에 스트링 선택 게이트 절연막(8s)이 개재된다. 이와 마찬가지로, 상기 각 워드라인들(11w) 및 상기 반도체 기판(1) 사이에 셀 게이트 절연막(8c)이 개재된다. 상기 셀 게이트 절연막(8c)은 차례로 적층된 터널절연막(3), 전하저장막(5) 및 블로킹 절연막(7)으로 구성된다. 또한, 상기 스트링 선택 게이트 절연막(8s) 및 상기 접지 선택 게이트절연막(8g)은 상기 셀 게이트 절연막(8c)과 동일한 구조를 갖는다.
상술한 바와 같이, 종래의 낸드형 비휘발성 메모리 소자의 스트링 선택 게이트 절연막 및 접지 선택 게이트 절연막은 셀 게이트 절연막과 동일한 구조를 갖는다. 따라서, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 문턱 전압들은 셀 트랜지스터들의 초기 문턱 전압과 동일한 문턱 전압을 갖는다. 결과적으로, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터들을 턴온시키기 위해서는 주변회로에 사용되는 모스 트랜지스터의 문턱 전압보다 높은 전압이 스트링 선택 라인 및 접지 선택 라인에 인가되어야 한다. 이에 더하여, 상기 스트링 선택 라인 및 접지 선택 라인에 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 문턱 전압보다 높은 전압이 인가되면, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 약하게(weakly) 프로그램되는 현상이 발생할 수 있다. 이 경우에, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 문턱 전압은 더욱 증가된다. 따라서, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 구동시키는데 요구되는 소모전력의 증가를 초래한다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자에 있어서, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압을 낮출 수 있는 낸드형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 있다.
도 1은 종래의 낸드형 비휘발성 메모리 소자의 셀 어레이 영역의 일 부분을 보여주는 단면도이다.
도 2는 일반적인 낸드형 비휘발성 메모리 소자를 위에서 본 평면도(layout)를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 도 2의 I-I' 선을 따라 자른 낸드형 비휘발성 메모리 소자의 단면도를 나타낸다.
도 4a 내지 도 4e는 도 3의 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5는 본 발명의 이 실시예에 따른, 도 2의 I-I' 선을 따라 자른 낸드형 비휘발성 메모리 소자의 단면도를 나타낸다.
도 6a 내지 도 6e는 도 5의 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 낸드형 비휘발성 메모리 소자는 스트링 선택 게이트 절연막과 접지 선택 게이트 절연막이 블로킹 절연막의 단일막 또는 블로킹 절연막과 터널절연막의 이중막으로 이루어지는 것을 특징으로 한다.
더욱 상세하게, 본 발명에 따른 낸드형 비휘발성 메모리 소자에서는 필드 산화막에 의해 한정된 활성영역을 갖는 반도체 기판 상에 상기 활성영역의 상부를 가로지르는 평행한 스트링 선택 라인과 접지 선택 라인을 포함한다. 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 복수개의 평행한 워드라인들이 배치된다. 상기 각 워드 라인들 및 상기 활성 영역 사이에 셀 게이트 절연막이 개재되며, 상기 셀 게이트 절연막은 차례로 적층된 터널절연막, 전하저장막 및 블로킹 절연막으로 구성된다. 상기 스트링 선택 라인과 상기 활성 영역 사이에 스트링 선택 게이트 절연막이 개재되며, 상기 접지 선택 라인과 상기 활성 영역 사이에 접지 선택 게이트 절연막이 개재된다. 상기 스트링 선택 게이트 절연막과 상기 접지 선택 게이트 절연막은 블로킹 절연막의 단일막 구조(single layered structure) 또는 상기 터널절연막 및 상기 블로킹 절연막으로 구성된 2중막 구조(double layered structure)를 갖는다. 상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어지며 바람직하게는 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 물질로 이루어지는 것을 특징으로 한다.
상기 구조에 따르면, 상기 스트링 선택 게이트 절연막과 상기 접지 선택 게이트 절연막은 전하저장막을 포함하지 않기에 스트링 선택 트랜지스터와 접지 선택 트랜지스터는 종래보다 낮은 문턱전압을 갖는다. 따라서, 낮은 전압에서 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터가 턴온될 수 있다.
게다가, 상기 블로킹 절연막을 고유전 물질로 형성하여, 종래의 셀 동작에 요구되는 전압을 증가시키지 않고도 종래에 사용되던 블로킹 절연막보다 두께를 두텁게 형성할 수 있으며, 누설전류를 방지할 수 있다.
본 발명에 따른 상기 구조의 낸드형 비휘발성 메모리 소자는 주변회로 영역에 위치하는 저전압 트랜지스터를 더 구비하며, 상기 저전압 트랜지스터의 게이트 절연막은 상기 스트링 선택 게이트 절연막과 그리고 상기 접지 선택 게이트 절연막과 동일한 구조로 형성될 수 있다.
본 발명에 따른 낸드형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 반도체기판 상에 터널 절연막 및 전하 저장막을 차례로 형성한다. 상기 전하 저장막 및 상기 터널 절연막 중 적어도 상기 전하 저장막을 패터닝하여 상기 반도체 기판의 소정영역 상에 전하 저장막 패턴을 형성한다. 상기 전하 저장막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기 터널 절연막을 연속적으로 패터닝하여 상기 반도체 기판의 상부에 서로 평행한 스트링 선택라인, 복수개의 워드라인들 및 접지 선택 라인을 형성한다. 그리고, 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막,및 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막을 형성한다. 이때, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는데 반하여, 상기 스트링 선택 게이트 절연막 및 상기 접지 선택 게이트 절연막은 상기 터널 절연막 및 상기 블로킹 절연막으로 구성되거나 상기 블로킹 절연막만으로 구성된다.
본 발명의 일 예에 따른 낸드형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판을 준비한다. 그 다음, 상기 반도체 기판 상에 터널 절연막 및 전하 저장막을 차례로 형성한다. 상기 전하 저장막 및 상기 터널 절연막을 연속적으로 패터닝하여 상기 셀 어레이 영역 내의 상기 반도체 기판의 소정영역 상에 차례로 적층된 터널 절연막 패턴 및 전하 저장막 패턴을 형성하고 상기 주변회로 영역 내의 상기 반도체 기판을 노출시킨다. 상기 전하저장막 패턴 및 상기 터널 절연막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기 터널 절연막 패턴을 연속적으로 패터닝하여 상기 셀 어레이 영역 상부에 서로 평행한 스트링 선택라인, 복수개의 워드라인들 및 접지 선택 라인과 아울러서 상기 주변 회로 영역 상부에 저전압 게이트 전극을 형성한다. 그리고, 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택 라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막, 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막, 및 상기 저전압 게이트 전극 및상기 반도체 기판 사이에 개재된 저전압 게이트 절연막을 형성한다. 이때, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는 데 반하여, 상기 스트링 선택 게이트 절연막, 상기 접지 선택 게이트 절연막 및 상기 저전압 게이트 절연막은 상기 블로킹 절연막만으로 구성된다.
본 발명의 다른 예에 따른 낸드형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 상기 예와 마찬가지로, 먼저, 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판을 준비한다. 그 다음, 상기 반도체 기판 상에 터널 절연막 및 전하 저장막을 차례로 형성한다. 상기 전하 저장막을 패터닝하여 상기 셀 어레이 영역 내의 상기 반도체 기판의 소정 영역 상에 전하 저장막 패턴을 형성한다. 상기 전하 저장막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기 터널 절연막을 연속적으로 패터닝하여 상기 셀 어레이 영역 상부에 서로 평행한 스트링 선택 라인, 복수개의 워드라인들 및 접지 선택라인과 아울러서 상기 주변회로 영역 상부에 저전압 게이트 전극을 형성한다. 그리고, 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택 라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막, 및 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막, 및 상기 저전압 게이트 전극 및 상기 반도체 기판 사이에 개재된 저전압 게이트 절연막을 형성한다. 이때, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는데 반하여, 상기 스트링 선택 게이트 절연막, 상기 접지 선택 게이트 절연막 및 상기 저전압 게이트 절연막은 상기 터널 절연막 및 상기 블로킹 절연막으로 구성된다.
상기 다른 예에 있어서, 블로킹 절연막을 형성하기 전에, 상기 전하 저장막 패턴에 의해 노출된 상기 터널 절연막을 식각하여 상기 전하 저장막 패턴 하부에 터널 절연막 패턴을 형성함과 동시에 상기 셀 어레이 영역내의 반도체 기판의 일부분 및 상기 주변회로 영역 내의 반도체 기판의 전체를 노출시킨다. 그리고 상기 터널 절연막 패턴을 갖는 반도체 기판을 열산화시키어 상기 노출된 반도체 기판 상에 상기 터널 절연막에 대응하는 열산화막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타내며, a는 셀 어레이 영역을, b는 주변회로 영역을 나타낸다.
도 2는 일반적인 낸드형 비휘발성 메모리 소자를 위에서 본 평면도(layout)를 나타낸다. 도 2에 있어서, 괄호안의 참조번호들은 각각 도 3과 도 5에 있어서 해당 구성 요소를 나타낸다.
도 2를 참고하여, 셀 어레이 영역(a)에는 필드 산화막(Field oxide, Fox)에의해 한정된 활성영역(Active region, AR)을 가로지르며, 서로 평행한 스트링 선택 라인(String selection line; SSL, 41s, 71s)과 접지 선택 라인(Ground selection line; GSL, 41g, 71g), 및 그 사이에 복수개의 워드라인(Word line; WL, 41w, 71w)들이 있다. 상기 스트링 선택 라인(SSL)의 옆에는 상기 라인들(SSL, GSL, WL)을 가로지르는 비트라인(Bit line; BL, 51, 81)을 통해 전압을 인가하기 위한 비트라인 콘택(Bit line contact; BLC, 48, 78)이 위치하며, 상기 접지 선택 라인(GSL)의 옆에는 접지시키기 위한 공통 소스라인(Common source line; CSL, 45, 75)이 위치한다. 한편, 주변회로 영역(b)에는 필드 산화막(Fox, 32, 62)에 의해 한정된 활성영역(AR)에 게이트 전극(G, 41ℓ, 71ℓ)이 위치한다. 상기 게이트 전극(G)의 양측에 소스 콘택(SC, 49, 79) 및 드레인 콘택(DC, 50, 80)이 존재한다. 상기 게이트 전극(G)에는 게이트 콘택(GC)이 연결된다.
<실시예1>
도 3은 본 발명의 바람직한 일 실시예에 따른, 도 2의 I-I' 선을 따라 자른 낸드형 비휘발성 메모리 소자의 단면도를 나타낸다.
도 3에 도시된 바와 같이, 필드 산화막(32)에 의해 활성영역(AR)이 한정된 반도체 기판(31)의 셀 어레이 영역(a)에서 워드라인(41w)과 상기 활성영역 사이에 차례로 적층된 터널 산화막(33), 전하저장막(35), 블로킹 절연막(37)이 개재되어 있다. 이때, 상기 터널 산화막(33), 전하저장막(35), 블로킹 절연막(37)은 셀 게이트 절연막(38w)을 구성한다. 셀 어레이 영역(a)에서, 상기 활성영역과 스트링 선택 라인(41s) 사이 및 상기 활성영역과 접지 선택 라인(41g)사이에 블로킹 절연막(37)이 개재되고, 주변회로 영역(b)에서 저전압 트랜지스터의 게이트 전극(41ℓ)과 상기 활성영역 사이에도 상기 블로킹 절연막(37)이 개재된다. 이때, 상기 블로킹 절연막(37)은 단일막으로서, 스트링 선택 게이트 절연막(38s), 접지 선택 게이트 절연막(38g), 그리고 저전압 트랜지스터의 게이트 절연막(38ℓ)을 구성한다. 각각의 라인들(41s, 41w, 41g)과 상기 저전압 트랜지스터의 게이트 전극(41ℓ)의 양측의 반도체 기판(31)에는 불순물 도핑층(43)이 배치된다. 상기 반도체 기판의 전면을 층간 절연막(47)이 덮는다. 상기 스트링 선택라인(41s)에 인접하고 상기 워드라인들(41w)의 반대편에 위치하는 불순물 도핑층(43)은 상기 층간절연막(47)을 관통하는 비트라인 콘택(48)과 접촉한다. 또한, 상기 접지 선택라인(41g)에 인접하고 상기 워드라인들(41w)의 반대편에 위치하는 불순물 도핑층(43)은 상기 층간절연막(47)내에 매립된 공통 소스 라인(45)과 접촉한다. 이에 더하여, 상기 주변회로 영역(b) 배의 불순물 도핑층들(43)은 각각 상기 층간 절연막(47)을 관통하는 소스 콘택(49) 및 드레인 콘택(50)과 접촉한다. 상기 층간절연막(47) 상에 상기 비트라인 콘택(48)과 접촉하는 비트라인(51)이 배치된다. 상기 비트라인(5)은 상기 워드라인들(41w)의 상부를 가로지르도록 배치된다. 상기 소스 콘택(49) 및 드레인 콘택(50)은 각각 상기 층간절연막(47) 상에 배치된 메탈 패드(52) 및 메탈 패드(53)와 접촉한다.
도 4a 내지 도 4e는 도 3의 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4a 와 도 4b를 참조하여, 반도체 기판(31) 상에 필드 산화막(32)을 형성하여 활성영역을 한정한다. 상기 필드 산화막(32)이 형성된 상기 반도체 기판(31)을 약 900℃이하의 온도에서 열산화하여, 상기 활성 영역 상에 터널절연막(33)으로 열산화막(SiO2)을 형성한다. 이때, 상기 터널절연막은 20Å~40Å의 두께로 형성될 수 있다. 상기 반도체 기판(31)의 전면에 전하저장막(35)으로 실리콘 질화막(Si3N4)을 형성한다. 이때, 상기 전하저장막(35)은 LPCVD 방법을 이용하여 형성할 수 있다. 상기 전하저장막(35)은 50Å~200Å의 두께로 형성될 수 있다. 상기 전하저장막(35) 및 터널절연막(33)을 연속적으로 패터닝하여, 셀 어레이 영역(a) 내의 활성 영역의 소정영역 및 주변회로 영역(b)의 활성 영역을 노출시킨다. 상기 패터닝 공정은 포토레지스트 패턴(도시하지 않음)을 식각 마스크로 사용하여 실시한다. 다른 방법으로 상기 패터닝 공정은 마스크 산화막을 사용하여 실시할 수 있다. 이때, 상기 마스크 산화막은 포토레지스트 패턴을 이용하여 형성한다.
도4c 내지 도 4d를 참조하여, 상기 전하저장막(35) 및 터널절연막(33)을 패터닝한 후에, 반도체 기판의 전면에 블로킹 절연막(37)을 형성한다. 상기 블로킹 절연막(37)은 ALD(Atomic Layer Deposition) 방법으로 형성할 수 있다. 이때, 상기 블로킹 절연막(37)은 실리콘 산화막(SiO2) 보다 높은 유전 상수를 갖으며 에너지 밴드 갭이 큰 물질로 형성한다. 상기 블로킹 절연막(37)은 바람직하게는 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 물질로 형성할 수 있다. 상기 블로킹 절연막(37)이 알루미늄 산화막(Al2O3)일 경우, 약 100~300Å의 두께로 형성될 수 있다. 상기 반도체기판의 전면에 도전막(41)을 적층한다. 상기 도전막(41)은 폴리실리콘과 메탈 실리사이드로 구성될 수 있다.
도 4e를 참조하면, 상기 도전막(41), 블로킹 절연막(37), 전하 저장막(35) 및 터널 절연막(33)을 연속적으로 패터닝하여 상기 셀 어레이 영역(a)내에 스트링 선택라인(41s), 접지 선택라인(41g) 및 복수개의 워드라인들(41w)을 형성함과 동시에 주변회로 영역(b) 내에 저전압 게이트 전극(41ℓ)을 형성한다. 그 결과, 상기 워드라인들(41w) 및 상기 반도체 기판(31) 사이에 셀 게이트 절연막(38w)이 형성되고, 상기 선택라인들(41s, 41g) 및 상기 반도체 기판(31) 사이에는 선택 게이트 절연막(38s, 38g)이 형성된다. 또한, 상기 저전압 게이트 전극(41ℓ) 및 상기 반도체 기판(31) 사이에는 저전압 게이트 절연막(38ℓ)이 형성된다. 상기 셀 게이트 절연막(38w)은 차례로 적층된 상기 터널 절연막(33), 상기 전하 저장막(35) 및 상기 블로킹 절연막(37)으로 구성되고, 상기 선택 게이트 절연막(38s, 38g)은 상기 블로킹 절연막(37)만으로 구성된다. 또한, 상기 저전압 게이트 절연막(38ℓ)은 상기 블로킹 절연막(37)만으로 구성된다.
도시하지는 않았지만, 후속 공정으로 상기 워드라인들(41w), 스트링 선택라인(41s), 접지 선택라인(41g), 저전압 게이트 전극(41ℓ) 및 필드 산화막(32)을 이온주입 마스크로 사용하여 상기 반도체 기판(31)에 불순물 이온들을 주입하여 불순물 도핑층(도3의 43)을 형성한다. 그 결과, 상기 셀 어레이 영역(a)내에 스트링 선택 트랜지스터, 셀 트랜지스터들 및 접지 선택 트랜지스터가 완성되고, 상기 주변회로 영역(b)내에 저전압 트랜지스터가 완성된다.
계속해서, 상기 트랜지스터들이 형성된 반도체기판의 전면 상에 하부 층간절연막(도시하지 않음)을 형성한다. 상기 하부 층간 절연막 내에 통상의 방법을 사용하여 상기 접지 선택 트랜지스터의 소오스 영역에 해당하는 불순물 도핑층과 전기적으로 접속된 공통 소스라인(도3의 45)을 형성한다. 상기 공통 소스 라인(45)을 갖는 반도체 기판의 전면 상에 상부 층간 절연막(도시하지 않음)을 형성한다. 상기 상부 층간 절연막 및 하부 층간 절연막 내에 통상의 방법을 사용하여 상기 스트링 선택 트랜지스터의 드레인 영역에 해당하는 불순물 도핑층과 전기적으로 접속된 비트라인 콘택(도3의 48)을 형성함과 동시에 상기 저전압 트랜지스터의 소스 영역 및 드레인 영역에 해당하는 불순물 도핑층들(도3의 43)과 접속된 소스 콘택(도3의 49) 및 드레인 콘택(도3의 50)을 형성한다. 상기 상부 층간 절연막 상에 상기 비트라인콘택(48)과 전기적으로 접속된 비트라인(도 3의 51)을 형성함과 동시에 상기 소스 콘택(49) 및 상기 드레인 콘택(50)과 접속된 메탈 패드들(52, 63)을 형성한다.
<실시예 2>
도 5는 본 발명의 바람직한 이 실시예에 따른, 도 2의 I-I' 선을 따라 자른 낸드형 비휘발성 메모리 소자의 단면도를 나타낸다.
본 발명의 이 실시예에 따른 낸드형 비휘발성 메모리 소자는 일 실시예에서와는 달리, 스트링 선택 게이트 절연막, 접지 선택 게이트 절연막 그리고 저전압 트랜지스터의 게이트 절연막이 터널절연막과 블로킹 절연막의 이중막으로 구성되는 것을 특징으로 한다.
도 5에 도시된 바와 같이, 필드 산화막(62)에 의해 활성영역이 한정된 반도체 기판(61)의 셀 어레이 영역(a)에서 워드라인(71w)과 상기 활성영역 사이에 차례로 적층된 터널 산화막(63), 전하저장막(65), 블로킹 절연막(67)이 개재되어 셀 게이트 절연막(68w)을 구성한다. 셀 어레이 영역(a)에서, 상기 활성영역과 스트링 선택 라인(71s) 사이 및 상기 활성영역과 접지 선택 라인(71g)사이에 차례로 적층된 터널절연막(63 또는 63')과 블로킹 절연막(67)이 개재되어 이중막으로써 스트링 선택 게이트 절연막(68s)과 접지 선택 게이트 절연막(68g)을 구성한다. 주변회로 영역(b)에서 저전압 트랜지스터의 게이트 전극(71ℓ)과 상기 활성영역 사이에도 차례로 적층된 터널절연막(63 또는 63')과 블로킹 절연막(67)이 개재되어 이중막으로써 저전압 트랜지스터의 게이트 절연막(68ℓ)을 구성한다. 그 외에 실시예 1처럼, 불순물 도핑층(73)과 층간 절연막(77)이 배치되며, 셀 어레이 영역(a)에 비트라인 콘택(78), 공통 소스라인(75), 비트라인(81)이 위치하며, 주변회로 영역(b)에 소스 콘택(79), 드레인 콘택(80), 그리고 메탈 패드들(82, 83)이 위치한다.
도 6a 내지 도 6e는 도 5의 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 6a를 참고하여, 반도체 기판(61) 상에 필드 산화막(62)을 형성하여 활성영역을 한정한다. 상기 필드 산화막(62)이 형성된 상기 반도체 기판(61)을 약 900℃이하의 온도에서 열산화하여, 상기 활성 영역 상에 터널절연막(63)으로 열산화막(SiO2)을 형성한다. 상기 반도체 기판(61)의 전면에 전하저장막(65)으로 실리콘 질화막(Si3N4)을 형성한다. 이때, 상기 전하저장막(35)은 LPCVD 방법을 이용하여 형성한다.
도 6b를 참조하여, 상기 전하저장막(65)을 패터닝하여 셀 어레이 영역(a)내에 터널 절연막(63)과 주변회로 영역(b)의 터널 절연막(63)을 일부 노출시킨다. 다른 방법으로는, 상기 전하저장막(65)과 상기 터널 절연막(63)을 연속적으로 패터닝하여 셀 어레이 영역(a)의 활성영역 및 주변회로 영역(b)의 활성영역을 노출시킨다. 그리고, 노출된 활성영역을 열산화하여 활성영역 상에 새로운 터널절연막(63')을 형성한다. 이때, 상기 열산화막은 실리콘 질화막인 상기 전하저장막(65) 위에는 생성되지 않는다.
계속해서, 도 6c 내지 도 6e를 참조하여, 상기 반도체 기판의 전면에 블로킹 절연막(67)을 ALD(Atomic Layer Deposition) 방법으로 적층한다. 상기 반도체 기판의 전면에 도전막(71)을 적층한다. 상기 도전막(71), 상기 블로킹 절연막(67), 전하저장막(65) 및 터널 절연막(63)을 연속적으로 패터닝하여 상기 셀 어레이 영역(a) 내에 스트링 선택 라인(71s), 복수개의 워드라인들(71w), 접지 선택 라인(71g)을 형성함과 동시에 주변회로 영역(b) 내에 저전압 게이트 전극(71ℓ)을 형성한다. 그 결과, 상기 워드라인들(71w) 및 상기 반도체 기판(31) 사이에 셀 게이트 절연막(38w)이 형성되고, 상기 선택라인들(71s, 71g) 및 상기 반도체 기판(61) 사이에는 선택 게이트 절연막(68s, 68g)이 형성된다. 또한 상기 저전압 게이트 전극(71ℓ) 및 상기 반도체 기판(61) 사이에는 저전압 게이트 절연막(68ℓ)이 형성된다. 상기 셀 게이트 절연막(68w)은 차례로 적층된 상기 터널 절연막(63), 상기 전하 저장막(65) 및 상기 블로킹 절연막(67)으로 구성되고, 상기 선택 게이트절연막(68s, 68g)은 상기 블로킹 절연막(67)과 터널절연막(63 또는 63')의 이중막으로 구성된다.
도면에 도시하지는 않았지만, 후속공정은 실시예 1과 동일하다. 각 층의 구성 물질 및 두께는 실시예 1과 동일하다.
본 발명에 의한 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자는 셀 어레이 영역에서 스트링 선택 게이트 절연막과 접지 선택 게이트 절연막, 및 주변회로 영역에서 저전압 게이트 절연막이 블로킹 절연막의 단일막 또는 블로킹 절연막과 터널절연막의 이중막으로 구성되어 있어 저전압에서 동작될 수 있고, 드레인 전류를 크게 할 수 있다는 장점을 갖는다. 또한 상기 블로킹 절연막을 고유전물질로 형성함에 따라 두께를 두텁게 형성할 수 있어, 누설 전류를 방지할 수 있다.

Claims (15)

  1. 반도체 기판에 형성되어 활성 영역을 한정하는 필드 산화막;
    상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인;
    상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되되 상기 활성 영역의 상부를 가로지르는 복수개의 평행한 워드 라인들;
    상기 각 워드 라인들 및 상기 활성 영역 사이에 개재되되, 차례로 적층된 터널절연막, 전하저장막 및 블로킹 절연막으로 구성된 셀 게이트 절연막;
    상기 스트링 선택 라인 및 상기 활성 영역 사이에 개재된 스트링 선택 게이트 절연막; 및
    상기 접지 선택 라인 및 상기 활성 영역 사이에 개재된 접지 선택 게이트 절연막을 포함하되, 상기 스트링 선택 게이트 절연막과 상기 접지 선택 게이트 절연막은 상기 블로킹 절연막만으로 구성된 단일막 구조(single layered structure) 또는 상기 터널절연막 및 상기 블로킹 절연막으로 구성된 2중막 구조(double layered structure)를 갖는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어지는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 물질은 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기판에 저전압 트랜지스터를 갖는 주변회로 영역을 더 포함하는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 저전압 트랜지스터는 상기 스트링 선택 게이트 절연막 및 상기 접지 선택 게이트 절연막과 동일한 게이트 절연막을 갖는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  6. 반도체기판 상에 터널 절연막 및 전하 저장막을 차례로 형성하는 단계;
    상기 전하 저장막 및 상기 터널 절연막 중 적어도 상기 전하 저장막을 패터닝하여 상기 반도체 기판의 소정영역 상에 전하 저장막 패턴을 형성하는 단계;
    상기 전하 저장막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및
    상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기 터널 절연막을 연속적으로 패터닝하여 상기 반도체 기판의 상부에 서로 평행한 스트링 선택라인, 복수개의 워드라인들 및 접지 선택 라인을 형성함과 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막, 및 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막을 형성하는 단계를 포함하되, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는데 반하여, 상기 스트링 선택 게이트 절연막 및 상기 접지 선택 게이트 절연막은 상기 터널 절연막 및 상기 블로킹 절연막으로 구성되거나 상기 블로킹 절연막만으로 구성되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어지는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 물질은 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  9. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 터널 절연막 및 전하 저장막을 차례로 형성하는 단계;
    상기 전하 저장막 및 상기 터널 절연막을 연속적으로 패터닝하여 상기 셀 어레이 영역 내의 상기 반도체 기판의 소정영역 상에 차례로 적층된 터널 절연막 패턴 및 전하 저장막 패턴을 형성하고 상기 주변회로 영역 내의 상기 반도체 기판을 노출시키는 단계;
    상기 전하저장막 패턴 및 상기 터널 절연막 패턴을 갖는 반도체 기판의 전면상에 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및
    상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기 터널 절연막 패턴을 연속적으로 패터닝하여 상기 셀 어레이 영역 상부에 서로 평행한 스트링 선택라인, 복수개의 워드라인들 및 접지 선택 라인과 아울러서 상기 주변 회로 영역 상부에 저전압 게이트 전극을 형성함과 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택 라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막, 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막, 및 상기 저전압 게이트 전극 및 상기 반도체 기판 사이에 개재된 저전압 게이트 절연막을 형성하는 단계를 포함하되, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는 데 반하여, 상기 스트링 선택 게이트 절연막,상기 접지 선택 게이트 절연막 및 상기 저전압 게이트 절연막은 상기 블로킹 절연막만으로 구성되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어지는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 물질은 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  12. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 터널 절연막 및 전하 저장막을 차례로 형성하는 단계;
    상기 전하 저장막을 패터닝하여 상기 셀 어레이 영역 내의 상기 반도체 기판의 소정 영역 상에 전하 저장막 패턴을 형성하는 단계;
    상기 전하 저장막 패턴을 갖는 반도체 기판의 전면 상에 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및
    상기 게이트 도전막, 상기 블로킹 절연막, 상기 전하 저장막 패턴 및 상기터널 절연막을 연속적으로 패터닝하여 상기 셀 어레이 영역 상부에 서로 평행한 스트링 선택 라인, 복수개의 워드라인들 및 접지 선택라인과 아울러서 상기 주변회로 영역 상부에 저전압 게이트 전극을 형성함과 동시에 상기 각 워드라인들 및 상기 반도체 기판 사이에 개재된 셀 게이트 절연막, 상기 스트링 선택 라인 및 상기 반도체 기판 사이에 개재된 스트링 선택 게이트 절연막, 및 상기 접지 선택 라인 및 상기 반도체 기판 사이에 개재된 접지 선택 게이트 절연막, 및 상기 저전압 게이트 전극 및 상기 반도체 기판 사이에 개재된 저전압 게이트 절연막을 형성하는 단계를 포함하되, 상기 셀 게이트 절연막은 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹 절연막으로 구성되는데 반하여, 상기 스트링 선택 게이트 절연막, 상기 접지 선택 게이트 절연막 및 상기 저전압 게이트 절연막은 상기 터널 절연막 및 상기 블로킹 절연막으로 구성되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어지는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 물질은 Al2O3, HfO2, Ta2O5중에서 하나 선택되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 블로킹 절연막을 형성하기 전에,
    상기 전하 저장막 패턴에 의해 노출된 상기 터널 절연막을 식각하여 상기 전하 저장막 패턴 하부에 터널 절연막 패턴을 형성함과 동시에 상기 셀 어레이 영역 내의 반도체 기판의 일부분 및 상기 주변회로 영역 내의 반도체 기판의 전체를 노출시키는 단계; 및
    상기 터널 절연막 패턴을 갖는 반도체 기판을 열산화시키어 상기 노출된 반도체 기판 상에 상기 터널 절연막에 대응하는 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 제조 방법.
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