KR100356773B1 - 플래쉬 메모리 장치 및 그 형성 방법 - Google Patents

플래쉬 메모리 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR100356773B1
KR100356773B1 KR1020000006446A KR20000006446A KR100356773B1 KR 100356773 B1 KR100356773 B1 KR 100356773B1 KR 1020000006446 A KR1020000006446 A KR 1020000006446A KR 20000006446 A KR20000006446 A KR 20000006446A KR 100356773 B1 KR100356773 B1 KR 100356773B1
Authority
KR
South Korea
Prior art keywords
gate
pattern
film
forming
common source
Prior art date
Application number
KR1020000006446A
Other languages
English (en)
Other versions
KR20010081246A (ko
Inventor
이원홍
장성남
박규찬
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020000006446A priority Critical patent/KR100356773B1/ko
Priority to US09/724,152 priority patent/US6380032B1/en
Priority to JP2001009434A priority patent/JP2001223284A/ja
Publication of KR20010081246A publication Critical patent/KR20010081246A/ko
Priority to US10/068,483 priority patent/US6515329B2/en
Application granted granted Critical
Publication of KR100356773B1 publication Critical patent/KR100356773B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

여기에 개시되는 발명은 플래쉬 메모리 장치 및 그 형성 방법에 관한 것이다. 얕은 트렌치 격리 영역 완성 후, 스크라이브 라인 오픈을 위한 포토 에칭 공정시 동시에 공통 소스 라인 영역이 오픈된다. 적층 게이트 패턴의 부유게이트 패턴 형성을 위한 포토 에칭 공정시 동시에 상기 공통 소스 라인 영역에 전기적으로 연결되는 공통 소스 라인이 상기 부유게이트 패턴과 동일한 물질막으로 형성된다. 그 결과 형성되는 공통 소스 라인은 적층 게이트 패턴 보다 낮은 높이를 가지며, 따라서 후속 층간절연막의 높이를 줄일 수 있어, 비트 라인 콘택 형성시 높은 단차를 가지는 층간절연막 콘택 식각을 해야하는 부담과 콘택이 불완전하게 형성되는 것을 줄일 수 있다.

Description

플래쉬 메모리 장치 및 그 형성 방법{FLASH MEMORY DEVICE AND METHOD OF FORMING THEREOF}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 플래쉬 메모리소자의 셀 및 그 형성 방법에 관한 것이다.
데이타 처리 시스템에서 정보 저장 장치는 매우 중요하다. 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 대별될 수 있으며, 휘발성 메모리 장치는 전원이 끊어지면 기억 내용을 잃어버리는 메모리 장치이고 불휘발성 메모리 장치는 전원이 끊어져도 기억 내용을 간직하고 있는 메모리 장치이다. 불휘발성 메모리 중 집적도 측면에서 직렬의 메모리 셀 구조를 가지는 낸드형 플래쉬 메모리가 각광을 받고 있다.
플래쉬 메모리는 잘 알려진 바와 같이 프로그램, 지우기 및 읽기 모우드가 있으며, 특히 읽기 모우드에서 그라운드를 잡아주기 위해 공통 소스 라인을 필요로 한다.
통상적인 플래쉬 메모리 장치에서 공통 소스 라인 형성은 다음과 같다. 반도체 기판 상에 게이트 산화막, 부유(floating)게이트 폴리실리콘막, 게이트간 절연막, 제어게이트 폴리실리콘막이 차례로 적층된다. 포토 공정을 진행하여 상기 적층된 막들을 차례로 식각하여 적층 게이트 패턴을 형성한다. 이후 층간절연막을 증착하고, 포토 에칭 공정을 진행하여 소정의 적층 게이트 패턴 사이의 반도체 기판의 소정 영역을 노출시키는 개구부를 형성한다. 이후 상기 층간절연막 상에 상기 개구부를 완전히 채우도록 도전막을 증착하고, 에치백 또는 화학물리적연마 공정을 통한 평탄화 공정을 진행하여 공통 소스 라인을 형성한다. 그리고 나서 절연막이 상기 결과물 상에 형성되고, 포토 에칭 공정이 진행되어 비트 라인 콘택을 형성한 후 비트 라인용 도전막을 증착하고 패터닝하여 비트 라인을 형성한다.
상술한 통상적인 공통 소스 라인 형성 방법은 다음과 같은 문제점이 발생한다. 먼저, 공통 소스 라인 형성을 위한 층간절연막에 대한 포토 에칭 공정을 필요로 하며, 상기 포토 에칭 공정에서 오정렬이 발생할 가능성이 있다. 이 경우 인접한 적층 게이트 패턴을 식각하게 되어 전기적 브리지가 발생할 수 있다. 또한 공통 소스 라인은 적층 게이트 패턴 보다 높은 구조를 가지기 때문에, 후속 비트 라인 형성에 어려움이 발생한다. 즉, 비트 라인 형성을 위해 절연막이 형성되고 이후 절연막 및 층간절연막을 식각하여 비트 라인 콘택을 형성해야 한다. 따라서, 비트 라인 콘택 형성을 위해 식각되는 막질의 두께가 증가하게 되고, 이로 인한 콘택이 불완전하게 열리는 문제가 발생하며, 이를 방지하기 위해 절연막의 두께를 감소시키는 경우 하부의 공통 소스 라인과의 쇼트 발생의 문제가 야기된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 단순화된 플래쉬 메모리소자의 셀 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 비트 라인과 공통 소스 라인 사이의 쇼트 발생 가능성을 배제시킬 수 있는 플래쉬 메모리소자의 셀 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 적층 게이트 패턴 보다 높이가 낮은 공통 소스 라인을 가지는 플래쉬 메모리소자의 셀을 제공함에 그 목적이 있다.
도 1a는 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리소자를 개략적으로 나타내는 도면;
도 1b는 도 1a의 낸드형 플래쉬 메모리소자의 낸드셀 유닛(스트링)을 개략적으로 나타내는 평면도;
도 1c는 도 1b의 Ⅴ-Ⅴ라인을 따라 절취한 단면도;
도 2a 내지 도 10a는 도 1의 Ⅰ-Ⅰ라인을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 플래쉬 메모리소자의 셀 형성 방법을 개략적으로 설명하기 위한 도면;
도 2b 내지 도 10b는 도 1의 Ⅱ-Ⅱ 라인을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 셀 형성 방법을 개략적으로 설명하기 위한 도면;
도 2c 내지 도 10c는 도 1의 Ⅲ-Ⅲ 라인을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 플래쉬 메모리소자의 셀 형성 방법을 개략적으로 설명하기 위한 도면;
도 11은 공통 소스 라인을 따라 즉, 도 1a의 Ⅳ-Ⅳ 라인을 따라 절취한 단면도; 그리고
도 12는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리소자의 셀을 개략적으로 나타내는 사시도이다.
*도면의 주요 부분에 대한 보호의 설명.
SSL:스트링 선택 라인 GSL:접지 선택 라인
BL:비트 라인 CSL:공통 소스 라인
WL1, WLN:워드 라인 DC:비트 라인 콘택
BC:버팅 콘택 STI:얕은 트렌치 격리 영역
100:반도체 기판 120:산화막
140,220:부유게이트 폴리 260,280:제어게이트 폴리/실리사이드
160:마스크 질화막 180:트렌치 필링막
240:게이트간 절연막 300:마스크 산화막
320:제어게이트 패턴 340:포토레지스트 패턴
360:공통 소스 라인 380:적층 게이트 패턴
400:층간절연막 420:비트 라인
상술한 본 발명의 목적을 달성하기 위한 플래쉬 메모리소자의 셀 형성 방법은, 공통 소스 라인이 적층 게이트 패턴 형성을 위한 포토 에칭 공정에서 동시에 형성되며, 상기 적층 게이트 패턴의 부유게이트 패턴과 동일한 물질막으로 형성된다. 또한 공통 소스 라인 영역이 스크라이브 라인 오픈을 위한 포토 에칭 공정에서 동시에 오픈되는 것을 특징으로 한다.
본 발명의 바람직한 공정 구성에 따른 플래쉬 메모리소자의 셀 형성 방법은, 적층 게이트 패턴 형성 영역 및 공통 소스 라인 형성 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 패터닝하여 상기 공통 소스 라인 형성 영역의 반도체 기판을 노출시키는 개구부를 형성하는 단계와, 상기 개구부가 형성된 반도체 기판 상에 부유게이트 도전막, 게이트간 절연막 및 제어게이트 도전막을 형성하는 단계 및 상기 제어게이트 도전막, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 패터닝하여 상기 적층게이트 패턴 형성 영역에 다수의 적층게이트 패턴과 상기 개구부를 통해 공통 소스 라인 형성 영역에 공통 소스 라인에 전기적으로 연결되는 공통 소스 라인을 형성하는 단계를 포함한다.
바람직하게는, 상기 제어게이트 도전막 상에 상기 게이트간 절연막에 대해서 식각 선택비를 가지는 마스크 절연막 형성하는 단계를 더 포함한다. 또한, 상기 제어게이트 도전막, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 패터닝하여 상기 적층게이트 패턴 형성 영역에 다수의 적층게이트 패턴과 상기 개구부를 통해 공통 소스 라인 형성 영역에 공통 소스 라인에 전기적으로 연결되는 공통 소스 라인을 형성하는 단계는, 상기 게이트간 절연막이 나타날 때까지 상기 마스크 절연막 및 상기 제어게이트 도전막을 패터닝하여 상기 적층 게이트 형성 영역 상부에 다수의 제어게이트 패턴을 형성하는 단계와, 상기 제어게이트 패턴들 사이의 상기 게이트간 절연막 상에 상기 제어게이트 패턴들과 평행하고 상기 공통 소스 라인 형성 영역의 상부를 지나는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴 및 상기 제어게이트 패턴의 마스크 절연막을 식각 마스크로 하여, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 연속적으로 식각하는 단계를 포함한다.
바람직하게, 상기 부유게이트 도전막은 폴리실리콘으로 형성되고, 상기 제어게이트막은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막으로 형성되며, 상기 게이트간 절연막은 ONO막(산화막/질화막/산화막)으로 형성되고, 상기 마스크 절연막은 플라즈마 인가 산화막(plasma enhanced oxide layer)으로 형성된다. 또한, 상기 게이트 절연막 상에는 다결정 실리콘막이 더 형성될 수도 있다.
바람직하게, 상기 개구부 형성 후, 상기 반도체 기판과 반대 도전형의 불순물을 상기 개구부를 통해 상기 공통 소스 라인 형성 영역에 주입하여 도전 통로를 형성하는 단계를 더 포함한다.
바람직하게, 상기 적층 게이트 패턴 및 상기 공통 소스 라인 형성 후, 절연막을 형성하는 단계와, 상기 절연막 상에 상기 공통 소스 라인에 직교하도록 비트 라인을 형성하는 단계를 더 포함한다.
상술한 본 발명의 목적을 달성하기 위한 플래쉬 메모리소자의 셀은, 반도체 기판상에 게이트 절연막, 부유게이트, 게이트간 절연막 및 제어게이트 패턴이 차례로 적층된 구조를 갖는 다수의 적층 게이트 패턴 및 공통 소스 라인을 포함하며, 상기 공통 소스 라인은 상기 부유게이트 패턴과 동일한 물질막으로 형성된다.
바람직하게, 상기 부유게이트 패턴은 제1부유게이트 및 제2부유게이트로 이루어지며, 상기 공통 소스 라인은 상기 제2부유게이트와 동일한 물질막으로 형성된다.
바람직하게, 상기 반도체 판의 소정 영역에 형성된 다수의 트렌치 격리 영역들 및 소정의 상기 적층 게이트 패턴들 사이의 반도체 기판의 소정 영역에 형성된 다수의 공통 소스 라인 영역들을 더 포함하며,
상기 적층 게이트 패턴은 상기 트렌치 격리 영역들을 가로지르며, 상기 공통 소스 라인은 상기 공통 소스 라인 영역들 및 상기 트렌치 결리 영역들에 접하며 상기 적층 게이트 패턴과 평행하다.
바람직하게, 상기 부유게이트 패턴은 폴리실리콘이고, 상기 제어게이트 패턴은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막이며, 상기 게이트간 절연막은 ONO(산화막/질화막/산화막)막이다.
상술한 본 발명의 목적을 달성하기 위한 플래쉬 메모리소자의 셀 형성 방법은, 제1 도전형의 반도체기판의 소정영역에 활성영역을 한정하는 트렌치 격리 영역 및 상기 활성영역 상에 차례로 적층된 게이트 산화막 패턴 및 제1 부유게이트 패턴을 형성하는 단계와, 상기 제1 부유게이트 패턴 및 상기 게이트 산화막 패턴을 연속적으로 패터닝하여 상기 활성영역의 소정 영역을 노출시키는 개구부를 형성하는 단계와, 상기 개구부에 의해 노출된 활성영역상에 제2 도전형의 불순물을 주입하여 공통 소스 라인 영역을 형성하는 단계와, 상기 제1 부유게이트 패턴 및 상기 공통 소스 라인 영역을 덮되 상기 트렌치 격리 영역을 노출시키는 제2 부유게이트 패턴을 형성하는 단계와, 상기 제2 부유게이트 패턴이 형성된 결과물 전면에 게이트간 절연막을 형성하는 단계와, 상기 게이트간 절연막 상에 상기 활성영역을 가로지르는 다수의 제어게이트 패턴을 형성하는 단계와, 상기 제어게이트 패턴들 사이의 상기 게이트간 절연막 상에 상기 제어게이트 패턴들과 평행하고 상기 공통 소스 라인 영역의 상부를 지나는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴 및 상기 제어게이트 패턴들을 식각 마스크로 사용하여 상기 게이트간 절연막, 상기 제2 부유게이트 패턴 및 상기 제1 부유게이트 패턴을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 다수의 적층 게이트 패턴 및 상기 공통 소스 라인 영역과 전기적으로 연결된 공통 소스 라인을 형성하는 단계를 포함한다.
바람직하게, 상기 제어게이트 패턴은 제어게이트 도전막 패턴 및 마스크 절연막 패턴을 포함하며, 상기 마스크 절연막 패턴은 상기 게이트간 절연막에 대해서 식각선택비를 가진다.
바람직하게, 상기 부유게이트 패턴은 폴리실리콘으로 형성되고, 상기 제어게이트 도전막 패턴은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막으로 형성되며, 상기 게이트간 절연막은 ONO막(산화막/질화막/산화막)으로 형성되고, 상기 마스크 절연막은 플라즈마 인가 산화막으로 형성된다.
바람직하게, 상기 제1 부유게이트 패턴 및 상기 게이트 산화막을 연속적으로 패터닝하여 상기 활성영역의 소정 영역을 노출시키는 개구부를 형성하는 단계는, 또한 스크라이브 라인이 형성될 상기 트렌치 격리 영역의 소정 부분을 노출시킨다.
바람직하게, 상기 포토레지스트 패턴은 또한 버팅 콘택이 형성될 영역 상부의 게이트간 절연막을 덮으며, 상기 포토레지스트 패턴 및 상기 제어게이트 패턴의마스크 절연막을 식각 마스크로 하여, 게이트간 절연막, 상기 제2 및 제1 부유게이트 패턴을 연속적으로 식각하는 단계에서 버팅 콘택 영역을 동시에 형성한다.
바람직하게, 상기 제1 부유게이트 패턴 및 상기 게이트 산화막을 연속적으로 패터닝하여 상기 활성영역의 소정 영역을 노출시키는 개구부를 형성하는 단계는, 또한 스크라이브 라인이 형성될 소정의 상기 트렌치 격리 영역을 노출시킨다.
상술한 본 발명의 구성에 따르면, 공통 소스 라인 영역 오픈 공정 및 공통 소스 라인 패턴 형성 공정이 통상적인 스크라이브 라인 공정 및 버팅 콘택 형성 공정에서 동시에 형성되기 때문에 공정이 매우 단순해 진다. 또한 공통 소스 라인이 부유게이트 패턴과 동일한 물질막으로 형성되기 때문에 후속 비트 라인 공정을 위한 절연막 식각 두께를 낮출수 있어 비트 라인 콘택의 불완전 개구 등의 염려가 없다.
본 발명은 플래쉬 메모리 장치 및 그 형성 방법에 관한 것으로서 이하에서는 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리소자의 셀 및 그 형성 방법에 대해서 첨부된 도면을 참고하여 상세히 설명한다. 제시된 도면에서 도의 간략화 및 설명의 명확화를 위해 형성되는 막질의 두께 또는 형성되는 패턴의 크기 등이 다소 과장되게 도시되어 있을 수 있다. 또한 반도체 기판의 특정 일부분만을 도시하였다.
도 1a는 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리소자를 개략적으로 나타내는 도면이고, 도 1b는 도 1a의 낸드형 플래쉬 메모리소자의 낸드셀 유닛(스트링)을 개략적으로 나타내는 평면도이며, 도 1c는 도 1b를 V-V 라인으로절취한 단면도이다. 먼저 도 1a를 참조하면, 얕은 트렌치 격리 영역(STI:shallow trench isolation), 즉 소자격리영역이 일정한 모양으로 반도체 기판의 소정 영역에 형성되고, 이들 사이에 활성영역이 정의된다. 상기 얕은 트렌치 격리 영역(STI) 및 활성영역을 가로질러 다수의 스트링 선택 라인(SSL1:string select line), 다수의 접지 선택 라인(GSL2:gound select line) 및 이들 사이에 다수의 워드 라인(WL1,...WLn)이 있다. 그리고 상기 접지 선택 라인(GSL2) 일측에, 즉 인접한 접지 선택 라인 사이에 상기 얕은 트렌치 격리 영역(STI) 및 활성영역을 가로질러 상기 워드 라인 (WL1,...WLn)과 평행하게 공통 소스 라인(CSL:common source line)이 있다. 또한 상기 스트링 선택 라인(SSL)은 버팅 콘택(BC:butted contact)에 의해 노출된다. 다수의 비트 라인(BL)이 상기 얕은 트렌치 격리 영역(STI) 사이의 활성영역 상에 상기 트렌치 격리 영역(STI)과 나란하게 형성되어 있다. 각 비트 라인(BL)은 비트 라인 콘택(DC)을 통해 상기 스트링 선택 라인(SSL1) 사이의 활성영역과 전기적으로 연결된다.
상기 스트링 선택 라인(SSL1), 상기 워드 라인 1에서 n(WL1-WLn) 그리고 상기 접지 선택 라인(GSL2) 까지를 낸드셀 유닛이라고 하며 이러한 낸드셀 유닛이 반복적으로 배열되어 낸드형 플래쉬 메모리소자를 구성한다. 이러한 낸드셀 유닛이 도 1b 및 도 1c에 개략적으로 도시되어 있다. 도 1b 및 도 1c를 참조하면, 낸드셀 유닛은 스트링 선택 라인(SSL1), 접지 선택 라인(GSL2), 그리고 이들 사이에 직렬로 연결된 n개의 워드 라인(WL1 ..WLn)으로 구성된다. 상기 각 워드 라인은 상기 얕은 트렌치 격리 영역(STI) 및 활성영역에 직교하며, 두 개의 게이트 패턴, 즉 부유게이트 패턴 및 제어게이트 패턴이 적층되어 형성된 적층 게이트 패턴이다. 하나의 워드 라인에서, 다수의 부유게이트 패턴이 얕은 트렌치 격리 영역(STI)에 의해 분리된 활성영역 상에 형성되고, 제어게이트 패턴이 얕은 트렌치 격리 영역(STI)과 직교하며 상기 다수의 부유게이트 패턴 상부에 각각 형성된다. 여기서, 상기 부유게이트 패턴은 그 양측의 활성영역에 형성된 불순물 영역인 소스/드레인 영역(S/D)과 더불어 메모리 트랜지스터를 구성한다. 상기 접지 선택 라인(GSL2) 및 스트링 선택 라인(SSL1)도 두 개의 게이트 패턴이 적층되어 이루어 진다. 하부의 게이트 패턴이, 얕은 트렌치 격리 영역(STI)에 의해 서로 분리된 상기 워드 라인의 부유게이트와 달리, 연속한 라인 형태이다. 마찬가지로 상기 접지 선택 라인(GSL2) 및 스트링 선택 라인(SSL1)을 구성하는 하부 게이트 패턴은 각각 그 양측의 활성영역에 형성된 소스/드레인 영역(S/D)과 더불어 선택 트랜지스터(ST2, ST1)를 이룬다. 비트 라인(BL)은 상기 스트링 선택 라인(SSL1) 일측의 불순물 영역(공통 드레인 영역:CD)에 전기적으로 연결되도록, 그리고 얕은 트렌치 격리 영역(STI) 사이의 활성영역과 나란하게 배치된다. 공통 소스 라인(CSL)은 상기 접지 선택 라인(GSL2) 일측, 구체적으로는 접지 선택 라인 사이의 불순물 영역(공통 소스 영역:CS)에 직적 접하도록, 그리고 상기 비트 라인(BL)에 수직하게, 즉 상기 얕은 트렌치 격리 영역(STI)을 가로질러 형성된다.
이하에서는 단면도를 참고하여 낸드형 플래쉬 메모리소자의 셀 형성 방법을 상세히 설명한다.
도 2a 내지 도 10a는 도 1의 Ⅰ-Ⅰ라인(활성영역)을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 공통 소스 라인 형성 방법을 개략적으로 설명하기 위한 도면이고, 도 2b 내지 도 10b는 도 1의 Ⅱ-Ⅱ 라인(트렌치 격리 영역(STI) 및 활성영역을 가로지르는 방향)을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 공통 소스 라인 형성 방법을 개략적으로 설명하기 위한 도면이며, 도 2c 내지 도 10c는 도 1의 Ⅲ-Ⅲ 라인(버팅 콘택이 형성되는 얕은 트렌치 격리 영역(STI))을 따라 절취한 반도체 기판의 단면도로서 본 발명의 바람직한 실시예에 따른 공통 소스 라인 형성 방법을 개략적으로 설명하기 위한 도면이다.
먼저, 도 2a, 2b 및 2c를 참조하면, 반도체 기판(100) 상에 게이트 산화막, 제1 부유게이트 도전막 및 트렌치 마스크 질화막이 차례로 형성된다. 포토 에칭 공정을 진행하여 상기 적층된 막들을 식각하여 소정의 트렌치 마스크 패턴(170)을 형성한다. 상기 트렌치 마스크 패턴(170)은 게이트 산화막 패턴(120a), 제1부유게이트 패턴(140a), 트렌치 마스크 질화막 패턴(160a)이 차례로 적층된 구조를 갖는다. 이때, 상기 트렌치 마스크 패턴(170)에 의해 덮혀진 반도체 기판은 활성영역으로 한정된다. 상기 트렌치 마스크 패턴(170)을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 소정의 깊이를 가지는 다수의 트렌치를 형성하고, 트렌치 충진 절연막(180)을 형성한다.
다음 도 3a, 3b 및 3c를 참조하면, 상기 트렌치 마스크 질화막 패턴(160a)의 상부가 나타날 때까지 상기 트렌치 충진 절연막(180)을 평탄화하고, 상기 노출된 트렌치 마스크 질화막 패턴(160a)을 선택적으로 인산 스트립하여 제거하여 도 3b에 나타난 바와 같이 얕은 트렌치 격리 영역(180)를 완성한다. 이때, 상기 트렌치 격리 영역(180)이 형성되지 않는 반도체 기판은 활성영역으로 한정된다.
다음 도 4a, 4b 및 4c를 참조하면, 후속 포토 공정에서 얼라인 불량(오정렬)을 방지하기 위한 스크라이브 라인(scribe line) 오픈 포토 에칭 공정을 진행한다. 이때, 상기 활성영역의 소정 부분, 즉 도 1a의 공통 소스 라인 영역이 형성될 부분을 동시에 오픈한다. 따라서 별도의 공통 소스 라인 영역 형성을 위한 마스크 없이 통상적인 스크라이브 라인 오픈 마스크를 사용하여 공통 소스 라인이 형성될 영역을 동시에 오픈할 수 있다. 이후 상기 오픈 영역 상에 상기 반도체 기판(100)과 반대 도전형의 불순물을 주입하여 공통 소스 라인의 도전 통로(path)를 형성하여 공통 소스 라인 영역(200)을 완성한다.
다음 도 5a, 5b 및 도 5c를 참조하면, 얕은 트렌치 격리 및 상기 공통 소스 라인 영역(200)이 형성된 반도체 기판 전면에 제2 부유게이트 도전막을 형성한다. 이후 상기 제2 부유게이트 도전막을 패터닝한다. 구체적으로 식각 마스크(미도시)를 사용하여 얕은 트렌치 격리 영역(STI) 상의 소정의 제2 부유게이트 도전막을 식각하여, 상기 제1 부유게이트 패턴(140a) 및 상기 공통 소스 라인 영역(200)을 덮는 제2 부유게이트 패턴(220a)을 형성한다. 상기 제1 및 제 2 부유게이트 도전막은 실리콘으로 형성되며 바람직하게는 폴리실리콘으로 형성된다.
다음 도 6a, 6b 및 6c를 참조하면, 게이트간 절연막(240), 제어게이트 도전막(260,280) 및 마스크막(300)을 상기 제2 부유게이트패턴(220a) 및 상기 트렌치 격리 영역(180) 상에 순차적으로 형성한다. 구체적으로 살펴보면, 상기 게이트간 절연막은 ONO(산화막/질화막/산화막)막으로 형성하고, 상기 제어게이트 도전막은 폴리실리콘막(260)) 및 텅스텐 실리사이드막(280)의 이중막으로 형성한다. 상기 마스크막(300)은 상기 게이트간 절연막(240)에 대해서 식각선택비가 있는 물질로 형성된다. 바람직하게는 플라즈마 인가 산화막(plasma enhanced oxide)으로 형성된다.
다음 공정은 공통 소스 라인과 적층 게이트 패턴을 동시에 형성하는 단계로서 도 7 내지 도 9에 개략적으로 나타나 있다. 먼저 도 7a, 7b 및 7c를 참조하면, 포토 에칭 공정을 진행하여 상기 마스크막(300), 텅스텐 실리사이드막(280) 및 제어게이트 도전막(260)을 상기 게이트간 절연막(240)이 나타날 때까지 식각하여 다수의 제어게이트 패턴(320a, 320b, 320c)을 형성한다.
다음 공정은 공통 소스 라인 패턴 형성과 버팅 콘택을 동시에 형성하는 공정이다. 구체적으로 살펴보면, 도 8a,8b 및 8c에 나타난 바와 같이, 포토레지스트 패턴(340)이 상기 제어게이트 패턴이 형성된 결과물 상에 형성된다. 상기 포토레지스트 패턴(340)은 상기 공통 소스 라인 영역(200) 및 버팅 콘택 영역을 덮도록 형성된다. 즉, 공통 소스 라인을 한정하는 곳에서는 상기 소정의 제어게이트 패턴들(320a) 사이의 상기 게이트간 절연막(240) 상에 상기 제어게이트 패턴(320a, 329b)들과 나란하게 형성된다. 이후 상기 포토레지스트 패턴(340) 및 상기 제어게이트 패턴의 마스크막(300a)을 식각 마스크로 사용하여 하부의 게이트간 절연막 (240), 제2 부유게이트 패턴(220a), 제1 부유게이트 패턴(140a) 및 게이트 산화막 (120a)을 차례로 식각하여 상기 활성영역을 가로지르는 다수의 적층 게이트 패턴 (380a,380b,380c) 및 상기 공통 소스 라인 영역(200)과 전기적으로 연결된 공통 소스 라인(340)을 형성한다. 또한 버팅 콘택도 도 9c에 나타난 바와 같이 형성된다. 즉 통상적인 버팅 콘택 형성을 위한 포토 에칭 공정에 사용되는 마스크를 이용하여 공통 소스 라인을 패터닝 할 수 있어 공정의 단순화를 얻을 수 있다. 그 결과 형성되는 공통 소스 라인(360)은 상기 제2부유게이트 패턴(220a)과 동일한 물질막으로 형성되며 따라서, 적층 게이트 패턴 보다 높이가 낮다.
구체적으로 살펴보면, 상기 공통 소스 라인(360) 양측의 적층 게이트 패턴 (380a)은 접지 선택 라인(GSL2)이다. 상기 접지 선택 라인(GSL2)에 인접한 적층 게이트 패턴 380b는 워드 라인(WLn)이며, 도 9c의 적층 게이트 패턴 380c는 스트링 선택 라인(SSL1)이며, 버팅 콘택 영역(390)에 의해 제2 부유게이트 패턴이 노출된다.
다음 상기 적층 게이트 패턴 및 상기 공통 소스 라인을 이온주입 마스크로 사용하여 반도체 기판과 반대 도전형의 불순물을 주입하여 상기 활성영역에 소스/드레인 영역을 형성한다. 이에 따라, 접지 선택 라인(GSL2) 및 스트링 선택 라인(SSL1)의 제2 및 제1 부유게이트 패턴, 게이트 산화막 및 양측의 불순물 영역이 각각 선택 트랜지스터(ST2, ST1)를 구성하며, 마찬가지로 상기 워드 라인(WLn)의 제2 및 제1 부유게이트 패턴, 게이트 산화막 및 양측의 불순물 영역이 메모리 트랜지스터(MTn)를 구성한다.
다음 상기 선택트랜지스터(ST1)에 전기적으로 연결되는 비트 라인(420)이 도 10a, 10 및 10c에 나타난 바와 같이 형성된다. 구체적으로 살펴보면, 접지 선택 라인(GSL2), 스트링 선택 라인(SSL1), 공통 소스 라인(CSL)이 형성된 결과물 상에 층간절연막(400)이 형성된다. 그리고 나서 상기 층간절연막(400)을 식각하여 상기 선택트랜지스터(ST1)의 드레인 영역을 노출시키는 비트 라인 콘택(DC)을 형성하고, 도전물질을 증착하고 패터닝 하여 비트 라인(420)을 형성한다. 후속 공정으로 금속 배선 공정이 진행된다. 이는 통상적인 방법으로 당업자에 잘 알려져 있기 때문에 이에 대한 설명은 생략한다.
본 발명에 따르면, 공통 소스 라인이 적층 게이트 패턴 형성과 동일한 포토 에칭 공정에서 형성되고 또한 부유게이트 패턴과 동일한 물질막으로 형성되기 때문에, 별도의 공통 소스 라인 형성을 위한 절연막 증착 및 포토 에칭 공정을 필요로 하지 않는다. 또한 공통 소스 라인(360)이 적층 게이트 패턴 보다 높이가 낮아 비트 라인 형성을 위한 상기 층간절연막의 두께를 낮출수 있으며, 이로 인해 비트 라인 콘택 형성 공정에서 식각되는 층간절연막의 양이 줄어들고, 비트 라인 콘택의 불완전 개구 등의 문제를 방지할 수 있다.
도 11은 도 1a의 Ⅳ-Ⅳ 라인 방향으로 절취한 단면도로서, 본 발명에 따른 공통 소스 라인을 보여주는 단면도이고 도 12는 개략적인 사시도이다. 본 발명에 따른 플래쉬 메모리소자의 셀은, 반도체 기판의 소정 영역에 형성된 다수의 트렌치 격리 영역들, 상기 트렌치 격리 영역들 사이의 활성영역을 가로지르되 각각은 부유게이트, 게이트간 절연막 및 제어게이트 패턴이 차례로 적층된 구조를 갖는 다수의 적층 게이트 패턴들, 상기 소정의 적층 게이트 패턴들 사이의 활성영역의 소정 영역에 형성된 다수의 공통 소스 라인 영역들 및 상기 공통 소스 라인 영역들 및 상기 트렌치 격리 영역들 상에 상기 적층 게이트 패턴들과 평행하게 형성된 공통 소스 라인을 포함하며, 상기 공통 소스 라인은 상기 부유게이트 패턴과 동일한 물질막으로 형성되어 상기 제어게이트 패턴 보다 낮은 상부면을 갖는 것을 특징으로 한다.
구체적으로 살펴보면, 도 12에 개략적으로 도시된 바와 같이, 공통 소스 라인(CSL)은 적층 게이트 패턴과 나란하게 배치되며, 적층 게이트 패턴을 구성하는 하부 게이트 패턴(220)과 동일한 물질막으로 형성되며 또한 공통 소스 라인 영역 뿐 아니라 트렌치 격리 영역 상에도 직접 접촉한다. 즉 종래 콘택 형과 달리, 라인 형태의 공통 소스 라인이다. 상기 공통 소스 라인 및 적층 게이트 패턴 상에 층간절연막이 배치되며 상기 층간 절연막 상에 비트 라인이 상기 공통 소스 라인에 수직하게 배치된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다.
예를 들면, 도 6a,6b,6c 까지 공정을 진행 한 후, 공통 소스 라인 및 적층 게이트 패턴을 정의하는 포토레지스트 패턴을 마스크막 상에 형성한다. 이경우 마스크막은 형성하지 않을 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 하부의 적층된 막들 즉 마스크막, 텅스텐 실리사이드막, 제어게이트 폴리실리콘막, 게이트간 절연막, 제2 및 제1 부유게이트 패턴, 그리고 게이트 산화막을 차례로 식각하여 적층 게이트 패턴을 형성한다. 이후 버팅 콘택 영역 형성 공정을 진행하여 버팅 영역을 형성하면서 동시에 공통 소스 라인 영역 상에 형성된 적층 게이트 패턴의 마스크 산화막, 텅스텐 실리사이드막, 제어게이트 폴리실리콘막을제거하여 제2 부유게이트 패턴 및 제1 부유게이트 패턴을 포함하여 이루어진 공통 소스 라인을 형성할 수 도 있다.
또한 낸드형 플래쉬 메모리 뿐아니라 노아형(NOR-type) 플래쉬 메모리의 공통 소스 라인 형성에도 동일하게 적용될 수 있다.
따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
상술한 본 발명에 따르면, 공통 소스 라인 영역 오픈 공정 및 공통 소스 라인 패턴 형성 공정이 통상적인 스크라이브 라인 공정 및 버팅 콘택 형성 공정에서 동시에 형성되기 때문에 공정이 매우 단순해 진다.
또한 공통 소스 라인이 부유게이트와 동일한 물질막으로 형성되어 적층 게이트 패턴보다 낮은 상부면을 가지기 때문에, 후속 비트 라인 공정을 위한 절연막 식각 두께를 낮출 수 있어 비트 라인 콘택이 불완전하게 열릴 염려가 없다.

Claims (17)

  1. 적층 게이트 패턴 형성 영역 및 공통 소스 라인 형성 영역을 포함하는 반도체 기판 상에, 차례로 적층된 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 차례로 패터닝하여 상기 공통 소스 라인 형성 영역의 반도체 기판을 노출시키는 개구부를 형성하는 단계;
    상기 개구부가 형성된 반도체 기판 전면에 부유게이트 도전막, 게이트간 절연막 및 제어게이트 도전막을 형성하는 단계; 및
    상기 제어게이트 도전막, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 패터닝하여 상기 적층게이트 패턴 형성 영역에 적층게이트 패턴과 상기 개구부를 통해 공통 소스 라인 형성 영역에 전기적으로 연결되는 공통 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  2. 제 1 항에 있어서,
    상기 제어게이트 도전막 상에 상기 게이트간 절연막과 식각 선택비를 가지는 마스크 절연막 형성하는 단계를 더 포함하며,
    상기 제어게이트 도전막, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 패터닝하여 상기 적층게이트 패턴 형성 영역에 다수의 적층게이트 패턴과 상기 개구부를 통해 공통 소스 라인 형성 영역에 전기적으로 연결되는 공통 소스 라인을 형성하는 단계는,
    상기 게이트간 절연막이 나타날 때까지 상기 마스크 절연막 및 상기 제어게이트 도전막을 패터닝하여 상기 적층 게이트 형성 영역 상부에 제어게이트 패턴을 형성하는 단계;
    상기 제어게이트 패턴들 사이의 상기 게이트간 절연막 상에 상기 제어게이트 패턴들과 평행하고 상기 공통 소스 라인 형성 영역의 상부를 지나는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 제어게이트 패턴의 마스크 절연막을 식각 마스크로 하여, 게이트간 절연막, 부유게이트 도전막 및 게이트 절연막을 연속적으로 식각하는 단계를 포함하여 이루어 지는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  3. 제 2 항에 있어서,
    상기 부유게이트 도전막은 폴리실리콘으로 형성되고, 상기 제어게이트막은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막으로 형성되며, 상기 게이트간 절연막은 ONO막(산화막/질화막/산화막)으로 형성되고, 상기 마스크 절연막은 플라즈마 인가 산화막(plasma enhanced oxide layer)으로 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 셀 형성 방법.
  5. 제 1 항에 있어서,
    상기 개구부 형성 후, 상기 반도체 기판과 반대 도전형의 불순물을 상기 개구부를 통해 상기 공통 소스 라인 형성 영역에 주입하여 도전 통로를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  6. 제 1 항에 있어서,
    상기 적층 게이트 패턴 및 상기 공통 소스 라인 형성 후, 절연막을 형성하는 단계;
    상기 절연막 상에 상기 공통 소스 라인에 직교하도록 비트 라인을 형성하는 단계를 더 포함하여 이루어 지는 플래쉬 메모리소자의 셀 형성 방법.
  7. 반도체 기판상에 게이트 절연막 패턴, 부유게이트 패턴, 게이트간 절연막 패턴 및 제어게이트 패턴이 차례로 적층된 구조를 갖는 다수의 적층 게이트 패턴; 및
    공통 소스 라인을 포함하되, 상기 공통 소스 라인은 상기 부유게이트 패턴과 동일한 물질막으로 형성되는 플래쉬 메모리소자의 셀
  8. 제7항에 있어서,
    상기 부유게이트 패턴은 제1부유게이트 및 제2부유게이트로 이루어지며, 상기 공통 소스 라인은 상기 제2부유게이트와 동일한 물질막으로 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 셀.
  9. 제 7 항에 있어서,
    상기 반도체 판의 소정 영역에 형성된 다수의 트렌치 격리 영역들; 및
    소정의 상기 적층 게이트 패턴들 사이의 반도체 기판의 소정 영역에 형성된 다수의 공통 소스 라인 영역들을 더 포함하며,
    상기 적층 게이트 패턴은 상기 트렌치 격리 영역들을 가로지르며, 상기 공통 소스 라인은 상기 공통 소스 라인 영역들 및 상기 트렌치 격리 영역들에 접하며 상기 적층 게이트 패턴과 평행한 것을 특징으로 하는 플래쉬 메모리소자의 셀.
  10. 제 7 항에 있어서,
    상기 부유게이트 패턴은 폴리실리콘이고, 상기 제어게이트 패턴은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막이며, 상기 게이트간 절연막은 ONO(산화막/질화막/산화막)막인 것을 특징으로 하는 플래쉬 메모리소자의 셀.
  11. 제 7 항에 있어서,
    상기 각 적층 게이트 패턴 및 상기 공통 소스 라인을 덮는 층간절연막; 및
    상기 층간절연막 상에 형성된 비트라인을 더 포함하되, 상기 비트라인은 상기 공통 소스 라인과 직교하는 것을 특징으로 하는 플래쉬 메모리소자의 셀.
  12. 제1 도전형의 반도체기판의 소정영역에 활성영역을 한정하는 트렌치 격리 영역 및 상기 활성영역 상에 차례로 적층된 게이트 산화막 패턴 및 제1 부유게이트 패턴을 형성하는 단계;
    상기 제1 부유게이트 패턴 및 상기 게이트 산화막 패턴을 연속적으로 패터닝하여 상기 활성영역의 소정 영역을 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 활성영역상에 제2 도전형의 불순물을 주입하여 공통 소스 라인 영역을 형성하는 단계;
    상기 제1 부유게이트 패턴 및 상기 공통 소스 라인 영역을 덮되 상기 트렌치 격리 영역을 노출시키는 제2 부유게이트 패턴을 형성하는 단계;
    상기 제2 부유게이트 패턴이 형성된 결과물 전면에 게이트간 절연막을 형성하는 단계;
    상기 게이트간 절연막 상에 상기 활성영역을 가로지르는 다수의 제어게이트 패턴을 형성하는 단계;
    상기 제어게이트 패턴들 사이의 상기 게이트간 절연막 상에 상기 제어게이트 패턴들과 평행하고 상기 공통 소스 라인 영역의 상부를 지나는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 제어게이트 패턴들을 식각 마스크로 사용하여 상기 게이트간 절연막, 상기 제2 부유게이트 패턴 및 상기 제1 부유게이트 패턴을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 다수의 적층 게이트 패턴 및 상기 공통 소스 라인 영역과 전기적으로 연결된 공통 소스 라인을 형성하는 단계를 포함하는 플래쉬 메모리소자의 셀 형성 방법.
  13. 제 12 항에 있어서,
    상기 제어게이트 패턴은 제어게이트 도전막 패턴 및 마스크 절연막 패턴을 포함하며, 상기 마스크 절연막 패턴은 상기 게이트간 절연막에 대해서 식각선택비를 가지는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 부유게이트 패턴은 폴리실리콘으로 형성되고, 상기 제어게이트 도전막 패턴은 폴리실리콘막 및 텅스텐 실리사이드막의 이중막으로 형성되며, 상기 게이트간 절연막은 ONO막(산화막/질화막/산화막)으로 형성되고, 상기 마스크 절연막 패턴은 플라즈마 인가 산화막으로 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  15. 제 12 항에 있어서,
    상기 제1 부유게이트 패턴 및 상기 게이트 산화막을 연속적으로 패터닝하여 상기 활성영역의 소정 영역을 노출시키는 개구부를 형성하는 단계는, 또한 스크라이브 라인이 형성될 상기 트렌치 격리 영역의 소정 부분을 노출시키는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  16. 제 12 항에 있어서,
    상기 포토레지스트 패턴은 또한 버팅 콘택이 형성될 영역 상부의 게이트간 절연막을 덮으며, 상기 포토레지스트 패턴 및 상기 제어게이트 패턴의 마스크 절연막을 식각 마스크로 하여, 게이트간 절연막, 상기 제2 및 제1 부유게이트 패턴을 연속적으로 식각하는 단계에서 버팅 콘택 영역을 동시에 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 형성 방법.
  17. 제 12 항에 있어서,
    제1 도전형의 반도체기판의 소정영역에 활성영역을 한정하는 트렌치 격리 영역 및 상기 활성영역 상에 차례로 적층된 게이트 산화막 패턴 및 제1 부유게이트 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 게이트 산화막, 제1부유게이트 도전막 및 질화막을 차례로 형성하는 단계;
    상기 질화막, 상기 제1부유게이트 도전막 및 상기 게이트 산화막을 차례로 패터닝하여 트렌치 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴을 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 절연물질로 채우는 단계; 및
    상기 질화막을 제거하는 단계를 포함하여 이루어지는 플래쉬 메모리소자의 셀 형성 방법.
KR1020000006446A 2000-02-11 2000-02-11 플래쉬 메모리 장치 및 그 형성 방법 KR100356773B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000006446A KR100356773B1 (ko) 2000-02-11 2000-02-11 플래쉬 메모리 장치 및 그 형성 방법
US09/724,152 US6380032B1 (en) 2000-02-11 2000-11-28 Flash memory device and method of making same
JP2001009434A JP2001223284A (ja) 2000-02-11 2001-01-17 フラッシュメモリ装置及びその形成方法
US10/068,483 US6515329B2 (en) 2000-02-11 2002-02-05 Flash memory device and method of making same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000006446A KR100356773B1 (ko) 2000-02-11 2000-02-11 플래쉬 메모리 장치 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20010081246A KR20010081246A (ko) 2001-08-29
KR100356773B1 true KR100356773B1 (ko) 2002-10-18

Family

ID=19645630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000006446A KR100356773B1 (ko) 2000-02-11 2000-02-11 플래쉬 메모리 장치 및 그 형성 방법

Country Status (3)

Country Link
US (2) US6380032B1 (ko)
JP (1) JP2001223284A (ko)
KR (1) KR100356773B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419963B1 (ko) * 2002-01-24 2004-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 공통 소오스 영역 제조방법
US8338877B2 (en) 2008-10-13 2012-12-25 Samsung Electronics Co. Ltd. Nonvolatile memory devices and methods of forming the same
US9508737B2 (en) 2014-03-31 2016-11-29 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040048482A1 (en) * 2000-09-14 2004-03-11 Homg-Huei Tseng Method of forming flash memories with high coupling ratio and the structure of the same
KR100437453B1 (ko) * 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
JP4102112B2 (ja) 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
KR100483588B1 (ko) * 2002-07-11 2005-04-18 주식회사 하이닉스반도체 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법
US6982214B2 (en) * 2002-10-01 2006-01-03 Applied Materials, Inc. Method of forming a controlled and uniform lightly phosphorous doped silicon film
KR20040033774A (ko) * 2002-10-16 2004-04-28 삼성전자주식회사 플래시 메모리 소자에서의 전기적 연결 배선 및 그 제조방법
US6700165B1 (en) * 2002-10-25 2004-03-02 Winbond Electronics Corporation Semiconductor structure with the common source line
JP2004235313A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体装置
KR100500456B1 (ko) * 2003-08-13 2005-07-18 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
US6900124B1 (en) 2003-09-03 2005-05-31 Advanced Micro Devices, Inc. Patterning for elliptical Vss contact on flash memory
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
KR100507703B1 (ko) * 2003-12-29 2005-08-09 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100650817B1 (ko) * 2004-04-19 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 난드형 플래쉬 메모리 소자 및 그 제조 방법
US7112488B2 (en) * 2004-05-27 2006-09-26 Micron Technology, Inc. Source lines for NAND memory devices
KR100671615B1 (ko) * 2004-05-28 2007-01-18 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조 방법
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR100598049B1 (ko) 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
KR100629356B1 (ko) * 2004-12-23 2006-09-29 삼성전자주식회사 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법
KR100614657B1 (ko) 2005-04-04 2006-08-22 삼성전자주식회사 플래쉬 기억 장치 및 그 형성 방법
JP2006310390A (ja) * 2005-04-26 2006-11-09 Toshiba Corp 半導体装置
KR100799021B1 (ko) * 2005-06-07 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리의 소오스 콘택 형성 방법
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
KR100660543B1 (ko) * 2005-10-24 2006-12-22 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
JP4405456B2 (ja) 2005-10-27 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
JP4799196B2 (ja) * 2006-01-31 2011-10-26 株式会社東芝 不揮発性半導体記憶装置
KR100753154B1 (ko) * 2006-02-06 2007-08-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
US20070196983A1 (en) * 2006-02-22 2007-08-23 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
JP5088465B2 (ja) * 2006-07-12 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリ
KR100829604B1 (ko) * 2006-09-26 2008-05-14 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR100822803B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 비휘발성 기억 장치 및 그 제조 방법
KR100876957B1 (ko) * 2006-10-20 2009-01-07 삼성전자주식회사 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
KR100796505B1 (ko) * 2006-12-29 2008-01-21 동부일렉트로닉스 주식회사 플래시 기억 소자의 형성 방법
JP2008205379A (ja) * 2007-02-22 2008-09-04 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
KR100870293B1 (ko) * 2007-03-05 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP2008283095A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20090242955A1 (en) * 2008-03-31 2009-10-01 Qimonda Ag Integrated Circuit, Memory Device and Methods of Manufacturing the Same
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7972933B2 (en) * 2009-03-31 2011-07-05 Applied Materials, Inc. Method of selective nitridation
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101759926B1 (ko) * 2009-07-23 2017-07-21 삼성전자주식회사 메모리 반도체 장치, 그 제조 방법 및 동작 방법
US8716779B2 (en) * 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
JP5275283B2 (ja) 2010-03-30 2013-08-28 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
FR2963161B1 (fr) * 2010-07-23 2012-08-24 Commissariat Energie Atomique Procede de realisation d?un circuit integre
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101863367B1 (ko) * 2011-08-26 2018-06-01 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자의 제조방법
US9343471B2 (en) * 2012-03-21 2016-05-17 Broadcom Corporation Embedded flash memory
US10170186B1 (en) 2017-09-13 2019-01-01 International Business Machines Corporation High-density EEPROM arrays utilizing stacked field effect transistors
US10283516B1 (en) 2018-06-27 2019-05-07 International Business Machines Corporation Stacked nanosheet field effect transistor floating-gate EEPROM cell and array
CN111357108B (zh) * 2020-02-20 2021-06-08 长江存储科技有限责任公司 具有xtacking架构的dram存储器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3036008B2 (ja) * 1990-07-18 2000-04-24 日本電気株式会社 半導体記憶装置
JP2956455B2 (ja) * 1993-11-17 1999-10-04 日本電気株式会社 半導体記憶装置の製造方法
KR0161399B1 (ko) * 1995-03-13 1998-12-01 김광호 불휘발성 메모리장치 및 그 제조방법
US5631179A (en) * 1995-08-03 1997-05-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing metallic source line, self-aligned contact for flash memory devices
JP3003582B2 (ja) * 1996-07-30 2000-01-31 日本電気株式会社 半導体装置の製造方法
KR100275735B1 (ko) * 1998-07-11 2000-12-15 윤종용 노아형 플래쉬 메모리장치의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419963B1 (ko) * 2002-01-24 2004-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 공통 소오스 영역 제조방법
US8338877B2 (en) 2008-10-13 2012-12-25 Samsung Electronics Co. Ltd. Nonvolatile memory devices and methods of forming the same
US8815681B2 (en) 2008-10-13 2014-08-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming the same
US9508737B2 (en) 2014-03-31 2016-11-29 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US6515329B2 (en) 2003-02-04
KR20010081246A (ko) 2001-08-29
US20020072167A1 (en) 2002-06-13
US6380032B1 (en) 2002-04-30
JP2001223284A (ja) 2001-08-17

Similar Documents

Publication Publication Date Title
KR100356773B1 (ko) 플래쉬 메모리 장치 및 그 형성 방법
US7749836B2 (en) Nonvolatile semiconductor memory and manufacturing method thereof
US6376876B1 (en) NAND-type flash memory devices and methods of fabricating the same
US6562681B2 (en) Nonvolatile memories with floating gate spacers, and methods of fabrication
KR100753154B1 (ko) 비휘발성 메모리 소자 및 그 형성 방법
JP2004274062A (ja) 選択トランジスタを有するｅｅｐｒｏｍ及びその製造方法
KR100481856B1 (ko) 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법
US7589376B2 (en) Electrically erasable programmable read-only memory (EEPROM) device and methods of fabricating the same
KR100357692B1 (ko) 비휘발성 메모리소자 및 그 제조방법
JP2007165882A (ja) Ｅｅｐｒｏｍ及びその製造方法
KR100725171B1 (ko) 마스크 롬을 구비하는 반도체 장치 및 그 제조 방법
JP2006093230A (ja) 不揮発性半導体記憶装置
JP4443152B2 (ja) Ｎａｎｄ型フラッシュメモリ素子のセレクトライン形成方法
US20060008985A1 (en) Method of forming a tunneling insulating layer in nonvolatile memory device
JP2004356428A (ja) 不揮発性半導体記憶装置、及び、その製造方法
KR100317318B1 (ko) 비휘발성 메모리 소자 및 그의 제조방법
JPH0897171A (ja) 半導体装置
KR20010036336A (ko) 반도체 디바이스의 메모리 셀 제조 방법
KR100572326B1 (ko) 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법
JP2010034291A (ja) 不揮発性半導体記憶装置の製造方法
JP2010067854A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20010065056A (ko) 플래시 메모리 제조방법
KR20030070964A (ko) 비휘발성 메모리소자의 제조방법 및 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee