JP4405456B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
(平面パターン構造)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図を示す。図1には、CBコンタクト近傍領域2と、CSコンタクト近傍領域4における模式的平面パターン構成が示されている。CBコンタクト近傍領域2におけるビット線コンタクトCBの配置構成は、以下に説明する第1乃至第6の実施の形態において共通である。一方、CSコンタクト近傍領域4におけるソース線コンタクトCSの配置構成は、以下に説明する第1乃至第6の実施の形態においてそれぞれ異なった特徴を有する。
図3乃至図5は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のビット線コンタクトCB近傍の模式的断面構造例である。図3は、図2のI−I線に沿う模式的断面構造図、図4は、図2のII−II線に沿う模式的断面構造図、図5は、図2のIII−III線に沿う模式的断面構造図をそれぞれ示している。図2において、I−I線は、活性領域AA2上における列方向に沿う切断線を表し、II−II線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、III−III線は、選択ゲート線SGDの間における行方向に沿う切断線を表す。
図10は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図11は、図10のIV−IV線に沿う模式的断面構造図、図12は、図10のV−V線に沿う模式的断面構造図、図13は、図10のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
図11乃至図13は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図11は、図10のIV−IV線に沿う模式的断面構造図、図12は、図10のV−V線に沿う模式的断面構造図、図12は、図10のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図10において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
図14は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図15は、図14のIV−IV線に沿う模式的断面構造図、図16は、図14のV−V線に沿う模式的断面構造図、図17は、図14のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
図15乃至図17は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図15は、図14のIV−IV線に沿う模式的断面構造図、図16は、図14のV−V線に沿う模式的断面構造図、図17は、図14のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図14において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
図18は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図19は、図18のIV−IV線に沿う模式的断面構造図、図20は、図18のV−V線に沿う模式的断面構造図、図21は、図18のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
図19乃至図21は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図19は、図18のIV−IV線に沿う模式的断面構造図、図20は、図18のV−V線に沿う模式的断面構造図、図21は、図18のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図18において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
図22は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図23は、図22のIV−IV線に沿う模式的断面構造図、図24は、図22のV−V線に沿う模式的断面構造図、図25は、図22のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
図23乃至図25は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図23は、図22のIV−IV線に沿う模式的断面構造図、図24は、図22のV−V線に沿う模式的断面構造図、図25は、図22のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図22において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
図26は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図27は、図26のIV−IV線に沿う模式的断面構造図、図28は、図26のV−V線に沿う模式的断面構造図、図29は、図26のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
図27乃至図29は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図27は、図26のIV−IV線に沿う模式的断面構造図、図28は、図26のV−V線に沿う模式的断面構造図、図29は、図26のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図26において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
本発明の第1乃至第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図30に示すように、NAND型メモリセルアレイの回路構成を備える。
(AND型回路構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図31に示すように、AND型メモリセルアレイの回路構成を備える。
(NOR型回路構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図32に示すように、NOR型メモリセルアレイの回路構成を備える。
うに、列方向にピッチをずらして配置されていても良い。
(2トランジスタ/セル型回路構成)
本発明の第9の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図33に示すように、2トランジスタ/セル型メモリセルアレイの回路構成を備える。
(3トランジスタ/セル型回路構成)
本発明の第10の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図34に示すように、3トランジスタ/セル型メモリセルアレイの回路構成を備える。
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
図35は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図35に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図36に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図36に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
メモリカード260の別の具体例は、図37に示すように、図36のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
更に別のメモリカード260の構成例は、図38に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図39に示すように、マイクロプロセッサユニット(MPU)273内に半導体メモリデバイス領域501を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274及びインタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図40に示すように、図36或いは図37において示された半導体メモリデバイス250に代わり、NAND型フラッシュメモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
図36乃至図40において示されたメモリカード260の適用例としては、図41に示すように、メモリカードホルダ280を想定することができる。メモリカードホルダ280は、本発明の第1乃至第10の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス250として備えた、メモリカード260を収容することができる。メモリカードホルダ280は、電子デバイス(図示されていない)に接続され、メモリカード260と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ280は、図36乃至図40に開示されたメモリカード260内のコントローラ276、マイクロプロセッサユニット(MPU)273、バッファRAM274、エラー訂正コードユニット(ECC)275、インタフェースユニット(I/F)271,272等の複数の機能と共に、様々な機能を実行可能である。
図42を参照して、更に別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280を収容可能な接続装置290について、図42には開示されている。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第6の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に装着され、しかも電気的に接続される。接続装置290は接続ワイヤ292及びインタフェース回路293を介して、CPU294及びバス295を備えた回路ボード291に接続される。
図43を参照して、別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第10の実施の形態において説明された、不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に対して装着され、電気的に接続される。接続装置290は、接続ワイヤ292を介して、パーソナルコンピュータ(PC)350に接続されている。
図44を参照して、別の適用例を説明する。メモリカード260は、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第10の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード260をメモリカードホルダ280を内蔵するデジタルカメラ650に適用した例を図62は示している。
(適用例11)
本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図45及び図46に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
更に別のICカード500の構成例は、図47に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図47において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第10の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
更に別のICカード500の構成例は、図48に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。
更に別のICカード500の構成例は、図49に示すように、図46に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図46と同様である。
上記のように、本発明は第1乃至第10の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
4…CSコンタクト近傍領域
10…半導体基板
12…pウェル領域
14…nウェル領域
20…トンネル絶縁膜
25…ゲート間絶縁膜
26…ゲート間埋め込み絶縁膜
27…ライナー絶縁膜
28,68…層間絶縁膜
29…バリア絶縁膜
31…ページ単位
32…n+ソース/ドレイン拡散層
34…nソース/ドレイン拡散層
40…素子分離領域(STI)
46…第2コントロールゲート電極層
48…第1コントロールゲート電極層
50…フローティングゲート電極層
53…金属シリサイド膜
62…ソース線コンタクト(CS)プラグ
63…ビット線コンタクト(CB)プラグ
75…ゲート側壁絶縁膜
130…メモリセルアレイ
132…NANDセルユニット
134…ANDセルユニット
136…NORセルユニット
260…メモリカード
500…ICカード
Claims (3)
- 素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し,行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され,前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され,前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置され,前記活性領域と接続するビット線コンタクトと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ隣接する活性領域に跨って配置された複数のソース線コンタクトと
を備えたことを特徴とする不揮発性半導体記憶装置。 - 素子分離領域で互いに分離され、列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し、行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ連続する3つの活性領域に跨って配置複数のソース線コンタクトとを備えた
ことを特徴とする不揮発性半導体記憶装置。 - 素子分離領域で互いに分離され、列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し、行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ連続する4つの活性領域に跨って配置された複数のソース線コンタクトとを備えたことを特徴とする不揮発性半導体記憶装置。
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