KR20210064961A - 칩 대 칩 본딩 구조를 갖는 반도체 메모리 장치 - Google Patents

칩 대 칩 본딩 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 메모리 칩 및 로직 칩을 포함할 수 있다. 상기 메모리 칩은 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되고 제1 방향과 교차되는 제2 방향으로 신장되는 제1 비트 라인 및 상기 제1 비트 라인에 공통으로 연결된 적어도 2개의 제1 패드들을 포함할 수 있다. 상기 로직 칩은 페이지 버퍼 회로, 상기 페이지 버퍼 회로와 연결되고 상기 페이지 버퍼 회로가 위치하는 페이지 버퍼 영역을 상기 제2 방향으로 횡단하는 제2 비트 라인, 상기 제2 비트 라인에 공통으로 연결되는 적어도 2개의 제2 패드들을 구비할 수 있다. 상기 로직 칩은 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 메모리 칩 상에 본딩될 수 있다.

Description

칩 대 칩 본딩 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING CHIP TO CHIP BONGING STRUCTURE}
본 발명은 반도체 기술에 관한 것으로, 보다 구체적으로 칩 대 칩 본딩 구조(chip to chip bonding structure)를 갖는 반도체 메모리 장치에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기가 소형화되고 있으며, 이에 따라 전자기기에 사용되는 반도체 메모리 장치의 소형화가 요구되고 있다.
반도체 메모리 장치의 소형화를 위한 하나의 방안으로 칩 대 칩 본딩 구조(chip to chip bonding structure)가 제안되었다. 칩 대 칩 본딩 구조의 반도체 메모리 장치는 메모리 셀 어레이와 로직 회로를 단일 칩 상에 제작하지 않고 별도의 칩 상에 제작한 후에 서로 본딩하여 단일화한 것으로 작은 사이즈를 갖는 대용량의 메모리를 구현할 수 있는 장점을 갖는다.
본 발명의 실시예들은 수율 및 신뢰성 향상에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 칩 및 로직 칩을 포함할 수 있다. 상기 메모리 칩은 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되고 제1 방향과 교차되는 제2 방향으로 신장되는 제1 비트 라인 및 상기 제1 비트 라인에 공통으로 연결된 적어도 2개의 제1 패드들을 포함할 수 있다. 상기 로직 칩은 페이지 버퍼 회로, 상기 페이지 버퍼 회로와 연결되고 상기 페이지 버퍼 회로가 위치하는 페이지 버퍼 영역을 상기 제2 방향으로 횡단하는 제2 비트 라인, 상기 제2 비트 라인에 공통으로 연결되는 적어도 2개의 제2 패드들을 포함할 수 있다. 상기 로직 칩은 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 메모리 칩 상에 본딩될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이를 포함하는 메모리 칩; 상기 메모리 칩 상에 배치되고 페이지 버퍼 회로를 포함하는 로직 칩; 및 상기 메모리 셀 어레이와 상기 페이지 버퍼 회로 사이를 연결하는 배선 구조;를 포함할 수 있다. 상기 배선 구조는 상기 메모리 칩에 포함되고 상기 메모리 셀 어레이와 연결되며 제1 방향과 교차되는 제2 방향으로 신장되는 제1 비트 라인; 상기 로직 칩에 포함되고 상기 페이지 버퍼 회로와 연결되며 상기 페이지 버퍼 회로가 위치하는 페이지 버퍼 영역을 상기 제2 방향으로 횡단하는 제2 비트 라인; 상기 메모리 칩에 포함되고 상기 제1 비트 라인에 공통으로 연결되는 적어도 2개의 제1 패드들; 및 상기 로직 칩에 포함되고 상기 제2 비트 라인에 공통으로 연결되며 제1 패드들과 본딩되는 적어도 2개의 제2 패드들;을 포함할 수 있다.
본 발명의 실시예들에 의하면, 수율 및 신뢰성 향상에 기여할 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 페이지 버퍼의 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 사시도이다.
도 4a는 도 3의 메모리 칩을 개략적으로 도시한 평면도이다.
도 4b는 도 3의 로직 칩을 개략적으로 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 6 및 도 7은 본 발명에 따른 반도체 메모리 장치의 배선 구조의 양태(mode)를 나타내는 사시도들이다.
도 8a는 본 발명과 관련된 반도체 메모리 장치의 보이드 발생 상황을 나타내는 사시도이다.
도 8b는 도 8a의 Ⅰ-Ⅰ'라인에 따른 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 보이드 발생 상황을 나타내는 사시도이다.
도 9b는 도 9a의 Ⅱ-Ⅱ'라인에 따른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터(drain select transistor), 복수의 메모리 셀들(memory cells) 및 적어도 하나의 소스 선택 트랜지스터(source select transistor)를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Lines) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
도 2는 도 1의 페이지 버퍼(PB)의 예시적인 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB)는 비트 라인(BL)을 선택적으로 감지 노드(S0)에 연결하는 비트 라인 선택부(1)와, 감지 노드(S0)를 통해서 비트 라인(BL)의 데이터를 센싱하는 감지부(2)를 포함할 수 있다.
비트 라인 선택부(1)는 비트 라인(BL)과 감지 노드(SO) 사이에 연결된 비트 라인 선택 트랜지스터(N10)를 포함할 수 있다. 비트 라인 선택 트랜지스터(N10)는 비트 라인 선택 신호(BLSEL)에 응답하여 동작할 수 있다. 비트 라인 선택 신호(BLSEL)가 활성화되면 비트 라인 선택 트랜지스터(N10)는 비트 라인(BL)과 감지 노드(S0)를 연결할 수 있다. 비트 라인 선택 신호(BLSEL)가 비활성화되면 비트 라인 선택 트랜지스터(N10)는 비트 라인(BL)과 감지 노드(S0)를 분리할 수 있다. 이러한 경우, 비트 라인(BL)은 플로팅(floating)될 수 있다.
감지부(2)는 PMOS 트랜지스터(P11), 복수의 NMOS 트랜지스터들(N11- N14), 래치(LAT) 및 인버터(INV11)를 포함할 수 있다. PMOS 트랜지스터(P11)는 전원 전압(VCC)과 감지 노드(S0) 사이에 연결되며 프리차지 신호(PRECHb)에 응답하여 전원 전압(VCC)을 감지 노드(SO)에 전달할 수 있다. 래치(LAT)는 제1 노드(QA)와 제2 노드(QB) 사이에 서로 역방향으로 병렬적으로 연결되는 인버터들(INV12,INV13)로 구성될 수 있다. NMOS 트랜지스터들(N11,N12)은 제2 노드(QB)와 접지 전원(VSS) 사이에 직렬 연결되며, 각각 감지 노드(S0)의 전위와 독출 신호(READ)에 응답하여 제2 노드(QB)와 접지 전원(VSS)을 연결할 수 있다. NMOS 트랜지스터들(N11,N12)이 동시에 턴온되면 제2 노드(QB)와 접지 전원이 서로 연결될 수 있다. NMOS 트랜지스터(N13)는 제1 노드(QA)와 접지 전원(VSS) 사이에 연결되며, 초기화 신호(RESET)에 응답하여 제1 노드(QA)와 접지 전원(VSS)을 연결할 수 있다. 인버터(INV11)는 제2 노드(QB)에 연결되며 제2 노드(QB)의 신호를 반전시켜 출력할 수 있다. NMOS 트랜지스터(N14)는 인버터(INV11)의 출력단과 감지 노드(S0) 사이에 연결되며 프로그램 신호(PGM)에 응답하여 인버터(INV11)의 출력 신호를 감지 노드(S0)에 전송할 수 있다.
비트 라인 선택 트랜지스터(N10)는 소거 동작시 비트 라인(BL)에 인가되는 하이 레벨의 소거 전압을 견디기 위하여 고전압 트랜지스터로 구성될 수 있다. 소거 동작시 비트 라인 선택 신호(BLSEL)가 비활성화될 수 있다. 이에 따라, 비트 라인(BL)에 인가되는 소거 전압은 비트 라인 선택 트랜지스터(N10)에 의해 차단되어 감지부(2)에 전달되지 않을 것이다. 감지부(2)를 구성하는 PMOS 트랜지스터(P11), NMOS 트랜지스터들(N11-N14), 래치(LAT) 및 인버터(INV11)는 저전압 트랜지스터들로 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 사시도이고, 도 4a는 도 3의 메모리 칩을 개략적으로 도시한 평면도이고, 도 4b는 도 3의 로직 칩을 개략적으로 도시한 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 칩(MC) 및 메모리 칩(MC) 상에 본딩된 로직 칩(LC)을 포함할 수 있다. 반도체 메모리 장치(100)는 POC(Peripheral Over Cell) 구조를 가질 수 있다.
도 4a를 참조하면, 메모리 칩(MC)은 제1 기판(10) 상에 배치된 메모리 셀 어레이(110) 및 메모리 셀 어레이(110) 상에 배치된 복수의 제1 비트 라인들(BL1)을 포함할 수 있다. 제1 비트 라인들(BL1)은 제1 방향(FD)과 교차되는 제2 방향(SD)으로 신장되며, 제1 방향(FD)을 따라서 배치될 수 있다. 제1 방향(FD) 및 제2 방향(SD)은 제1 기판(10)의 상부면에 평행하면서 서로 수직하게 교차할 수 있다. 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 수직 방향(VD)은 제1 기판(10)의 상부면으로부터 수직하게 돌출되는 방향으로 제1 방향(FD) 및 제2 방향(SD)과 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
로직 칩(도 3의 LC)과 마주하는 메모리 칩(MC)의 일측면에 복수의 제1 패드들(PAD1)이 마련될 수 있다. 제1 비트 라인들(BL1) 각각에 적어도 2개의 제1 패드들(PAD1)이 공통으로 연결될 수 있다. 본 실시예는 하나의 제1 비트 라인(BL1)에 연결되는 제1 패드(PAD1)의 개수가 2개인 경우를 나타낸다. 제1 비트 라인(BL1)에 공통으로 연결되는 제1 패드들(PAD1)이 수직 방향(VD)에서 제1 비트 라인(BL1)과 중첩될 수 있다. 제1 패드들(PAD1) 각각의 하부에 제1 컨택(C1)이 마련되어 제1 패드(PAD1)와 제1 비트 라인(BL1) 간을 연결할 수 있다. 제1 컨택(C1)은 수직 방향(VD)으로 신장되며, 제1 컨택(C1)의 상단은 제1 패드(PAD1)와 연결되고 제1 컨택(C1)의 하단은 제1 비트 라인(BL1)과 연결될 수 있다.
도 4b를 참조하면, 로직 칩(LC)은 제2 기판(12) 상에 배치된 페이지 버퍼 회로(122) 및 페이지 버퍼 회로(122) 상에 배치된 복수의 제2 비트 라인들(BL2)을 포함할 수 있다. 도 4b는 페이지 버퍼 회로(122)가 배치되는 페이지 버퍼 회로 영역(PBR)을 나타낸다. 도시하지 않았지만, 로직 칩(LC)은 페이지 버퍼 회로 영역(PBR) 외에 로우 디코더가 배치되는 로우 디코더 영역 및 주변 회로가 배치되는 주변 회로 영역을 더 포함할 수 있다.
페이지 버퍼 회로 영역(PBR)은 고전압 페이지 버퍼 영역(HV PBR) 및 저전압 페이지 버퍼 영역(LV PBR)을 포함할 수 있다. 고전압 페이지 버퍼 영역(HV PBR) 및 저전압 페이지 버퍼 영역(LV PBR)은 제2 방향(SD)을 따라서 배치될 수 있다. 제2 기판(12)의 고전압 페이지 버퍼 영역(HV PBR) 상에 페이지 버퍼 회로(122)의 비트 라인 선택부(도 2의 1)들이 배치될 수 있고, 제2 기판(12)의 저전압 페이지 버퍼 영역(LV PBR) 상에 페이지 버퍼 회로(122)의 감지부(도 2의 2)들이 배치될 수 있다.
제2 비트 라인들(BL2)은 제1 방향(FD)과 교차되는 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배치될 수 있다. 제2 비트 라인들(BL2)은 메모리 칩(도 4a의 MC)의 제1 비트 라인들(도 4a의 BL1)에 각각 대응할 수 있다. 도시하지 않았지만, 서로 대응하는 제1 비트 라인(도 4a의 BL1)과 제2 비트 라인(BL2)은 수직 방향(VD)으로 서로 중첩될 수 있다.
제2 비트 라인(BL2)의 일단부는 고전압 페이지 버퍼 영역(HV PBR)에 배치될 수 있고, 제2 비트 라인(BL2)의 타단부는 저전압 페이지 버퍼 영역(LV PBR)에 배치될 수 있다. 도시하지 않았지만, 제2 비트 라인들(BL2)은 컨택들(미도시)을 통해서 고전압 페이지 버퍼 영역(HV PBR)에 배치된 비트 라인 선택부들(도 2의 1)에 각각 연결될 수 있다.
메모리 칩(MC)과 마주하는 로직 칩(LC)의 일측면에 복수의 제2 패드들(PAD2)이 마련될 수 있다. 제2 비트 라인들(BL2) 각각에 적어도 2개의 제2 패드들(PAD2)이 공통으로 연결될 수 있다. 본 실시예는 하나의 제2 비트 라인(BL2)에 공통으로 연결되는 제2 패드(PAD2)의 개수가 2개인 경우를 나타낸다. 하나의 제2 비트 라인(BL2)에 공통으로 연결되는 제2 패드들(PAD2)의 하나는 고전압 페이지 버퍼 영역(HV PBR)에 배치될 수 있고, 다른 하나는 저전압 페이지 버퍼 영역(LV PBR)에 배치될 수 있다. 제2 비트 라인(BL2)에 공통으로 연결되는 제2 패드들(PAD2)은 수직 방향(VD)에서 제2 비트 라인(BL2)과 중첩될 수 있다. 제2 패드들(PAD2) 각각의 하부에 제2 컨택(C2)이 마련되어 제2 패드(PAD2)와 제2 비트 라인(BL2) 간을 연결할 수 있다. 제2 컨택(C2)은 수직 방향(VD)으로 신장되며, 제2 컨택(C2)의 상단은 제2 패드(PAD2)와 연결되고 제2 컨택(C2)의 하단은 제2 비트 라인(BL2)과 연결될 수 있다.
도 3을 다시 참조하면, 제2 패드들(PAD2)이 제1 패드들(PAD1)과 연결되도록 메모리 칩(MC) 상에 로직 칩(LC)이 본딩될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 5를 참조하면, 메모리 칩(MC)은 제1 기판(10) 및 제1 기판(10) 상에 마련된 메모리 셀 어레이(110)를 포함할 수 있다. 제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
메모리 셀 어레이(110)는 제1 기판(10) 상에 교대로 적층된 복수의 로우 라인들(RL) 및 복수의 층간절연막들(20), 그리고 로우 라인들(RL) 및 층간절연막들(20)을 수직 방향(VD)으로 관통하는 복수의 채널 구조체들(CH)을 포함할 수 있다. 로우 라인들(RL) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)을 구성할 수 있다. 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 로우 라인들(RL)은 워드 라인들(WL)을 구성할 수 있다.
수직 채널들(CH) 각각은 채널층(30) 및 게이트절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(32)은 채널층(30)의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(32)은 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다.
수직 채널들(CH) 상부에 제1 비트 라인(BL1)이 마련될 수 있다. 제1 비트 라인(BL1)은 제2 방향(SD)으로 신장될 수 있다. 도 5에는 제1 비트 라인(BL1)이 하나만 도시되어 있으나, 복수개의 제1 비트 라인들(BL1)이 제1 방향(FD)을 따라서 반복적으로 배치되는 것으로 이해되어야 할 것이다.
제1 비트 라인(BL1) 하부에 비트 라인 컨택들(BLC)이 마련되어 제1 비트 라인(BL1)과 수직 채널들(CH) 간을 연결할 수 있다. 제2 방향(SD)을 따라서 일렬로 배치되는 수직 채널들(CH)은 하나의 제1 비트 라인(BL1)에 공통으로 연결될 수 있다.
교대로 적층된 로우 라인들(RL) 및 층간절연막들(20)에 슬릿(SLT)이 마련되어, 로우 라인들(RL) 및 층간절연막들(20) 그리고 채널 구조체들(CH)을 메모리 블록 단위(memory block unit) 또는 메모리 블록보다 작은 메모리 핑거 단위(memory finger unit)로 분리할 수 있다.
제1 기판(10) 상에 절연막(40)이 마련되어 교대로 적층된 로우 라인들(RL) 및 층간절연막들(20), 채널 구조체들(CH) 및 제1 비트 라인(BL1)을 덮을 수 있다. 절연막(40)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
절연막(40)의 상부면은 로직 칩(LC)과 마주하는 메모리 칩(MC)의 일측면을 구성할 수 있다. 메모리 칩(MC)의 일측면 상에 복수의 제1 패드들(PAD1)이 배치될 수 있다. 제1 패드들(PAD1)은 메모리 칩(MC)의 일측면으로부터 돌출될 수 있다. 제1 패드들(PAD1) 각각은 제1 컨택(C1)을 통해서 제1 비트 라인(BL1)에 연결될 수 있다. 제1 비트 라인(BL1)에는 적어도 2개의 제1 패드들(PAD1)이 공통으로 연결될 수 있다.
로직 칩(LC)은 제2 기판(12) 및 제2 기판 상에 배치된 복수의 트랜지스터들(HVT, LVN)을 포함할 수 있다. 제2 기판(12)은 단결정 실리콘막, SOI, 실리콘 게르마늄막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제2 기판(12)은 제1 기판(10)과 동일한 물질로 구성될 수 있다.
트랜지스터들(HVT, LVN)은 제2 기판(12)의 고전압 페이지 버퍼 영역(HV PBR) 상에 배치된 고전압 트랜지스터(HVT) 및 제2 기판(12)의 저전압 페이지 버퍼 영역(LV PBR) 상에 배치된 저전압 트랜지스터들(LVT)을 포함할 수 있다. 고전압 트랜지스터(HVT)는 페이지 버퍼 회로의 비트 라인 선택부(도 2의 1)를 구성할 수 있다. 저전압 트랜지스터들(LVT)은 페이지 버퍼 회로의 감지부(도 2의 2)를 구성할 수 있다. 도 5에는 하나의 고전압 트랜지스터(HVT) 및 2개의 저전압 트랜지스터들(LVT)가 도시되어 있으나, 제2 기판(12) 상에는 복수의 고전압 트랜지스들(HVT) 및 복수의 저전압 트랜지스터들(LVT)이 마련되어 있는 것으로 이해되어야 할 것이다.
제2 기판(12) 상부에 제2 비트 라인(BL2)이 배치될 수 있다. 제2 비트 라인(BL2) 하부에 제3 컨택(C3)이 마련되어 제2 비트 라인(BL2)과 고전압 트랜지스터(HVT) 간을 연결할 수 있다.
제2 비트 라인(BL2)은 고전압 페이지 버퍼 영역(HV PBR)으로부터 제2 방향(SD)을 따라서 저전압 페이지 버퍼 영역(LV PBR)으로 신장될 수 있다. 제2 비트 라인(BL2)의 일단부는 고전압 페이지 버퍼 영역(HV PBR)에 배치될 수 있고, 제2 비트 라인(BL2)의 타단부는 저전압 페이지 버퍼 영역(LV PBR)에 배치될 수 있다. 제2 비트 라인(BL2)은 페이지 버퍼 영역을 제2 방향(SD)으로 횡단할 수 있다. 도 5에는 제2 비트 라인(BL2)이 하나만 도시되어 있으나, 복수 개의 제2 비트 라인들(BL2)이 제1 방향(FD)을 따라서 반복적으로 배치되는 것으로 이해되어야 할 것이다.
제2 기판(12) 상에 절연막(50)이 마련되어 트랜지스터들(HVN,LVN) 및 제2 비트 라인(BL2)을 덮을 수 있다. 절연막(50)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다. 절연막(50)의 상부면은 메모리 칩(MC)과 마주하는 로직 칩(LC)의 일측면을 구성할 수 있다. 로직 칩(LC)의 일측면에 복수의 제2 패드들(PAD2)이 마련될 수 있다. 제2 패드들(PAD2)은 로직 칩(LC)의 일측면으로부터 돌출될 수 있다.
제2 패드들(PAD2) 각각은 제2 컨택(C2)을 통해서 제2 비트 라인(BL2)에 연결될 수 있다. 본 실시예에서, 하나의 제2 비트 라인(BL2)에 연결되는 제2 패드(PAD2)의 개수가 2개인 경우를 나타내나, 하나의 제2 비트 라인(BL2)에 연결되는 제2 패드(PAD2)의 개수는 3개 이상일 수도 있다. 제2 비트 라인(BL2)에 공통으로 연결되는 제2 패드들(PAD2)의 하나는 고전압 페이지 버퍼 영역(HV PBR)에 배치될 수 있고, 제2 패드들(PAD2)의 다른 하나는 저전압 페이지 버퍼 영역(LV PBR)에 배치될 수 있다.
제1 패드들(PAD1)은 제2 패드들(PAD2)에 각각 대응할 수 있다. 제1 패드들(PAD1) 각각은 대응하는 제2 패드(PAD2)와 마주하여 배치될 수 있다.
제1 패드들(PAD1)과 제2 패드들(PAD2)이 대응하는 것끼리 서로 연결되도록, 메모리 칩(MC) 상에 로직 칩(LC)이 본딩될 수 있다. 제1 컨택(C1), 제1 패드(PAD1), 제2 패드(PAD2) 및 제2 컨택(C2)은 메모리 칩(MC)의 제1 비트 라인(BL1)과 로직 칩(LC)의 제2 비트 라인(BL2) 간을 연결하는 전기적 경로(EP)를 구성할 수 있다.
메모리 칩(MC)의 제1 비트 라인(BL1)과 로직 칩(LC)의 제2 비트 라인(BL2) 사이에 복수의 전기적 경로들(EP)이 제공될 수 있다. 전기적 경로들(EP)의 하나는 고전압 페이지 버퍼 영역(HV PBR)에 배치될 수 있고, 전기적 경로들(EP)의 다른 하나는 저전압 페이지 버퍼 영역(LV PBR)에 배치될 수 있다. 복수의 전기적 경로들(EP)에 의하여 메모리 칩(MC)의 제1 비트 라인(BL1)과 로직 칩(LC)의 제2 비트 라인(BL2)이 메쉬(mesh) 형태로 상호 접속될 수 있다. 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 이들 사이를 연결하는 복수의 전기적 경로들(EP)은 메모리 셀 어레이(110)와 페이지 버퍼 회로 사이를 연결하는 메쉬형 배선 구조를 구성할 수 있다.
메모리 칩(MC)의 일측면과 로직 칩(LC)의 일측면 사이의 간극(gap)에 절연막(60)이 충진되어, 기계적 및 전기적 보강력을 제공할 수 있다. 절연막(60)은 열산화막을 포함할 수 있다.
도 6 및 도 7은 본 발명에 따른 반도체 메모리 장치의 배선 구조의 양태(mode)를 나타내는 사시도이다.
도 6을 참조하면, 메모리 칩과 로직 칩간 본딩시 A 부분에 도시된 바와 같이 패드 미스 얼라인이 발생할 수 있다. 이러한 경우, 제1 패드(PAD1)와 제2 패드(PAD2)간 컨택 면적이 감소할 수 있다.
도 7을 참조하면, 제1 패드(PAD1) 또는/및 제2 패드(PAD2)의 제작 공정 또는 메모리 칩과 로직 칩간 본딩 공정 중에, B 부분에 도시된 바와 같이 제1 패드(PAD1) 또는/및 제2 패드(PAD2)이 소실될 수 있다. 이러한 경우 제1 패드(PAD1)와 제2 패드(PAD2) 간 컨택 면적이 감소할 수 있다.
프로그램 동작시 로직 칩으로부터 전원 전압이 제2 패드(PAD2)와 제1 패드(PAD1) 간 컨택을 경유하여 메모리 칩의 제1 비트 라인(BL1)에 제공될 수 있다. 리드 동작시 로직 칩으로부터의 프리챠지 전압이 제2 패드(PAD2)와 제1 패드(PAD1) 간 컨택을 경유하여 메모리 칩의 제1 비트 라인(BL1)에 제공될 수 있다.
패드 미스 얼라인 또는 패드 소실 등으로 인해서 제1 패드(PAD1)와 제2 패드(PAD2) 간 컨택 저항이 커지게 되면 제1 비트 라인(BL1)에 원하는 레벨의 전원 전압 및 프리챠지 전압을 제공할 수 없게 되고, 이에 따라 잘못된 데이터가 프로그램되거나 리드되는 불량이 발생할 수 있다.
본 실시예에 의하면, 로직 칩의 제2 비트 라인(BL2)을 고전압 페이지 버퍼 영역(HV PBR)에만 국한하여 배치하지 않고 저전압 페이지 버퍼 영역(LV PBR)으로 확장하고, 고전압 페이지 버퍼 영역(HV PBR) 뿐만 아니라 저전압 페이지 버퍼 영역(LV PBR)에도 제1 패드들(PAD1) 및 제2 패드들(PAD2)을 구성함으로써 메모리 칩의 제1 비트 라인(BL1)과 로직 칩의 제2 비트 라인(BL2) 간을 연결하는 복수의 전기적 경로들(EP)를 제공할 수 있다. 복수의 전기적 경로들(EP)을 통해서 메모리 칩의 제1 비트 라인(BL1)과 로직 칩의 제2 비트 라인(BL2)이 메쉬 형태로 상호 접속되므로, 패드 미스 얼라인 또는 패드 소실 등으로 인해서 제1 패드(PAD1)와 제2 패드(PAD2) 간 컨택 저항이 증가한 경우에도 메모리 칩의 제1 비트 라인(BL1)과 로직 칩의 제2 비트 라인(BL2) 사이를 연결하는 배선의 저항을 낮게 유지할 수 있고, 이에 따라 프로그램 및 리드 불량을 억제할 수 있다.
도 8a는 본 발명과 관련된 반도체 메모리 장치의 보이드 발생 상황을 나타내는 사시도이고, 도 8b는 도 8a의 Ⅰ-Ⅰ'라인에 따른 단면도이고, 도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 보이드 발생 상황을 나타내는 사시도이고, 도 9b는 도 9a의 Ⅱ-Ⅱ'라인에 따른 단면도이다.
도 8a 및 도 8b를 참조하면, 메모리 칩(MC)과 로직 칩(LC)을 본딩한 후에 기계적 및 전기적 보강력을 제공하기 위하여 메모리 칩(MC)과 로직 칩(LC) 간 간극을 절연막(60)으로 채울 수 있다. 예시적으로, 절연막(60)은 열공정을 통해서 형성된 산화막으로 구성될 수 있다. 절연막(60) 형성 공정 중에 반도체 메모리 장치의 에지측에서 절연막(60)이 소실되어 보이드(VOID)가 생성될 수 있다. 절연막(60) 형성 공정에서 가해지는 열에 의해서 보이드 내부의 공기가 팽창되어 절연막(60)에 크랙이 생성될 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)가 고전압 페이지 버퍼 영역(HV PBR)에만 배치되고 저전압 페이지 버퍼 영역(LV PBR)에는 배치되지 않은 경우, 보이드 또는/및 크랙 발생시에 저전압 페이지 버퍼 영역(LV PBR)에서 메모리 칩(MC)과 로직 칩(LC) 간을 지탱하는 구조물을 부재로 인해서 메모리 칩(MC) 또는/및 로직 칩(LC)에 휨(warpage)이 발생할 수 있다.
도 9a 및 도 9b를 참조하면, 본 실시예에서는 로직 칩(LC)의 제2 비트 라인(BL2)을 고전압 페이지 버퍼 영역(HV PBR)에만 국한하여 배치하지 않고 저전압 페이지 버퍼 영역(LV PBR)으로 확장하고, 고전압 페이지 버퍼 영역(HV PBR) 뿐만 아니라 저전압 페이지 버퍼 영역(LV PBR)에도 제1 패드(PAD1)와 제2 패드(PAD2)를 배치하여 메모리 칩(MC)과 로직 칩(LC) 사이를 견고하게 지탱할 수 있으므로 절연막(60) 형성 공정 중에 절연막(60)에 보이드 및 크랙이 발생되더라도 메모리 칩(MC) 또는/및 로직 칩(LC)에 휨이 발생하는 것을 억제할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되고 제1 방향과 교차되는 제2 방향으로 신장되는 제1 비트 라인, 상기 제1 비트 라인에 공통으로 연결된 적어도 2개의 제1 패드들을 구비하는 메모리 칩; 및
    페이지 버퍼 회로, 상기 페이지 버퍼 회로와 연결되고 상기 페이지 버퍼 회로가 위치하는 페이지 버퍼 영역을 상기 제2 방향으로 횡단하는 제2 비트 라인, 상기 제2 비트 라인에 공통으로 연결되는 적어도 2개의 제2 패드들을 구비하며 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 메모리 칩 상에 본딩된 로직 칩;을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향에서 상기 제1 비트 라인과 상기 제2 비트 라인이 서로 중첩되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 패드들의 하나 및 이에 연결되는 제2 패드는 상기 제1 비트 라인과 상기 제2 비트 라인 간을 연결하는 전기적 경로를 구성하며,
    상기 제1 비트 라인과 상기 제2 비트 라인은 상기 제1 패드들과 상기 제2 패드들에 의해 제공되는 복수의 전기적 경로들을 통해서 메쉬 형태로 상호 연결되는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 전기적 경로들의 하나는 상기 페이지 버퍼 영역의 상기 제2 방향의 일단부에 배치되고 다른 하나는 상기 페이지 버퍼 영역의 상기 제2 방향의 타단부에 배치되는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 페이지 버퍼 영역은 제2 방향을 따라서 배치되는 상기 고전압 페이지 버퍼 영역 및 상기 저전압 페이지 버퍼 영역을 포함하고,
    상기 전기적 경로들의 하나는 상기 고전압 페이지 버퍼 영역에 배치되고 다른 하나는 상기 저전압 페이지 버퍼 영역에 배치되는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제2 패드들은 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향에서 상기 제2 비트 라인과 중첩되고, 상기 수직 방향으로 신장되는 컨택을 통해서 상기 제2 비트 라인에 연결되는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 제1 패드들은 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향에서 상기 제1 비트 라인과 중첩되고, 상기 수직 방향으로 신장되는 컨택을 통해서 상기 제1 비트 라인에 연결되는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 패드들은 상기 로직 칩과 마주하는 상기 메모리 칩의 일측면을 구성하는 제1 절연막의 상부면으로부터 돌출되고, 상기 제2 패드들은 상기 메모리 칩과 마주하는 상기 로직 칩의 일측면을 구성하는 제2 절연막의 상부면으로부터 돌출되는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 메모리 칩의 일측면과 상기 로직 칩의 일측면 사이의 간극을 채우는 절연막을 더 포함하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 메모리 셀 어레이는 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향을 따라서 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연막들; 및
    상기 로우 라인들 및 층간절연막들을 상기 수직 방향으로 관통하는 복수의 수직 채널들; 을 포함하는 반도체 메모리 장치.
  11. 메모리 셀 어레이를 포함하는 메모리 칩;
    상기 메모리 칩 상에 배치되고 페이지 버퍼 회로를 포함하는 로직 칩; 및
    상기 메모리 셀 어레이와 상기 페이지 버퍼 회로 사이를 연결하는 배선 구조;를 포함하며,
    상기 배선 구조는 상기 메모리 칩에 포함되고 상기 메모리 셀 어레이와 연결되며 제1 방향과 교차되는 제2 방향으로 신장되는 제1 비트 라인;
    상기 로직 칩에 포함되고 상기 페이지 버퍼 회로와 연결되며 상기 페이지 버퍼 회로가 위치하는 페이지 버퍼 영역을 상기 제2 방향으로 횡단하는 제2 비트 라인;
    상기 메모리 칩에 포함되고 상기 제1 비트 라인에 공통으로 연결되는 적어도 2개의 제1 패드들; 및
    상기 로직 칩에 포함되고 상기 제2 비트 라인에 공통으로 연결되며 제1 패드들에 본딩되는 적어도 2개의 제2 패드들;을 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향에서 상기 제1 비트 라인과 상기 제2 비트 라인이 서로 중첩되는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 제1 패드들의 하나와 이에 연결되는 제2 패드는 상기 제1 비트 라인과 상기 제2 비트 라인 간을 연결하는 전기적 경로를 구성하며,
    상기 제1 비트 라인과 상기 제2 비트 라인은 상기 제1 패드들과 상기 제2 패드들에 의해 제공되는 복수의 전기적 경로들을 통해서 메쉬 형태로 상호 연결되는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 전기적 경로들의 하나는 상기 페이지 버퍼 영역의 상기 제2 방향의 일단부에 배치되고 다른 하나는 상기 페이지 버퍼 영역의 상기 제2 방향의 타단부에 배치되는 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 페이지 버퍼 영역은 제2 방향을 따라서 배치되는 상기 고전압 페이지 버퍼 영역 및 상기 저전압 페이지 버퍼 영역을 포함하고,
    상기 전기적 경로들의 하나는 상기 고전압 페이지 버퍼 영역에 배치되고 다른 하나는 상기 저전압 페이지 버퍼 영역에 배치되는 반도체 메모리 장치.
  16. 제11 항에 있어서, 상기 제1 패드들은 상기 로직 칩과 마주하는 상기 메모리 칩의 일측면을 구성하는 제1 절연막의 상부면으로부터 돌출되고, 상기 제2 패드들은 상기 메모리 칩과 마주하는 상기 로직 칩의 일측면을 구성하는 제2 절연막의 상부면으로부터 돌출되는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 메모리 칩의 일측면과 상기 로직 칩의 일측면 사이의 간극을 채우는 절연막을 더 포함하는 반도체 메모리 장치.
  18. 제11 항에 있어서, 상기 메모리 셀 어레이는 상기 제1 방향 및 상기 제2 방향과 직교하는 수직 방향을 따라서 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연막들; 및
    상기 로우 라인들 및 층간절연막들을 상기 수직 방향으로 관통하는 복수의 수직 채널들; 을 포함하는 반도체 메모리 장치.
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