KR20210077038A - 3차원 반도체 메모리 장치 - Google Patents

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KR20210077038A
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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들이 마련된 셀 영역; 상기 소스 플레이트의 상부면에 평행한 제1 방향에서 상기 셀 영역과 이웃하여 배치되며 서로 다른 길이로 연장된 상기 전극층들에 연결된 복수의 컨택들이 마련된 계단 영역; 상기 계단 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제1 오프닝; 상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제2 오프닝; 상기 소스 플레이트 하부에 배치되며 상기 소스 플레이트 하부의 기판 상에 마련된 주변 회로와 연결된 복수의 하부 배선들; 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들 상에 배치되며 상기 컨택들과 연결된 복수의 상부 배선들; 상기 하부 배선들과 상기 상부 배선들 사이를 연결하는 복수의 수직 비아들;을 포함할 수 있다. 상기 수직 비아들은 상기 제1 오프닝을 통과하는 복수의 제1 수직 비아들 및 상기 제2 오프닝을 통과하는 복수의 제2 수직 비아들을 포함할 수 있다.

Description

3차원 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 반도체 메모리 장치가 제안되었다.
3차원 반도체 메모리 장치에서는 로우 라인들의 적층 개수를 늘림으로써 집적도를 높일 수 있다. 하지만, 로우 라인들의 개수에 비례하여 로우 라인들에 연결되는 배선들의 개수가 늘어나게 되므로 요구되는 메탈 레이어의 개수가 많다.
본 발명의 실시예들은 메탈 레이어 개수 감소에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들이 마련된 셀 영역; 상기 소스 플레이트의 상부면에 평행한 제1 방향에서 상기 셀 영역과 이웃하여 배치되며 서로 다른 길이로 연장된 상기 전극층들에 연결된 복수의 컨택들이 마련된 계단 영역; 상기 계단 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제1 오프닝; 상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제2 오프닝; 상기 소스 플레이트 하부에 배치되며 상기 소스 플레이트 하부의 기판 상에 마련된 주변 회로와 연결된 복수의 하부 배선들; 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들 상에 배치되며 상기 컨택들과 연결된 복수의 상부 배선들; 상기 하부 배선들과 상기 상부 배선들 사이를 연결하는 복수의 수직 비아들;을 포함할 수 있다. 상기 수직 비아들은 상기 제1 오프닝을 통과하는 복수의 제1 수직 비아들 및 상기 제2 오프닝을 통과하는 복수의 제2 수직 비아들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들이 마련된 셀 영역; 상기 소스 플레이트의 상부면에 평행한 제1 방향에서 상기 셀 영역과 이웃하여 배치되며 서로 다른 길이로 연장된 상기 전극층들에 연결된 복수의 컨택들이 마련된 계단 영역; 상기 계단 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제1 오프닝; 상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하며 상기 제1 방향을 따라서 배치되는 제2 오프닝 및 제3 오프닝; 상기 소스 플레이트 하부에 배치되며 상기 소스 플레이트 하부의 기판 상에 마련된 주변 회로와 연결된 복수의 하부 배선들; 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들 상에 배치되며 상기 컨택들과 연결된 복수의 상부 배선들; 상기 하부 배선들과 상기 상부 배선들 사이를 연결하는 복수의 수직 비아들;을 포함할 수 있다. 상기 수직 비아들은 상기 제1 오프닝을 통과하는 복수의 제1 수직 비아들, 상기 제2 오프닝을 통과하는 복수의 제2 수직 비아들 및 상기 제3 오프닝을 통과하는 복수의 제3 수직 비아들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역, 상기 셀 영역으로부터 제1 방향으로 연장된 계단 영역 및 상기 계단 영역으로부터 상기 제1 방향으로 연장된 주변 영역이 정의된 기판에 마련된 복수의 패스 트랜지스터들; 상기 패스 트랜지스터들 상부의 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들; 상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 수직 채널들; 상기 패스 트랜지스터와 상기 소스 플레이트 사이에 배치되며 상기 패스 트랜지스터들에 각각 연결된 복수의 하부 배선들; 상기 교대로 적층된 전극층들 및 층간절연층들의 상부에 배치되며 상기 계단 영역에서 상기 전극층들에 각각 접속되는 컨택들을 통해서 상기 전극층들에 연결된 복수의 상부 배선들; 및 상기 상부 배선들과 상기 하부 배선들 간을 연결하는 복수의 수직 비아들;을 포함할 수 있다. 상기 수직 비아들은 상기 계단 영역에서 상기 교대로 적층된 전극층들 및 층간절연층들에 마련된 제1 오프닝을 통과하는 제1 수직 비아들 및 상기 셀 영역에서 상기 교대로 적층된 전극층들 및 층간절연층들에 마련된 제2 오프닝을 통과하는 제2 수직 비아들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 메탈 레이어의 개수를 줄일 수 있다. 따라서, 메탈 레이어 형성에 필요한 제조 단계들을 줄이어 공정을 단순화함으로써 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄일 수 있다.
본 발명의 실시예들에 의하면, 로우 라인과 패스 트랜지스터 간을 연결하는 배선의 로딩을 낮출 수 있다. 따라서, 배선을 통해서 패스 트랜지스터에서 로우 라인으로 동작 전압이 전달되는 과정에서 발생하는 전압 강하를 억제시키어 메모리 셀에 낮은 전압이 인가됨으로 인해 유발되는 오동작을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 4a는 본 발명과 관련된 반도체 메모리 장치를 개략적으로 나타낸 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 부분을 나타낸 단면도이다.
도 6은 도 5의 메모리 구조체를 나타낸 평면도이다.
도 7은 도 5의 로직 구조체를 나타낸 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 주요 부분을 나타낸 단면도이다
도 9는 도 8의 메모리 구조체의 평면도이다.
도 10은 도 8의 로직 구조체의 평면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 이하의 설명에서는 본 발명이 낸드 플래시에 적용되는 경우를 나타내나, 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다. 로우 라인들(RL)에 동작 전압(X_V)을 전달하기 위하여, 로우 디코더(121)는 메모리 블록들(BLK)의 로우 라인들(RL)에 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다. 로우 디코더(120)에 포함된 패스 트랜지스터들의 개수는 메모리 블록의 개수 및 각 메모리 블록에 포함된 로우 라인들의 개수에 비례할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판 또는 소스 플레이트의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판 또는 소스 플레이트의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 및 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 및 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 사시도이고, 도 4a는 본 발명과 관련된 반도체 메모리 장치를 개략적으로 나타낸 평면도이고, 도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로우 디코더(도 1의 121), 페이지 버퍼 회로(도 1의 122) 및 주변 회로(도 1의 123)를 포함하는 로직 구조체(P)가 메모리 셀 어레이(도 1의 110)를 포함하는 메모리 구조체(C)의 하부에 배치될 수 있다.
메모리 셀 어레이(110)를 제외한 회로를 메모리 셀 어레이(110) 아래에 배치함으로써 PUC 구조는 레이아웃 면적을 효과적으로 감소시킬 수 있고, 이에 따라 단일 웨이퍼로부터 제조되는 반도체 메모리 장치(100)의 개수를 늘릴 수 있다.
도 4a를 참조하면, 반도체 메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터 로우 라인들(RL)에 제공되는 신호의 지연(delay)을 줄이는 것이 요구되고 있다. 이에, 로우 디코더(121)를 구성하는 회로들을 메모리 셀 어레이(110)에 인접하게 배치하고, 로우 라인들(RL)이 나열된 방향인 제2 방향(SD)을 따라서 배치하고 있다. 이에 따라, 로우 디코더(121)는 로우 라인들(RL)이 나열된 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제2 방향(SD)에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
또한, 반도체 메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)에서 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)로부터 페이지 버퍼 회로(122)에 수신되는 신호의 지연을 줄이는 것이 요구되고 있다. 이에, 페이지 버퍼 회로(122)를 구성하는 회로들을 메모리 셀 어레이(110)에 인접하게 배치하고, 비트 라인들(BL)이 나열된 방향을 따라서 배치하고 있다. 이에 따라, 페이지 버퍼 회로(122)는 비트 라인들(BL)이 나열된 방향인 제1 방향(FD)으로 연장된 형상을 가지도록 배치될 수 있고, 제1 방향(FD)에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
특정 방향에서 메모리 셀 어레이(110)와 동일하거나 유사한 길이를 갖는 로우 디코더(121) 및 페이지 버퍼 회로(122)의 배치 구조로 인하여, 페이지 버퍼 회로(122)는 메모리 셀 어레이(110)와 중첩하여 배치될 수 있고 로우 디코더(121)는 메모리 셀 어레이(110)와 중첩하지 않은 채로 기판(10)에 배치될 수 있다.
한편, 반도체 메모리 장치(100)의 대용량화 및 고집적화를 위하여 로우 라인들(RL)의 적층 개수를 늘리면 로우 디코더(121)에 포함되는 패스 트랜지스터들의 개수를 늘려야 할 것이다. 로우 디코더(121)의 제2 방향(SD) 길이를 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이로 유지하기 위해서는 늘어난 패스 트랜지스터들을 제1 방향(SD)을 따라서 배치해야 할 것이다. 이에 따라, 로우 디코더(121)의 제1 방향(SD) 길이가 길어 지게 되어 반도체 메모리 장치(100)의 제1 방향(SD) 길이가 패키징 가능한 사이즈 이상으로 커질 수 있다.
도 4b를 참조하면, 로우 디코더(121) 및 페이지 버퍼 회로(130) 각각은 2개 이상의 부분들로 분리되어 윈드밀(windmill)과 같이 배치될 수 있다. 예시적으로, 로우 디코더(121)에 포함되는 회로들은 제1 및 제2 로우 디코더(121A,121B)로 분리될 수 있고, 페이지 버퍼 회로(122)에 포함되는 회로들은 제1,제2 페이지 버퍼 회로(122A, 122B)로 분리될 수 있다. 제1,제2 로우 디코더(121A,121B) 및 제1,제2 페이지 버퍼 회로(122A, 122B)는 메모리 셀 어레이(110)와 제3 방향(TD)으로 완전히 중첩되도록 윈드밀(windmill)과 같이 배치될 수 있다. 페이지 버퍼 회로(130)뿐만 아니라 로우 디코더(121)도 메모리 셀 어레이(110)와 완전히 중첩되면 반도체 메모리 장치(100)의 사이즈를 줄이는 것이 가능할 것이다. 하지만, 로우 디코더(121)의 상부가 메모리 셀 어레이(110)에 의해서 막히게 되므로 메모리 셀 어레이(110)의 로우 라인들(RL)과 로우 디코더(121)의 패스 트랜지스터들 간 연결을 위해서는 메모리 셀 어레이(110)를 피해서 우회 배선 경로를 구성해야 할 것이다.
우회 배선 경로를 구성하는 방법으로, 메모리 셀 어레이(110)의 로우 라인들(RL)에 연결된 상부 배선들(TM) 및 로우 디코더(120)의 패스 트랜지스터들에 연결된 하부 배선들(UM)을 메모리 셀 어레이(110)의 바깥쪽 주변 영역(PR)으로 인출하고, 주변 영역(PR)에서 수직 비아들(V)을 이용하여 상부 배선들(TM)과 하부 배선들(UM) 간을 연결하는 방법이 사용될 수 있다. 이 경우, 주변 영역(PR) 부근에서 상부 배선들(TM) 및 하부 배선들(UM)의 개수가 많아 지게 되어 필요한 메탈 레이어들의 개수가 늘어나게 될 것이다. 이에 따라, 메탈 레이어 형성에 필요한 제조 단계들이 많아 지게 되어 제조 시간 및 제조 비용이 늘어나고 제조 공정 동안에 불량이 발생할 확률이 커질 수 있다.
메모리 블록의 개수를 줄이면 로우 라인들(RL)의 개수 및 패스 트랜지스터들의 개수를 줄일 수 있고, 로우 라인들(RL)과 패스 트랜지스터들 간을 연결하는 배선의 개수를 줄일 수 있으므로 메탈 레이어의 개수를 늘리지 않아도 될 것이다. 그러나, 반도체 메모리 장치(100)의 용량을 그대로 유지한 상태로 메모리 블록의 개수를 줄이면 단일 메모리 블록에 포함되는 셀 스트링의 개수가 늘어나게 되는데, 이 경우 셀 스트링들과 로우 라인들(RL) 간 기생 캐패시턴스가 증가되어 반도체 메모리 장치(100)의 동작 특성이 열화될 것이다.
본 실시예들은, 반도체 메모리 장치(100)의 동작 특성이 열화되는 문제를 초래하지 않으면서 메탈 레이어의 개수를 줄일 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 부분을 나타낸 단면도이고, 도 6은 도 5의 메모리 구조체를 나타낸 평면도이고, 도 7은 도 5의 로직 구조체를 나타낸 평면도이다. 도 5는 본 발명의 이해를 돕기 위한 도면으로, 특정 방향으로 절취한 단면도를 나타내는 것은 아니다. 도 5는 본 발명의 이해를 돕기 위한 도면으로, 특정 방향으로 절취한 단면도를 나타내는 것은 아니다.
도 5 및 도 6을 참조하면, 반도체 메모리 장치(100)는 셀 영역(CR), 셀 영역(CR)으로부터 제1 방향(FD)으로 연장된 계단 영역(SR), 계단 영역(SR)으로부터 제1 방향(FD)으로 연장된 주변 영역(PR)을 포함할 수 있다. 셀 영역(CR), 계단 영역(SR) 및 주변 영역(PR)이 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다.
메모리 구조체(C)는 소스 플레이트(12) 및 소스 플레이트(12) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다. 전극층들(20)은 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다. 전극층들(20)은 로우 라인들(도 1의 RL)을 구성할 수 있다.
전극층들(20)은 셀 영역(CR)으로부터 계단 영역(SR)을 향해 서로 다른 길이로 연장되어 계단 영역(SR)에서 계단 구조를 구성할 수 있다. 계단 영역(SR)에서 전극층들(20) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(LP)을 가질 수 있다.
전극층들(20) 및 층간절연층들(22)을 복수의 블록들(blocks) 또는/및 복수의 핑거들(fingers)로 분할하는 복수의 공통 소스 라인들(CSL)이 마련될 수 있다. 공통 소스 라인들(CSL)은 제1 방향(FD)을 따라서 신장되고, 제2 방향(SD)을 따라서 배치될 수 있다. 공통 소스 라인들(CSL)은 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 제3 방향(TD)으로 관통하여 소스 플레이트(12)에 연결될 수 있다. 공통 소스 라인(CSL)의 제2 방향(SD) 양측벽에 측벽 절연막(미도시)이 마련되어 공통 소스 라인(CSL)과 전극층들(20) 간을 분리할 수 있다. 드레인 선택 라인(DSL)에 슬릿(SLT)이 마련될 수 있다. 슬릿(SLT)은 제1 방향(FD)으로 신장되며 드레인 선택 라인(DSL)을 블록보다 작은 단위 또는/및 핑거보다 작은 단위로 분할할 수 있다.
셀 영역(CR)에 복수의 수직 채널들(CH)이 마련될 수 있다. 수직 채널들(CH)은 전극층들(20) 및 층간절연층들(22)을 제3 방향(TD)으로 관통할 수 있다. 수직 채널들(CH)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 드레인 선택 라인(DSL)을 모두 관통할 수 있다. 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다.
소스 플레이트(12) 상에 절연막(40)이 마련되어 교대로 적층된 전극층들(20) 및 층간절연층들(22)의 상부면 및 측면을 덮고, 채널 구조체들(CH)의 측면을 덮을 수 있다. 계단 영역(SR)에서 절연막(40)과 교대로 적층된 전극층들(20) 및 층간절연층들(22)에 제1 오프닝(OFC1)이 마련될 수 있다. 셀 영역(CR)에서 절연막(40)과 교대로 적층된 전극층들(20) 및 층간절연층들(22)에 제2 오프닝(OFC2)이 마련될 수 있다. 제1,제2 오프닝(OFC1,OFC2)은 절연막(40)과 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 관통할 수 있다. 본 실시예에서, 제1 오프닝(OFC1)은 소스 선택 라인(SSL), 워드 라인들(WL1-WL2)을 관통할 수 있다. 제2 오프닝(OFC2)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 드레인 선택 라인(DSL) 모두를 관통할 수 있다. 비록, 본 실시예에서 제1 오프닝(OFC1)이 소스 선택 라인(SSL), 워드 라인들(WL1-WL2)을 관통하는 경우를 나타내나, 제1 오프닝(OFC1)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 드레인 선택 라인(DSL)의 적어도 하나를 관통할 수 있다. 제1,제2 오프닝(OFC1,OFC2)은 절연막(42)으로 채워 질 수 있다.
절연막들(40,42) 상에 절연막(44)이 마련되어 수직 채널들(CH)의 상부면을 덮을 수 있다. 셀 영역(CR)에서 절연막(44) 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배치될 수 있다. 도면의 간소화를 위하여, 도 6에 하나의 비트 라인(BL)만 도시하였으나, 복수의 비트 라인들(BL)이 제1 방향(FD)을 따라서 반복하여 배치되는 것으로 이해되어야 할 것이다. 비트 라인들(BL) 각각은 비트 라인 컨택들(BLC)을 통해서 수직 채널들(CH)에 연결될 수 있다.
절연막(44) 상에 절연막(46)이 마련되어 비트 라인들(BL)을 덮을 수 있다. 절연막(44) 상에 소스 라인(SL)이 배치될 수 있다. 소스 라인(SL)은 컨택(미도시)을 통해서 공통 소스 라인(CSL)에 연결될 수 있다. 절연막(46) 상에 절연막(48)이 마련되어 소스 라인(SL)을 덮을 수 있다.
계단 영역(SR)에서 전극층들(20)의 패드 영역들(LP) 상에 제1 컨택들(C1)이 각각 배치될 수 있다. 제1 컨택들(C1)은 계단 영역(SR)에서 전극층들(20)의 패드 영역들(LP)에 접속되며 패드 영역들(LP)로부터 제3 방향(TD)으로 돌출될 수 있다.
절연막들(44,46) 상에 복수의 상부 배선들(TM1,TM2)이 배치될 수 있다. 상부 배선들(TM1,TM2)의 일단부들은 계단 영역(SR)에서 제1 컨택들(C1)에 각각 연결될 수 있다. 상부 배선들(TM1,TM2) 중 일부의 타단부들은 계단 영역(SR)의 제1 오프닝(OFC1) 상부로 연장될 수 있고, 나머지의 타단부들은 셀 영역(CR)의 제2 오프닝(OFC2) 상부로 연장될 수 있다. 상부 배선들(TM1,TM2)은 제1 오프닝(OFC1) 상부로 연장되는 제1 상부 배선들(TM1) 및 제2 오프닝(OFC2) 상부로 연장되는 제2 상부 배선들(TM2)을 포함할 수 있다. 제1 상부 배선들(TM1)은 계단 영역(SR)에 배치될 수 있다. 제2 상부 배선들(TM2)의 일단부들은 계단 영역(SR)에 배치되고 제2 상부 배선들(TM2)의 타단부들은 셀 영역(CR)에 배치될 수 있다.
제1 상부 배선들(TM1)에 연결된 제1 컨택들(C1)은 제2 상부 배선들(TM2)에 연결된 제1 컨택들(C1)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 역으로, 제2 상부 배선들(TM2)에 연결된 제1 컨택들(C1)은 제1 상부 배선들(TM1)에 연결된 제1 컨택들(C1)과 비교해서 셀 영역(CR)에 가깝게 배치될 수 있다. 제1 상부 배선들(TM1)은 제2 상부 배선들(TM2)과 비교해서 주변 영역(SR)에 가깝게 배치될 수 있다. 제1 상부 배선들(TM1)과 제2 상부 배선들(TM2)은 제1 방향(FD)을 따라서 분산하여 배치될 수 있다.
제1 상부 배선들(TM1)은 비트 라인들(BL)과 동일한 층에 배치될 수 있다. 이러한 경우, 제1 상부 배선들(TM1)은 비트 라인들(BL)과 동일한 공정 단계에서 생성될 수 있고, 비트 라인들(BL)과 동일한 물질로 구성될 수 있다.
제2 상부 배선들(TM2)은 비트 라인들(BL)보다 상부층에 배치될 수 있다. 예시적으로, 제2 상부 배선들(TM2)은 비트 라인들(BL)의 상부의 소스 라인(SL)과 동일한 층에 배치될 수 있다. 이러한 경우에 제2 상부 배선들(TM2)은 소스 라인(SL)과 같은 공정 단계에서 생성될 수 있으며, 소스 라인(SL)과 동일한 물질로 구성될 수 있다. 비록, 본 실시예는 제1 상부 배선들(TM1)과 제2 상부 배선들(TM2)이 서로 다른 층에 배치되는 경우를 나타내나, 제1 상부 배선들(TM1)과 제2 상부 배선들(TM2)은 같은 층에 배치될 수도 있다.
제1,제2 오프닝(OFC1,OFC2)에 제1,제2 상부 배선들(TM1,TM2)의 타단부들에 각각 연결된 수직 비아들(V1,V2)이 마련될 수 있다. 수직 비아들(V1,V2)은 제1 상부 배선들(TM1)에 연결되는 제1 수직 비아들(V1) 및 제2 상부 배선들(TM2)에 연결되는 제2 수직 비아들(V2)을 포함할 수 있다.
제1 수직 비아들(V1)의 상단들은 제1 상부 배선들(TM1)에 각각 접속되고 제1 수직 비아들(V1)의 하단들은 제1 오프닝(OFC1)을 통과하여 로직 구조체(P)로 연장될 수 있다. 제2 수직 비아들(V2)의 상단들은 제2 상부 배선들(TM2)에 각각 접속되고 제2 수직 비아들(V2)의 하단들은 제2 오프닝(OFC2)을 통과하여 로직 구조체(P)로 연장될 수 있다.
도 5 및 도 7을 참조하면, 로직 구조체(P)는 기판(10) 및 기판(10) 상에 배치된 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 도 5 및 7은 패스 트랜지스터들(PTR)이 계단 영역(SR) 및 계단 영역(SR)과 인접한 셀 영역(CR)의 가장자리에 배치되는 경우를 나타낸다. 도시하지 않았지만, 패스 트랜지스터들(PTR)은 계단 영역(SR)에는 배치되지 않고 셀 영역(CR)에만 배치될 수도 있다.
기판(10)에 소자분리막(10A)에 의해 정의된 활성 영역(ACT)이 마련될 수 있다. 패스 트랜지스터들(PTR) 각각은 게이트(G) 및 게이트(G) 양측 활성 영역(ACT)에 마련된 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 기판(10) 상에 절연막(50)이 마련되어 패스 트랜지스터들(PTR)을 덮을 수 있다. 패스 트랜지스터들(PTR)의 소스 영역들(S) 상에 제2 컨택들(C2)이 마련될 수 있다. 제2 컨택들(C2)은 절연막(50)을 관통하여 패스 트랜지스터들(PTR)의 소스 영역들(S)에 각각 연결될 수 있다.
절연막(50) 상에 하부 배선들(UM1,UM2)이 배치될 수 있다. 절연막(50) 상에 하부 배선들(UM1,UM2)을 덮는 절연막(52)이 마련될 수 있다. 소스 플레이트(12)는 절연막(52) 상에 배치될 수 있다.
하부 배선들(UM1,UM2)의 일단부들은 제2 컨택들(C2)에 각각 연결될 수 있다. 하부 배선들(UM1,UM2) 중 일부의 타단부들은 제1 오프닝(OFC1) 하부로 연장될 수 있고, 나머지의 타단부들은 제2 오프닝(OFC2) 하부로 연장될 수 있다. 수직 비아들(V1,V2)은 하부 배선들(UM1,UM2)의 타단부들에 각각 접속될 수 있다. 하부 배선들(UM1,UM2)은 제1 수직 비아들(V1)에 연결된 제1 하부 배선들(UM1) 및 제2 수직 비아들(V2)에 연결된 제2 하부 배선들(UM2)을 포함할 수 있다.
하부 배선들(UM1,UM2)은 메모리 구조체(C)의 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 공정 불량, 예를 들면, 힐락(hillock)을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 하부 배선들(UM1,UM2)은 공정 임계 온도에서 내열 특성을 갖도록 공정 임계 온도보다 높은 용융점들을 갖는 물질로 구성될 수 있다. 예를 들면, 하부 배선들(UM1,UM2)을 구성하는 물질은 텅스텐(W)을 포함할 수 있다. 한편, 상부 배선들(TM1,TM2)을 구성하는 도전 물질은 하부 배선들(UM1,UM2)을 구성하는 도전 물질보다 낮은 비저항을 갖는 물질로 구성될 수 있다. 예를 들면, 상부 배선들(TM1,TM2)을 구성하는 물질은 구리 또는 알루미늄과 같이 공정 임계 온도보다 낮은 온도에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 물질로 구성될 수 있다. 상부 배선들(TM1,TM2)이 메모리 구조체(C)의 제조 단계의 후반부에서 형성되기 때문에 낮은 용융점 및 낮은 비저항을 갖는 물질이 상부 배선들(TM1,TM2)을 구성하는 도전 물질로 사용될 수 있다. 상술한 바와 같은 제조 공정 상의 제약으로 인하여, 하부 배선들(UM1,UM2)의 비저항은 상부 배선들(TM1,TM2)의 비저항보다 상대적으로 큰 값을 가질 수 있다.
패스 트랜지스터들(PTR)은 제1 하부 배선들(UM1)에 연결되는 제1 패스 트랜지스터들(PTR1) 및 제2 하부 배선들(UM2)에 연결되는 제2 패스 트랜지스터들(PTR2)을 포함할 수 있다. 제1 패스 트랜지스터들(PTR1)은, 제2 패스 트랜지스터들(PRT2)과 비교해서, 주변 영역(PR)에 가깝게 배치될 수 있다. 제1 하부 배선들(UM1)은 제2 하부 배선들(UM2)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 제1 하부 배선들(UM1)과 제2 하부 배선들(UM2)은 제1 방향(FD)을 따라서 분산될 수 있다.
본 실시예에 의하면, 상부 배선들(TM1,TM2) 및 하부 배선들(UM1,UM2)이 한 방향으로 인출되지 않고 계단 영역(SR)의 제1 오프닝(OFC1) 및 셀 영역(CR)의 제2 오프닝(PFC2)으로 분산하여 인출되므로 상부 배선들(TM1,TM2) 및 하부 배선들(UM1,UM2)이 특정 영역에 밀집되지 않는다. 따라서, 단일 메탈 레이어에 배치 가능한 상부 배선들의 및 하부 배선들의 개수를 늘릴 수 있고, 상부 배선들 및 하부 배선들의 배치에 요구되는 메탈 레이어의 개수를 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 도시한 단면도이고, 도 9는 도 8의 메모리 구조체의 평면도이고, 도 10은 도 8의 로직 구조체의 평면도이다. 도 8은 본 발명의 이해를 돕기 위한 도면으로, 특정 방향으로 절취한 단면도를 나타내는 것은 아니다.
도 8 내지 도 10을 참조하면, 계단 영역(SR)에 제1 오프닝(OFC1)이 배치되고, 셀 영역(CR)에 제1 방향(FD)을 따라서 제2 오프닝(OFC2) 및 제3 오프닝(OFC3)이 배치될 수 있다. 예시적으로, 도 8 내지 도 10에서는 셀 영역(CR)에 배치되는 오프닝들의 개수가 2개인 경우를 나타내나, 셀 영역(CR)에 배치되는 오프닝들의 개수가 이에 한정되는 것은 아니다. 셀 영역(CR)에 제1 방향(FD)을 따라서 복수의 오프닝들이 마련될 수 있다.
제1 내지 제3 오프닝(OFC1 내지 OFC3)은 절연막(40), 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 관통할 수 있다. 제1 내지 제3 오프닝(OFC1 내지 OFC3)은 절연막(42)으로 채워질 수 있다. 본 실시예에서, 제1 오프닝(OFC1)은 소스 선택 라인(SSL), 워드 라인들(WL1-WL2)을 관통할 수 있다. 제2 오프닝(OFC2) 및 제3 오프닝(OFC3)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 드레인 선택 라인(DSL) 모두를 관통할 수 있다. 비록, 본 실시예에서 제1 오프닝(OFC1)이 소스 선택 라인(SSL), 워드 라인들(WL1-WL2)을 관통하는 경우를 나타내나, 제1 오프닝(OFC1)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL1-WL6) 및 드레인 선택 라인(DSL)의 적어도 하나를 관통할 수 있다.
상부 배선들(TM1,TM2,TM3)의 일단부들은 계단 영역(SR)에서 제1 컨택들(C1)에 각각 연결될 수 있다. 상부 배선들(TM1,TM2,TM3) 중 일부의 타단부들은 계단 영역(SR)의 제1 오프닝(OFC1) 상부로 연장될 수 있고, 다른 일부의 타단부들은 셀 영역(CR)의 제2 오프닝(OFC2) 상부로 연장될 수 있고, 나머지의 타단부들은 셀 영역(CR)의 제3 오프닝(OFC3) 상부로 연장될 수 있다. 상부 배선들(TM1,TM2,TM3)은 제1 오프닝(OFC1) 상부로 연장되는 제1 상부 배선들(TM1), 제2 오프닝(OFC2) 상부로 연장되는 제2 상부 배선들(TM2), 그리고 제3 오프닝(OFC3) 상부로 연장되는 제3 상부 배선들(TM3)을 포함할 수 있다.
제1 상부 배선들(TM1)에 연결된 제1 컨택들(C1)은 제2 상부 배선들(TM2)에 연결된 제1 컨택들(C1)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 제2 상부 배선들(TM2)에 연결된 제1 컨택들(C1)은 제3 상부 배선들(TM3)에 연결된 제1 컨택들(C1)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다.
제1 상부 배선들(TM1)은 계단 영역(SR)에 배치될 수 있다. 제2,제3 상부 배선들(TM2,TM3)의 일단부들은 계단 영역(SR)에 배치되고 제2,제3 상부 배선들(TM2,TM3)의 타단부들은 셀 영역(CR)에 배치될 수 있다. 제1 상부 배선들(TM1)은 제2 상부 배선들(TM2)과 비교해서 주변 영역(SR)에 가깝게 배치될 수 있다. 제2 상부 배선들(TM2)은 제3 상부 배선들(TM3)과 비교해서 주변 영역(SR)에 가깝게 배치될 수 있다. 제1 상부 배선들(TM1), 제2 상부 배선들(TM2) 및 제3 상부 배선들(TM3)은 제1 방향(FD)을 따라서 분산하여 배치될 수 있다.
제1 상부 배선들(TM1)은 비트 라인들(BL)과 같은 층에 배치될 수 있다. 제2 상부 배선들(TM2)은 비트 라인들(BL)보다 상부층에 배치될 수 있다. 예시적으로, 제2 상부 배선들(TM2)은 비트 라인들(BL)의 상부의 소스 라인(SL)과 같은 층에 배치될 수 있다. 제3 상부 배선들(TM3)은 소스 라인(SL)보다 상부층에 배치될 수 있다. 비록, 본 실시예에서는 제3 상부 배선들(TM3)이 소스 라인(SL)의 상부층에 배치되는 경우를 나타내나, 제3 상부 배선들(TM3)은 소스 라인(SL)과 같은 층에 배치될 수도 있다.
제1,제2,제3 오프닝(OFC1,OFC2,OFC3)에 제1,제2,제3 상부 배선들(TM1,TM2,TM3)에 각각 연결된 수직 비아들(V1,V2,V3)이 배치될 수 있다. 수직 비아들(V1,V2,V3)은 제1 상부 배선들(TM1)에 연결된 제1 수직 비아들(V1), 제2 상부 배선들(TM2)에 연결된 제2 수직 비아들(V2), 그리고 제3 상부 배선들(TM3)에 연결되는 제3 수직 비아들(V3)을 포함할 수 있다.
제1 수직 비아들(V1)의 상단들은 제1 상부 배선들(TM1)에 각각 접속되고 제1 수직 비아들(V1)의 하단들은 제1 오프닝(OFC1)을 통과하여 로직 구조체(P)로 연장될 수 있다. 제2 수직 비아들(V2)의 상단들은 제2 상부 배선들(TM2)에 각각 접속되고 제2 수직 비아들(V2)의 하단들은 제2 오프닝(OFC2)을 통과하여 로직 구조체(P)로 연장될 수 있다. 제3 수직 비아들(V3)의 상단들은 제3 상부 배선들(TM3)에 각각 접속되고 제3 수직 비아들(V3)의 하단들은 제3 오프닝(OFC3)을 통과하여 로직 구조체(P)로 연장될 수 있다.
도 8 및 도 10을 참조하면, 하부 배선들(UM1,UM2,UM3)의 일단부들은 제2 컨택들(C2)을 통해서 패스 트랜지스터들(PTR1,PTR2,PTR3)의 소스 영역들(S)에 각각 연결될 수 있다. 하부 배선들(UM1,UM2,UM3) 중 일부의 타단부들은 제1 오프닝(OFC1) 하부로 연장될 수 있고, 다른 일부의 타단부들은 제2 오프닝(OFC2) 하부로 연장될 수 있고, 나머지의 타단부들은 제3 오프닝(OFC3) 하부로 연장될 수 있다. 제1 내지 제 3 수직 비아들(V1,V2,V3)이 하부 배선들(UM1,UM2,UM3)의 타단부들에 각각 연결될 수 있다. 하부 배선들(UM1,UM2)은 제1 수직 비아들(V1)에 연결된 제1 하부 배선들(UM1), 제2 수직 비아들(V2)에 연결된 제2 하부 배선들(UM2), 제3 수직 비아들(V3)에 연결된 제3 하부 배선들(UM3)을 포함할 수 있다.
패스 트랜지스터들(PTR)은 제1 하부 배선들(UM1)에 연결되는 제1 패스 트랜지스터들(PTR1), 제2 하부 배선들(UM2)에 연결되는 제2 패스 트랜지스터들(PTR2), 그리고 제3 하부 배선들(UM3)에 연결되는 제3 패스 트랜지스터들(PTR3)을 포함할 수 있다. 제1 패스 트랜지스터들(PTR1)은 제2 패스 트랜지스터들(PRT2)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 제2 패스 트랜지스터들(PTR2)은 제3 패스 트랜지스터들(PRT3)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다.
제1 하부 배선들(UM1)은 제2 하부 배선들(UM2)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 제2 하부 배선들(UM2)은 제3 하부 배선들(UM3)과 비교해서 주변 영역(PR)에 가깝게 배치될 수 있다. 제1 하부 배선들(UM1), 제2 하부 배선들(UM2) 및 제3 하부 배선들(UM3)은 제1 방향(FD)을 따라서 분산될 수 있다.
주변 영역(PR)과 멀리 떨어진 패스 트랜지스터(PRT3)와 전극층(20) 간 연결을 위해서는 긴 길이의 배선을 사용해야 할 것이다. 배선의 길이가 길어지면 로딩이 증가하므로, 배선을 통해서 패스 트랜지스터에서 전극층(20)으로 동작 전압이 전달되는 과정에서 동작 전압이 큰 폭으로 드롭(drop)되어 전극층(20)에 낮은 레벨의 동작 전압이 인가될 수 있다.
전극층(20)에 낮은 레벨의 동작 전압이 인가되면 반도체 메모리 장치의 신뢰성이 저하될 수 있다. 예시적으로, 프로그램 동작시 워드 라인에 낮은 프로그램 전압이 인가되면 메모리 셀의 문턱 전압 상승 폭이 적어지게 되어 셀 분포 특성이 열화된 슬로우 셀(slow cell)이 생성될 수 있다. 즉, 슬로우 폐일(slow fail)이 유발될 수 있다. 따라서, 주변 영역(PR)과 멀리 떨어진 패스 트랜지스터(PRT3)와 전극층(20) 간을 연결하는 배선의 로딩을 낮출 필요가 있다.
전술한 바와 같이, 상부 배선들(TM1,TM2,TM3)을 구성하는 도전 물질이 하부 배선들(UM1,UM2,TM3)을 구성하는 도전 물질보다 낮은 비저항을 가지므로, 주변 영역(PR)과 멀리 떨어진 패스 트랜지스터(PRT3)와 이에 대응하는 전극층(20) 간을 연결하는 배선의 로딩을 낮추기 위해서는 패스 트랜지스터(PRT3)와 이에 대응하는 전극층(20) 간을 연결하는데 사용되는 하부 배선(UM3)의 길이를 단축시켜야 할 것이다.
본 실시예에 따르면, 셀 영역(CR)에 패스 트랜지스터들(PTR1 내지 PTR3)의 배열 방향인 제1 방향(FD)을 따라서 복수의 오프닝들(OFC2,OFC3)이 제공되므로, 계단 영역(SR)으로부터의 거리가 먼 패스 트랜지스터(PRT3)와 오프닝(OFC3) 간 거리를 줄일 수 있다. 이에 따라, 계단 영역(SR)으로부터의 거리가 먼 패스 트랜지스터(PRT3)와 전극층(20) 간을 연결하는데 사용되는 하부 배선(UM3)을 오프닝(OFC3)과 패스 트랜지스터(PRT3) 사이를 잇는 짧은 길이로 구성할 수 있으므로, 배선의 로딩을 낮출 수 있고 배선 로딩으로 인한 동작 전압 드롭을 억제시키어 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들이 마련된 셀 영역;
    상기 소스 플레이트의 상부면에 평행한 제1 방향에서 상기 셀 영역과 이웃하여 배치되며 서로 다른 길이로 연장된 상기 전극층들에 연결된 복수의 컨택들이 마련된 계단 영역;
    상기 계단 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제1 오프닝;
    상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제2 오프닝;
    상기 소스 플레이트 하부에 배치되며 상기 소스 플레이트 하부의 기판 상에 마련된 주변 회로와 연결된 복수의 하부 배선들;
    상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들 상에 배치되며 상기 컨택들과 연결된 복수의 상부 배선들;
    상기 하부 배선들과 상기 상부 배선들 사이를 연결하는 복수의 수직 비아들;을 포함하며,
    상기 수직 비아들은 상기 제1 오프닝을 통과하는 복수의 제1 수직 비아들 및 상기 제2 오프닝을 통과하는 복수의 제2 수직 비아들을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 상부 배선들은 상기 제1 수직 비아들에 연결된 제1 상부 배선들; 및
    상기 제2 수직 비아들에 연결된 제2 상부 배선들;을 포함하며,
    상기 제1 상부 배선들은 상기 계단 영역에 배치되고,
    상기 제2 상부 배선들의 일단부들은 상기 계단 영역에 배치되고 상기 일단부와 대향하는 상기 제2 상부 배선들의 타단부들은 상기 셀 영역에 배치되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제2 상부 배선들에 연결된 상기 컨택들은 상기 제1 상부 배선들에 연결된 상기 컨택들과 비교해서 상기 셀 영역에 가깝게 배치되는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 셀 영역에서 상기 전극층들의 상부에 배치되는 복수의 비트 라인들을 더 포함하며,
    상기 제1 상부 배선들은 상기 비트 라인들과 같은 층에 배치되는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 셀 영역에서 상기 전극층들의 상부에 배치되는 복수의 비트 라인들을 더 포함하며,
    상기 제2 상부 배선들은 상기 비트 라인들보다 상부 층에 배치되는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 셀 영역에서 상기 비트 라인들의 상부 층에 배치되는 소스 라인을 더 포함하며, 상기 제2 상부 배선들은 상기 소스 라인과 동일한 층에 배치되는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 주변 회로는 복수의 패스 트랜지스터들을 포함하고,
    상기 패스 트랜지스터들은 상기 계단 영역 및 상기 셀 영역에 배치되는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 하부 배선들은 상기 제1 수직 비아들에 연결된 제1 하부 배선들 및 상기 제2 수직 비아들에 연결된 제2 하부 배선들을 포함하며,
    상기 셀 영역과 이웃하는 상기 계단 영역의 일측와 대향하는 상기 계단 영역의 타측와 상기 제1 방향으로 이웃하여 배치되는 주변 영역을 더 포함하며, 상기 제1 하부 배선들에 연결된 패스 트랜지스터들이 상기 제2 하부 배선들에 연결된 패스 트랜지스터들과 비교해서 상기 주변 영역에 가깝게 배치되는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 상부 배선들은 상기 하부 배선들보다 낮은 비저항을 갖는 물질로 구성된 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 셀 영역에서 상기 전극층들은 순차적으로 적층된 적어도 하나의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인을 포함하고,
    상기 제2 오프닝은 상기 셀 영역의 상기 소스 선택 라인, 상기 복수의 워드 라인들 및 상기 드레인 선택 라인을 관통하는 반도체 메모리 장치.
  11. 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들이 마련된 셀 영역;
    상기 소스 플레이트의 상부면에 평행한 제1 방향에서 상기 셀 영역과 이웃하여 배치되며 서로 다른 길이로 연장된 상기 전극층들에 연결된 복수의 컨택들이 마련된 계단 영역;
    상기 계단 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하는 제1 오프닝;
    상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 상기 수직 방향으로 관통하며 상기 제1 방향을 따라서 배치되는 제2 오프닝 및 제3 오프닝;
    상기 소스 플레이트 하부에 배치되며 상기 소스 플레이트 하부의 기판 상에 마련된 주변 회로와 연결된 복수의 하부 배선들;
    상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들 상에 배치되며 상기 컨택들과 연결된 복수의 상부 배선들;
    상기 하부 배선들과 상기 상부 배선들 사이를 연결하는 복수의 수직 비아들;을 포함하며,
    상기 수직 비아들은 상기 제1 오프닝을 통과하는 복수의 제1 수직 비아들, 상기 제2 오프닝을 통과하는 복수의 제2 수직 비아들 및 상기 제3 오프닝을 통과하는 복수의 제3 수직 비아들을 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 상부 배선들은 상기 제1 수직 비아들에 연결된 제1 상부 배선들;
    상기 제2 수직 비아들에 연결된 제2 상부 배선들; 및
    상기 제3 수직 비아들에 연결된 제3 상부 배선들; 을 포함하며,
    상기 제1 상부 배선들은 상기 계단 영역에 배치되고, 상기 제2, 제3 상부 배선들의 일단부들은 상기 계단 영역에 배치되고 상기 일단부와 대향하는 상기 제2, 제3 상부 배선들의 타단부들은 상기 셀 영역에 배치되는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 제2 상부 배선들에 연결된 상기 컨택들은 상기 제1 상부 배선들에 연결된 상기 컨택들과 비교해서 상기 셀 영역에 멀리 배치되고, 상기 제3 상부 배선들에 연결된 상기 컨택들은 상기 제2 상부 배선들에 연결된 상기 컨택들과 비교해서 상기 셀 영역에 가깝게 배치되는 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 셀 영역에서 상기 전극층들의 상부에 배치되는 복수의 비트 라인들을 더 포함하며,
    상기 제1 상부 배선들은 상기 비트 라인들과 같은 층에 배치되는 반도체 메모리 장치.
  15. 제12 항에 있어서, 상기 셀 영역에서 상기 전극층들의 상부에 배치되는 복수의 비트 라인들을 더 포함하며,
    상기 제2, 제3 상부 배선들은 상기 비트 라인들보다 상부 층에 배치되는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 셀 영역에서 상기 비트 라인들의 상부 층에 배치되는 소스 라인을 더 포함하며, 상기 제2, 제3 상부 배선들은 상기 소스 라인과 동일한 층에 배치되는 반도체 메모리 장치.
  17. 제11 항에 있어서, 상기 주변 회로는 복수의 패스 트랜지스터들을 포함하고,
    상기 패스 트랜지스터들은 상기 계단 영역 및 상기 셀 영역에 배치되는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 셀 영역과 이웃하는 상기 계단 영역의 일측와 대향하는 상기 계단 영역의 타측과 상기 제1 방향으로 이웃하는 주변 영역을 더 포함하며,
    상기 하부 배선들은 상기 제1 수직 비아들에 연결된 제1 하부 배선들;
    상기 제2 수직 비아들에 연결된 제2 하부 배선들; 및
    상기 제3 수직 비아들에 연결된 제3 하부 배선들;을 포함하고,상기 제1 하부 배선들에 연결된 패스 트랜지스터들이 상기 제2 하부 배선들에 연결된 패스 트랜지스터들과 비교해서 상기 주변 영역에 가깝게 배치되고, 상기 제2 하부 배선들에 연결된 패스 트랜지스터들이 상기 제3 하부 배선들에 연결된 패스 트랜지스터들과 비교해서 상기 주변 영역에 가깝게 배치되는 반도체 메모리 장치.
  19. 제11 항에 있어서, 상기 상부 배선들은 상기 하부 배선들 보다 낮은 비저항을 갖는 물질로 구성된 반도체 메모리 장치.
  20. 셀 영역, 상기 셀 영역으로부터 제1 방향으로 연장된 계단 영역 및 상기 계단 영역으로부터 상기 제1 방향으로 연장된 주변 영역이 정의된 기판에 마련된 복수의 패스 트랜지스터들;
    상기 패스 트랜지스터들 상부의 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들;
    상기 셀 영역에서 상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 수직 채널들;
    상기 패스 트랜지스터와 상기 소스 플레이트 사이에 배치되며 상기 패스 트랜지스터들에 각각 연결된 복수의 하부 배선들;
    상기 교대로 적층된 전극층들 및 층간절연층들의 상부에 배치되며 상기 계단 영역에서 상기 전극층들에 각각 접속되는 컨택들을 통해서 상기 전극층들에 연결된 복수의 상부 배선들; 및
    상기 상부 배선들과 상기 하부 배선들 간을 연결하는 복수의 수직 비아들;을 포함하며,
    상기 수직 비아들은 상기 계단 영역에서 상기 교대로 적층된 전극층들 및 층간절연층들에 마련된 제1 오프닝을 통과하는 제1 수직 비아들 및 상기 셀 영역에서 상기 교대로 적층된 전극층들 및 층간절연층들에 마련된 제2 오프닝을 통과하는 제2 수직 비아들을 포함하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
EP3404697A4 (en) * 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20190085475A (ko) * 2018-01-10 2019-07-18 삼성전자주식회사 3차원 반도체 소자
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US10861871B2 (en) * 2019-03-14 2020-12-08 Sandisk Technologies Llc Three-dimensional memory array including self-aligned dielectric pillar structures and methods of making the same
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same

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