KR20210128681A - 저항 소자를 구비하는 반도체 장치 - Google Patents

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Abstract

반도체 장치가 개시되어 있다. 개시된 반도체 장치는, 제1 칩의 일면에 마련된 제1 패드; 상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드; 상기 제1 칩에 마련되며 상기 제1 패드와 연결된 제1 저항 소자;및 상기 제2 칩에 마련되며 상기 제2 패드와 연결된 제2 저항 소자;를 포함할 수 있다.

Description

저항 소자를 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING RESISTOR}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 저항 소자를 구비하는 반도체 장치에 관한 것이다.
반도체 장치 내부의 각종 회로들 예를 들어, 신호 지연 회로, 고전압 안정화 회로, 기준 전압 생성 회로, ESD(Electro-Static Discharge) 보호 회로 등에 저항 소자가 사용되고 있다. 반도체 장치가 고집적화됨에 따라서 저항 소자가 점유하는 면적이 반도체 장치의 사이즈를 결정함에 있어 차지하는 비중이 높아지고 있다.
본 발명의 실시예들은 저항 소자로 인한 면적 소모를 줄이어 반도체 장치의 집적화에 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 실시예들은 저항 소자로 인해 유발될 수 있는 불량을 억제시킬 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 칩의 일면에 마련된 제1 패드; 상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드; 상기 제1 칩에 마련되며 상기 제1 패드와 연결된 제1 저항 소자;및 상기 제2 칩에 마련되며 상기 제2 패드와 연결된 제2 저항 소자;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 칩의 일면에 마련된 제1 패드; 상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드; 상기 제1 칩에 마련되며 상기 제1 패드와 연결되고 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향으로 신장되는 제1 수직 저항 패턴; 및 상기 제2 칩에 마련되며 상기 제2 패드와 연결되고 상기 제1 방향으로 신장되는 제2 수직 저항 패턴;을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 칩의 일면에 마련된 제1 패드; 상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드; 상기 제1 칩의 상기 일면에 마련되며 상기 제1 패드와 연결된 제1 수평 저항 패턴; 및 상기 제2 칩의 상기 일측면에 마련되며 상기 제2 패드와 연결된 제2 수평 저항 패턴;을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 칩의 일면에 마련된 복수의 제1 패드들; 상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 복수의 제1 패드들과 각각 본딩된 복수의 제2 패드들; 상기 제1 칩에 마련되며 상기 복수의 제1 패드들과 연결되고 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향으로 신장되는 복수의 제1 수직 저항 패턴들; 상기 제2 칩에 마련되며 상기 복수의 제2 패드들과 연결되고 상기 제1 방향으로 신장되는 복수의 제2 수직 저항 패턴들; 상기 복수의 제1 수직 저항 패턴들 중에서 한 쌍의 제1 수직 저항 패턴들 간을 연결하는 제1 배선; 및 상기 복수의 제2 수직 저항 패턴들 중에서 한 쌍의 제2 수직 저항 패턴들 간을 연결하는 제2 배선;을 포함할 수 있다. 상기 복수의 제1 수직 저항 패턴들, 상기 복수의 제2 수직 저항 패턴들, 상기 복수의 제1 패드들, 상기 복수의 제2 패드들, 상기 제1 배선 및 상기 제2 배선이 사행 형태를 이루면서 서로 연결될 수 있다.
본 발명의 실시예들에 의하면, 저항 소자의 배치에 소모되는 면적을 줄일 수 있고, 반도체 장치의 집적화에 기여할 수 있다.
본 발명의 실시예들에 의하면, 반도체 장치의 사이즈 증가 및 저항 소자의 저항값 감소 등을 초래하지 않으면서 저항 소자의 선폭을 늘리는 것이 가능하다. 따라서, 저항 소자에서 발생하는 열을 줄일 수 있으므로 저항 소자에서 발생하는 열에 의하여 저항 및/혹은 인접 배선이 멜팅(melting)되어 단선되는 불량, 인접 트랜지스터 및/혹은 캐패시터 등의 소자 특성이 열화되는 불량을 억제하여 수율 향상 및 반도체 장치의 신뢰성 향상에 기여할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 나타낸 단면도이다.
도 2 내지 도 4는 본 발명에 따른 반도체 장치의 다른 예시들을 나타낸 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 나타낸 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하의 설명에서, 제1,제2 칩이 스택되는 방향을 제1 방향(FD)으로 정의하고, 비트 라인들의 배열 방향을 제2 방향(SD)으로 정의하고, 비트 라인들의 신장 방향을 제3 방향(TD)으로 정의할 것이다. 제2 방향(SD)과 제3 방향(TD)은 제1 방향(FD)과 직교하는 평면과 평행하며 서로 교차할 수 있다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제1 방향(FD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 칩(C1) 및 제1 칩(C1) 상에 스택된 제2 칩(C2)을 포함할 수 있다.
제1 칩(C1)은 복수의 제1 수직 저항 패턴들(VR1)을 포함할 수 있다. 제1 수직 저항 패턴들(VR1)은 제1 방향(FD)으로 신장되는 필라(pillar) 형태를 가질 수 있다. 제1 수직 저항 패턴들(VR1)의 상단부들은 복수의 제1 패드들(PAD1)과 각각 접속될 수 있다. 제1 칩(C1)에 포함된 복수의 제1 수직 저항 패턴들(VR1)은 제1 저항 소자(R1)를 구성할 수 있다.
제2 칩(C2)은 복수의 제2 수직 저항 패턴들(VR2)을 포함할 수 있다. 제2 수직 저항 패턴들(VR2)은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있다. 제2 수직 저항 패턴들(VR2)의 상단부들은 복수의 제2 패드들(PAD2)과 각각 접속될 수 있다. 제2 칩(C2)에 포함된 복수의 제2 수직 저항 패턴들(VR2)은 제2 저항 소자(R2)를 구성할 수 있다.
복수의 제1 패드들(PAD1)과 복수의 제2 패드들(PAD2)이 서로 본딩될 수 있다. 이에 따라, 제1 저항 소자(R1)와 제2 저항 소자(R2)가 서로 연결될 수 있다. 서로 본딩되는 한 쌍의 제1 패드(PAD1) 및 제2 패드(PAD2)와 연결된 한 쌍의 제1 수직 저항 패턴(VR1) 및 제2 수직 저항 패턴(VR2)은 제1 방향(FD)에서 서로 중첩될 수 있다.
인접한 한 쌍의 제1 수직 저항 패턴들(VR1)이 제1 칩(C1)에 마련된 제1 배선(11)을 통해서 서로 연결될 수 있다. 인접한 한 쌍의 제2 수직 저항 패턴들(VR2)이 제2 칩(C2)에 마련된 제2 배선(12)을 통해서 서로 연결될 수 있다. 복수의 제1 수직 저항 패턴들(VR1), 복수의 제2 수직 저항 패턴들(VR2), 복수의 제1 패드들(PAD1), 복수의 제2 패드들(PAD2), 제1 배선(11) 및 제2 배선(12)이 사행 형태(snake shape)를 이루면서 서로 연결될 수 있다.
비록, 본 실시예에서는 제1 수직 저항 패턴(VR1), 제2 수직 저항 패턴(VR2), 제1 패드(PAD1) 및 제2 패드(PAD2)가 각각 복수 개씩 제공되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 수직 저항 패턴(VR1), 제2 수직 저항 패턴(VR2), 제1 패드(PAD1) 및 제2 패드(PAD2) 각각은 하나씩 제공되거나 또는 2개 이상씩 제공될 수 있다.
반도체 장치는 셀 영역(CR) 및 주변 영역(PR)으로 구획될 수 있다. 제1 칩(C1)은 제1 기판(1), 제1 기판(1)의 셀 영역(CR) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 전극층들(20)은 도전 물질을 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
전극층들(20) 중에서 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)을 구성할 수 있다. 전극층들(20) 중에서 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들(20)은 워드 라인들(WL)을 구성할 수 있다.
셀 영역(CR)에 전극층들(20) 및 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 게이트절연층은 채널층의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다. 제1 칩(C1)의 셀 영역(CR)에 복수의 수직 채널들(CH)에 대응하는 복수의 셀 스트링들이 마련될 수 있다. 복수의 셀 스트링들은 메모리 셀 어레이(110)를 구성할 수 있다.
수직 채널들(CH) 상부에 비트 라인(BL)이 마련될 수 있다. 복수의 수직 채널들(CH)이 비트 라인 컨택들(BLC)을 통해서 비트 라인(BL)과 연결될 수 있다. 비록, 도 1에는 하나의 비트 라인(BL)만 도시되어 있으나, 복수의 비트 라인들이 제2 방향(SD)을 따라서 제공되는 것으로 이해되어야 할 것이다.
제1 칩(C1)은 일면에 복수의 제3 패드들(PAD3)을 구비할 수 있다. 비트 라인(BL)은 컨택(32)을 통해서 제3 패드들(PAD3)의 하나와 연결될 수 있다. 전극층들(20) 각각은 컨택들(33,34) 및 배선(42)을 통해서 제3 패드들(PAD3)의 하나와 연결될 수 있다. 제2 칩(C2)은 제1 칩(C1)과 마주하는 일측면에 복수의 제3 패드들(PAD3)과 본딩되는 복수의 제4 패드들(PAD4)을 구비할 수 있다. 제4 패드들(PAD4) 각각은 컨택들(55-59) 및 배선들(65-68)을 통해서 로우 디코더(120) 및 페이지 버퍼 회로(130)의 하나와 연결될 수 있다.
반도체 장치는 메모리 셀 어레이(110)의 동작을 제어하기 위한 로직 회로를 포함할 수 있다. 로직 회로는 로우 디코더(120), 페이지 버퍼 회로(130), 주변 회로(140a,140b,R1,R2)를 포함할 수 있다.
로우 디코더(120) 및 페이지 버퍼 회로(130)는 제2 칩(C2)에 배치될 수 있다. 예시적으로, 로우 디코더(120) 및 페이지 버퍼 회로(130)는 제2 칩(C2)의 기판(2)의 셀 영역(CR)에 배치될 수 있다.
주변 회로(140a,140b)는 로직 회로 중에서 로우 디코더(120), 페이지 버퍼 회로(130)를 제외한 나머지 회로들로 정의될 수 있으며, 제1 주변 회로(140a), 제2 주변 회로(140b), 제1 저항 소자(R1) 및 제2 저항 소자(R2)를 포함할 수 있다.
제1 주변 회로(140a)는 제1 칩(C1)에 배치될 수 있고, 제2 주변 회로(140b)는 제2 칩(C2)에 배치될 수 있다. 예시적으로, 제1 주변 회로(140a)는 제1 칩(C1)의 기판(1)의 주변 영역(PR) 상에 배치될 수 있고, 제2 주변 회로(140b)는 제2 칩(C2)의 기판(2)의 주변 영역(PR) 상에 배치될 수 있다.
제1 저항 소자(R1)는 제1 칩(C1)의 주변 영역(PR)에 배치될 수 있고, 제2 저항 소자(R2)는 제2 칩(C2)의 주변 영역(PR)에 배치될 수 있다. 제1 저항 소자(R1)는 컨택(31) 및 배선(41)을 통해서 제1 주변 회로(140a)와 연결될 수 있다. 제2 저항 소자(R2)는 컨택들(51-54) 및 배선들(61-64)을 통해서 제2 주변 회로(140b)와 연결될 수 있다. 제1 저항 소자(R1)는 제1 방향(FD)에서 제1 주변 회로(140a) 및 제2 주변 회로(140b)의 적어도 하나와 중첩될 수 있다. 제2 저항 소자(R3)는 제1 방향(FD)에서 제1 주변 회로(140a) 및 제2 주변 회로(140b)의 적어도 하나와 중첩될 수 있다. 제1 저항 소자(R1) 및 제2 저항 소자(R2)가 제1 주변 회로(140a) 및/혹은 제2 주변 회로(140b)와 레이아웃을 공유하므로 저항 소자들(R1,R2)의 배치에 소모되는 면적을 줄일 수 있다.
제1,제2 저항 소자(R1,R2)를 구성하기 위하여 별도의 공정을 도입하지 않고 제1,제2 칩(C1,C2) 내부에 존재하는 구성을 형성하기 위한 공정을 활용하여 제1,제2 저항 소자(R1,R2)를 구성할 수 있다. 제1 저항 소자(R1)의 제1 수직 저항 패턴들(VR1)은 컨택들(32,34)과 같은 공정 단계에서 생성될 수 있으며, 컨택들(32,34)과 같은 물질로 구성될 수 있다. 제2 수직 저항 패턴들(VR2)은 컨택들(59)과 같은 공정 단계에서 생성될 수 있으며, 컨택들(59)과 같은 물질로 구성될 수 있다. 이러한 경우, 제1,제2 저항 소자(R1,R2)를 구성하기 위해서 별도의 공정을 도입하지 않아도 되므로 제조 시간 및 제조 비용이 늘어나는 어려움을 줄일 수 있고 제조 공정 동안에 발생할 수 있는 불량을 억제할 수 있다.
비록, 본 명세서의 실시예들에는 반도체 장치가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
도 2는 본 발명에 따른 반도체 장치의 다른 예시를 나타낸 단면도이다.
도 2를 참조하면, 제1 칩(C1)은 복수의 제1 수직 저항 패턴들(VR1) 및 제1 칩(C1)의 일면에 마련되며 제1 수직 저항 패턴들(VR1)과 각각 연결된 복수의 제1 패드들(PAD1)을 포함할 수 있다. 그 외에, 제1 칩(C1)은 제1 게이트 저항 패턴(GR1)을 더 포함할 수 있다.
제1 수직 저항 패턴들(VR1) 각각은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있으며, 제1 수직 저항 패턴들(VR1)의 상단부들은 복수의 제1 패드들(PAD1)과 각각 접속될 수 있다.
제1 게이트 저항 패턴(GR1)은 제1 칩(C1)의 주변 영역(PR)의 기판(1) 상에 배치될 수 있다. 제1 게이트 저항 패턴(GR1)은 제1 주변 회로(140a)에 포함된 트랜지스터의 게이트 전극과 같은 공정 단계에서 생성될 수 있으며, 제1 주변 회로(140a)에 포함된 트랜지스터의 게이트 전극과 같은 물질로 구성될 수 있다. 제1 게이트 저항 패턴(GR1)의 일단부는 컨택들(35,36) 및 배선(43)을 통해서 제1 주변 회로(140a)와 연결될 수 있고, 제1 게이트 저항 패턴(GR1)의 타단부 컨택(31) 및 배선(41)을 통해서 제1 수직 저항 패턴들(VR1)의 하나와 연결될 수 있다.
제2 칩(C2)은 복수의 제2 수직 저항 패턴들(VR2) 및 제2 칩(C2)의 일측면에 마련되며 제2 수직 저항 패턴들(VR2)과 각각 연결된 복수의 제2 패드들(PAD2)을 포함할 수 있다. 그 외에, 제2 칩(C2)은 제2 게이트 저항 패턴(GR2)을 더 포함할 수 있다.
제2 수직 저항 패턴들(VR2) 각각은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있다. 제2 수직 저항 패턴들(VR2)의 하단부들은 복수의 제2 패드들(PAD2)에 각각 접속될 수 있다.
제2 게이트 저항 패턴(GR2)은 제2 칩(C2)의 기판(2)의 주변 영역(PR) 상에 배치될 수 있다. 제2 게이트 저항 패턴(GR2)은 제2 주변 회로(140b)에 포함된 트랜지스터의 게이트 전극과 같은 공정 단계에서 생성될 수 있으며, 제2 주변 회로(140b)에 포함된 트랜지스터의 게이트 전극과 같은 물질로 구성될 수 있다. 제2 게이트 저항 패턴(GR2)의 일단부는 컨택들(51a,51b) 및 배선(61a)을 통해서 제1 주변 회로(140b)와 연결될 수 있고, 제2 게이트 저항 패턴(GR2)의 타단부 컨택들(51-54) 및 배선들(61-64)을 통해서 제2 수직 저항 패턴들(VR2)의 하나와 연결될 수 있다.
제1 칩(C1)에 포함된 복수의 제1 수직 저항 패턴들(VR1) 및 제1 게이트 저항 패턴(GR1)은 제1 저항 소자(R1)를 구성할 수 있다. 제2 칩(C2)에 포함된 복수의 제2 수직 저항 패턴들(VR2) 및 제2 게이트 저항 패턴(GR2)은 제2 저항 소자(R2)를 구성할 수 있다. 복수의 제1 패드들(PAD1)과 복수의 제2 패드들(PAD2)이 서로 본딩될 수 있다. 이에 따라, 제1 저항 소자(R1)와 제2 저항 소자(R2)가 서로 연결될 수 있다.
제1 게이트 저항 패턴(GR1)은 제1 방향(FD)에서 제1 수직 저항 패턴들(VR1) 및 제2 수직 저항 패턴들(VR2)의 적어도 하나와 중첩될 수 있다. 제2 게이트 저항 패턴(GR2)은 제1 방향(FD)에서 제1 수직 저항 패턴들(VR1) 및 제2 수직 저항 패턴들(VR2)의 적어도 하나와 중첩될 수 있다. 제1 게이트 저항 패턴(GR1) 및 제2 게이트 저항 패턴(GR2)이 제1 수직 저항 패턴들(VR1) 및/혹은 제2 수직 저항 패턴들(VR2)과 레이아웃을 공유하므로 작은 레이아웃 내에 고저항을 구성할 수 있다.
도 3은 본 발명에 따른 반도체 장치의 다른 예시를 나타낸 단면도이다.
도 3을 참조하면, 제1 칩(C1)은 제1 칩(C1)의 일면에 마련된 제1 수평 저항 패턴(HR1)을 포함할 수 있다. 그 외에, 제1 칩(C1)은 제1 수직 저항 패턴(VR1)을 더 포함할 수 있다.
제1 수평 저항 패턴(HR1)은 제1 칩(C1)의 일면에 마련된 제1 패드(PAD1)와 연결될 수 있다. 제1 수평 저항 패턴(HR1)은 제1 패드(PAD1)와 같은 공정 단계에서 생성될 수 있으며, 제1 패드(PAD1)와 같은 물질로 구성될 수 있다.
제1 수직 저항 패턴(VR1)은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있다. 제1 수직 저항 패턴(VR1)의 상단부는 제1 수평 저항 패턴(HR1)과 연결될 수 있다. 제1 수평 저항 패턴(HR1)의 일단부는 제1 수직 저항 패턴(VR1)과 연결될 수 있고, 일단부와 대향하는 제1 수평 저항 패턴(HR1)의 타단부는 제1 패드(PAD1)와 연결될 수 있다.
제2 칩(C2)은 제2 칩(C2)의 일측면에 마련된 제2 수평 저항 패턴(HR2)을 포함할 수 있다. 그 외에, 제2 칩(C2)은 제2 수직 저항 패턴(VR2)을 더 포함할 수 있다.
제2 수평 저항 패턴(HR2)은 제2 칩(C2)의 일측면에 마련된 제2 패드(PAD2)와 연결될 수 있다. 제2 수평 저항 패턴(HR2)은 제2 패드(PAD2)와 같은 공정 단계에서 생성될 수 있으며, 제2 패드(PAD2)와 같은 물질로 구성될 수 있다.
제2 수직 저항 패턴(VR2)은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있다. 제2 수직 저항 패턴(VR2)의 하단부는 제2 수평 저항 패턴(HR2)과 연결될 수 있다. 제2 수평 저항 패턴(HR2)의 일단부는 제2 수직 저항 패턴(VR2)과 연결될 수 있고, 일단부와 대향하는 제2 수평 저항 패턴(HR2)의 타단부는 제2 패드(PAD2)와 연결될 수 있다.
제1 수직 저항 패턴(VR1)은 제1 방향(FD)에서 제1 수평 저항 패턴(HR1)과 중첩될 수 있다. 제2 수직 저항 패턴(VR2)은 제1 방향(FD)에서 제2 수평 저항 패턴(HR2)과 중첩될 수 있다. 제1 수평 저항 패턴(HR1)과 제2 수평 저항 패턴(HR2)은 제1 방향(FD)에서 서로 중첩되지 않을 수 있다. 제1 수직 저항 패턴(VR1)과 제2 수직 저항 패턴(VR2)은 제1 방향(FD)에서 서로 중첩되지 않을 수 있다.
제1 칩(C1)에 포함된 제1 수직 저항 패턴(VR1) 및 제1 수평 저항 패턴(HR1)은 제1 저항 소자(R1)를 구성할 수 있다. 제2 칩(C2)에 포함된 제2 수직 저항 패턴(VR2) 및 제2 수평 저항 패턴(HR2)은 제2 저항 소자(R2)를 구성할 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)가 서로 본딩될 수 있고, 이에 따라 제1 저항 소자(R1)와 제2 저항 소자(R2)가 서로 연결될 수 있다.
제1 저항 소자(R1)은 제1 방향(FD)에서 제1 칩(C1)의 제1 주변 회로(140a) 및 제2 칩(C2)의 제2 주변 회로(140b)의 적어도 하나와 중첩될 수 있다. 제2 저항 소자(R2)은 제1 방향(FD)에서 제1 칩(C1)의 제1 주변 회로(140a) 및 제2 칩(C2)의 제2 주변 회로(140b)의 적어도 하나와 중첩될 수 있다. 제1 저항 소자(R1) 및 제2 저항 소자(R2)가 제1 주변 회로(140a) 및/혹은 제2 주변 회로(140b)와 레이아웃을 공유하므로 저항 소자들(R1,R2)의 배치에 소모되는 면적을 줄일 수 있다.
도 4는 본 발명에 따른 반도체 장치의 다른 예시를 나타낸 단면도이다.
도 4를 참조하면, 제1 칩(C1)은 제1 수평 저항 패턴(HR1), 제1 수직 저항 패턴(VR1) 및 제1 게이트 저항 패턴(GR1)을 포함할 수 있다.
제1 수평 저항 패턴(HR1)은 제1 칩(C1)의 일면에 배치될 수 있다. 제1 수직 저항 패턴(VR1)은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있으며, 제1 수직 저항 패턴(VR1)의 상단부는 제1 수평 저항 패턴(HR1)과 연결될 수 있다. 제1 수평 저항 패턴(HR1)의 일단부는 제1 수직 저항 패턴(VR1)과 연결될 수 있고, 일단부와 대향하는 제1 수평 저항 패턴(HR1)의 타단부는 제1 칩(C1)의 일면에 마련된 제1 패드(PAD1)와 연결될 수 있다. 제1 수직 저항 패턴(VR1)은 제1 방향(FD)에서 제1 수평 저항 패턴(HR1)과 중첩될 수 있다.
제1 게이트 저항 패턴(GR1)은 제1 칩(C1)의 기판(1) 상에 배치될 수 있다. 제1 게이트 저항 패턴(GR1)은 제1 주변 회로(140a)에 포함된 트랜지스터의 게이트 전극과 같은 공정 단계에서 생성될 수 있으며, 제1 주변 회로(140a)에 포함된 트랜지스터의 게이트 전극과 같은 물질로 구성될 수 있다.
제1 게이트 저항 패턴(GR1)의 일단부는 컨택들(35,36) 및 배선(43)을 통해서 제1 주변 회로(140a)와 연결될 수 있고, 제1 게이트 저항 패턴(GR1)의 타단부 컨택(31) 및 배선(41)을 통해서 제1 수직 저항 패턴(VR1)과 연결될 수 있다.
제2 칩(C2)은 제2 수평 저항 패턴(HR2), 제2 수직 저항 패턴(VR2) 및 제2 게이트 저항 패턴(GR2)을 포함할 수 있다. 제2 수평 저항 패턴(HR2)은 제2 칩(C2)의 일측면에 배치될 수 있다. 제2 수직 저항 패턴(VR2)은 제1 방향(FD)으로 신장되는 필라 형태를 가질 수 있으며, 제2 수직 저항 패턴(VR2)의 하단부는 제2 수평 저항 패턴(HR2)과 연결될 수 있다. 제2 수평 저항 패턴(HR2)의 일단부는 제2 수직 저항 패턴(VR2)과 연결될 수 있고, 일단부와 대향하는 제2 수평 저항 패턴(HR2)의 타단부는 제2 칩(C2)의 일측면에 마련된 제2 패드(PAD2)와 연결될 수 있다. 제2 수직 저항 패턴(VR2)은 제1 방향(FD)에서 제2 수평 저항 패턴(HR2)과 중첩될 수 있다.
제2 게이트 저항 패턴(GR2)은 제2 칩(C2)의 기판(2) 상에 배치될 수 있다. 제2 게이트 저항 패턴(GR2)은 제2 주변 회로(140b)에 포함된 트랜지스터의 게이트 전극과 같은 공정 단계에서 생성될 수 있으며, 제2 주변 회로(140b)에 포함된 트랜지스터의 게이트 전극과 같은 물질로 구성될 수 있다.
제2 게이트 저항 패턴(GR2)의 일단부는 컨택들(51a,51b) 및 배선(61a)을 통해서 제2 주변 회로(140b)와 연결될 수 있고, 제2 게이트 저항 패턴(GR2)의 타단부 컨택들(51-54) 및 배선들(61-64)을 통해서 제2 수직 저항 패턴(VR2)과 연결될 수 있다.
제1 게이트 저항 패턴(GR1)은 제1 방향(FD)에서 제1 수평 저항 패턴(HR1) 및 제1 수직 저항 패턴(VR1)의 적어도 하나와 중첩될 수 있다. 제2 게이트 저항 패턴(GR2)은 제1 방향(FD)에서 제2 수평 저항 패턴(HR2) 및 제2 수직 저항 패턴(VR2)의 적어도 하나와 중첩될 수 있다. 제1 게이트 저항 패턴(GR1)이 제1 수평 저항 패턴(HR1) 및/혹은 제1 수직 저항 패턴(VR1)와 레이아웃을 공유하고, 제2 게이트 저항 패턴(GR2)이 제2 수평 저항 패턴(HR2) 및/혹은 제2 수직 저항 패턴(VR2)과 레이아웃을 공유하므로 작은 레이아웃 내에 고저항을 구성할 수 있다.
제1 칩(C1)에 포함된 제1 수직 저항 패턴(VR1), 제1 수평 저항 패턴(HR1) 및 제1 게이트 저항 패턴(GR1)은 제1 저항 소자(R1)를 구성할 수 있다. 제2 칩(C2)에 포함된 제2 수직 저항 패턴(VR2), 제2 수평 저항 패턴(HR2) 및 제2 게이트 저항 패턴(GR2)은 제2 저항 소자(R2)를 구성할 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)가 서로 서로 본딩될 수 있고, 이에 따라 제1 저항 소자(R1) 및 제2 저항 소자(R2)가 서로 연결될 수 있다.
이상, 본 발명의 실시예들에 의하면, 제1 칩 및 제2 칩 각각에 저항 소자를 구성하고 칩 본딩을 통해서 제1 칩의 저항 소자와 제2 칩의 저항 소자를 연결하여 작은 레이아웃 내에 고저항을 구현할 수 있고, 저항 소자로 인한 면적 소모를 줄이어 반도체 장치의 집적화에 기여할 수 있다.
본 발명의 실시예들에 의하면, 반도체 장치의 사이즈 증가 및 저항 소자의 저항값 감소 등을 초래하지 않으면서 저항 소자의 선폭을 늘리는 것이 가능하다. 따라서, 저항 소자에서 발생하는 열을 줄일 수 있으므로 저항 소자에서 발생하는 열에 의하여 저항 및/혹은 인접 배선이 멜팅되어 단선되는 불량, 인접 트랜지스터 및/혹은 캐패시터 등의 소자 특성이 열화되는 불량을 억제하여 수율 향상 및 반도체 장치의 신뢰성 향상에 기여할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 120), 페이지 버퍼 회로(130) 및 주변 회로(PERI circuit, 140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(120)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(120)에 연결될 수 있다.
로우 디코더(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 장치의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 장치에서 요구되는 다양한 전압들을 생성할 수 있다. 주변 회로(140)는 본 발명의 실시예들에 따른 저항 소자를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 제1 칩의 일면에 마련된 제1 패드;
    상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드;
    상기 제1 칩에 마련되며 상기 제1 패드와 연결된 제1 저항 소자;및
    상기 제2 칩에 마련되며 상기 제2 패드와 연결된 제2 저항 소자;를 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 칩에 마련된 메모리 셀 어레이;
    상기 제1 칩의 상기 일면에 배치되며 상기 메모리 셀 어레이와 연결된 제3 패드;
    상기 제2 칩에 마련된 로우 디코더 및 페이지 버퍼 회로;및
    상기 제2 칩의 상기 일측면에 배치되며 상기 로우 디코더 및 페이지 버퍼 회로의 하나와 연결되고 상기 제3 패드와 본딩된 제4 패드;를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서, 상기 메모리 셀 어레이는 상기 제1 칩의 기판 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들;및
    상기 전극층들 및 상기 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 반도체 장치.
  4. 제1 칩의 일면에 마련된 제1 패드;
    상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드;
    상기 제1 칩에 마련되며 상기 제1 패드와 연결되고 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향으로 신장되는 제1 수직 저항 패턴; 및
    상기 제2 칩에 마련되며 상기 제2 패드와 연결되고 상기 제1 방향으로 신장되는 제2 수직 저항 패턴;을 포함하는 반도체 장치.
  5. 제4 항에 있어서, 상기 제1 방향에서 상기 제1 수직 저항 패턴과 상기 제2 수직 저항 패턴이 서로 중첩되는 반도체 장치.
  6. 제4 항에 있어서, 상기 제1 칩에 포함된 제1 주변 회로; 및
    상기 제2 칩에 포함된 제2 주변 회로;를 더 포함하며,
    상기 제1 수직 저항 패턴은 상기 제1 방향에서 상기 제1 주변 회로 및 상기 제2 주변 회로의 적어도 하나와 중첩되는 반도체 장치.
  7. 제4 항에 있어서, 상기 제1 칩에 포함된 제1 주변 회로; 및
    상기 제2 칩에 포함된 제2 주변 회로;를 더 포함하며,
    상기 제2 수직 저항 패턴은 상기 제1 방향에서 상기 제1 주변 회로 및 상기 제2 주변 회로의 적어도 하나와 중첩되는 반도체 장치.
  8. 제4 항에 있어서, 상기 제1 칩의 기판 상에 배치된 제1 게이트 저항 패턴을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서, 상기 제1 게이트 저항 패턴은 상기 제1 방향에서 상기 제1 수직 저항 패턴 및 상기 제2 수직 저항 패턴의 적어도 하나와 중첩되는 반도체 장치.
  10. 제4 항에 있어서, 상기 제2 칩의 기판 상에 배치되고 상기 제2 수직 저항 패턴과 연결된 제2 게이트 저항 패턴;을 포함하는 반도체 장치.
  11. 제10 항에 있어서, 상기 제2 게이트 저항 패턴은 상기 제1 방향에서 상기 제1 수직 저항 패턴 및 상기 제2 수직 저항 패턴의 적어도 하나와 중첩되는 반도체 장치.
  12. 제1 칩의 일면에 마련된 제1 패드;
    상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 제1 패드와 본딩된 제2 패드;
    상기 제1 칩의 상기 일면에 마련되며 상기 제1 패드와 연결된 제1 수평 저항 패턴; 및
    상기 제2 칩의 상기 일측면에 마련되며 상기 제2 패드와 연결된 제2 수평 저항 패턴;을 포함하는 반도체 장치.
  13. 제12 항에 있어서, 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향에서 상기 제1 수평 저항 패턴과 상기 제2 수평 저항 패턴이 서로 비중첩되는 반도체 장치.
  14. 제12 항에 있어서, 상기 제1 칩에 마련되며 상기 제1 수평 저항 패턴과 연결되고 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향으로 신장되는 제1 수직 저항 패턴; 및
    상기 제2 칩에 마련되며 상기 제2 수평 저항 패턴과 연결되고 상기 제1 방향으로 신장되는 제2 수직 저항 패턴;을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서, 상기 제1 수직 저항 패턴은 상기 제1 방향에서 상기 제1 수평 저항 패턴과 중첩되는 반도체 장치.
  16. 제14 항에 있어서, 상기 제2 수직 저항 패턴은 상기 제1 방향에서 상기 제2 수평 저항 패턴과 중첩되는 반도체 장치.
  17. 제14 항에 있어서, 상기 제1 방향에서 상기 제1 수직 저항 패턴과 상기 제2 수직 저항 패턴이 서로 비중첩되는 반도체 장치.
  18. 제12 항에 있어서, 상기 제1 칩에 마련된 제1 주변 회로;
    상기 제2 칩에 마련된 제2 주변 회로;를 더 포함하며,
    상기 제1 수평 저항 패턴은 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향에서 상기 제1 주변 회로 및 상기 제2 주변 회로의 적어도 하나와 중첩되는 반도체 장치.
  19. 제12 항에 있어서, 상기 제1 칩에 마련된 제1 주변 회로;
    상기 제2 칩에 마련된 제2 주변 회로;를 더 포함하며,
    상기 제2 수평 저항 패턴은 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향에서 상기 제1 주변 회로 및 상기 제2 주변 회로의 적어도 하나와 중첩되는 반도체 장치.
  20. 제12 항에 있어서, 상기 제1 칩의 기판 상에 배치된 제1 게이트 저항 패턴을 더 포함하며,
    상기 제1 게이트 저항 패턴은 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향에서 상기 제1 수평 저항 패턴과 중첩되는 반도체 장치.
  21. 제12 항에 있어서, 상기 제2 칩의 기판 상에 배치된 제2 게이트 저항 패턴을 더 포함하며,
    상기 제2 게이트 저항 패턴은 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향에서 상기 제2 수평 저항 패턴과 중첩되는 반도체 장치.
  22. 제1 칩의 일면에 마련된 복수의 제1 패드들;
    상기 제1 칩 상에 스택된 제2 칩의 일측면에 마련되며 상기 복수의 제1 패드들과 각각 본딩된 복수의 제2 패드들;
    상기 제1 칩에 마련되며 상기 복수의 제1 패드들과 연결되고 상기 제1 칩 및 상기 제2 칩의 스택 방향인 제1 방향으로 신장되는 복수의 제1 수직 저항 패턴들;
    상기 제2 칩에 마련되며 상기 복수의 제2 패드들과 연결되고 상기 제1 방향으로 신장되는 복수의 제2 수직 저항 패턴들;
    상기 복수의 제1 수직 저항 패턴들 중에서 한 쌍의 제1 수직 저항 패턴들 간을 연결하는 제1 배선; 및
    상기 복수의 제2 수직 저항 패턴들 중에서 한 쌍의 제2 수직 저항 패턴들 간을 연결하는 제2 배선;을 포함하며,
    상기 복수의 제1 수직 저항 패턴들, 상기 복수의 제2 수직 저항 패턴들, 상기 복수의 제1 패드들, 상기 복수의 제2 패드들, 상기 제1 배선 및 상기 제2 배선이 사행 형태를 이루면서 서로 연결되는 반도체 장치.
  23. 제22 항에 있어서, 상기 복수의 제1 패드들 및 상기 복수의 제2 패드들 중에서 서로 본딩되는 한 쌍의 제1 패드 및 제2 패드와 연결된 한 쌍의 제1 수직 저항 패턴 및 제2 수직 저항 패턴이 상기 제1 방향에서 서로 중첩되는 반도체 장치.
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