JP2012230961A

JP2012230961A - 半導体装置

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Publication number: JP2012230961A
Application number: JP2011097066A
Authority: JP
Inventors: 伸一 ▲高▼山; Shinichi Takayama; Kazuo Ono; 和夫小埜; Tomonori Sekiguchi; 知紀関口; Akira Kotabe; 晃小田部; Yoshimitsu Yanagawa; 善光柳川
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-04-25
Filing date: 2011-04-25
Publication date: 2012-11-22
Also published as: US20120267792A1; US8587117B2

Abstract

【課題】積層された複数の半導体チップに含まれる回路素子の電源電圧を互いに等しくする。
【解決手段】積層型半導体装置は、互いに貫通電極で接続された複数の半導体チップを備え、第１の電源端子から複数の半導体チップにそれぞれ形成された回路素子を介して第２の電源端子に至る経路に含まれる貫通電極の本数が、互いに等しい。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが積層された積層型半導体装置に関する。

複数の半導体チップが積層された積層型半導体装置における各半導体チップへの電力供給は、積層方向の一方の端に位置する（即ち、最上層又は最下層の）半導体チップに形成された電源端子から行われる。この電力供給には、各半導体チップの半導体基板を貫通して形成された貫通電極が利用される。

例えば、各半導体チップに形成された貫通電極を積層方向に直列接続し、その一端を電源端子に接続して電源供給線を構成する。このような電源供給線を一対構成し、それらの間に各半導体チップ上に形成された回路素子（又は機能回路）を並列接続する。こうして、各半導体チップ上に形成された回路素子に電力を供給することができる。

しかしながら、上記構成では、貫通電極が持つ電気抵抗により電圧降下が生じ、各半導体チップの回路素子に供給される電源電圧は、電源端子から遠ざかるほど低下する。このような電源電圧の低下は、半導体装置の小型化と技術の進歩により貫通電極が小径化して電気抵抗が増大したことで無視できなくなってきている。

関連する半導体装置では、上記の様な電源電圧の低下を抑制するため、積層方向の他方の端に位置する半導体チップに形成された電源配線を対応する電源端子にボンディングワイヤで接続するループ構造を採用している（例えば、特許文献１参照）。

また、他の関連する半導体装置では、貫通電極を用いて複数の半導体チップの内部構成部品を電源電圧と接地電圧との間に直列接続するともに、各内部構成部品の高電位側電源として、半導体チップの積層位置に応じた中間電圧を供給するようにしている（例えば、特許文献２参照）。

特開２００７−１９４４４４号公報特開２００８−１５９７３６号公報

特許文献１に記載された半導体装置は、ボンディングワイヤを配置するためのスペースを必要とするため、小型化及び薄型化が困難であるという問題点がある。

また、特許文献２に記載された半導体装置は、積層される半導体チップの数に応じて中間電圧供給用の電源端子と貫通電極を必要とするため、積層される半導体チップの増加に伴って電源端子及び貫通電極の数が増加し、その構成が複雑になるという問題点がある。

本発明は、ボンディングワイヤを用いることなく、また半導体チップの数に応じた数の電源端子及び貫通電極を設けることなく、積層された複数の半導体チップに実質上等しい電源電圧を供給することができる半導体装置を提供しようとするものである。

本発明の一形態に係る半導体装置は、互いに貫通電極で接続された複数の半導体チップを備える積層型半導体装置であって、第１の電源端子から前記複数の半導体チップにそれぞれ形成された回路素子を介して第２の電源端子に至る経路に含まれる貫通電極の本数が、互いに等しいことを特徴とする。

本発明によれば、第１の電源端子から回路素子を経て第２の電源端子へ至る経路の貫通電極の数を、積層された半導体チップの全てに関して等しくしたので、ボンディングワイヤや半導体チップの数に応じた数の電源端子及び貫通電極を設けることなく、比較的単純な構成で、積層された複数の半導体チップに実質的に等しい電源電圧を供給することができる半導体装置を提供することができる。

本発明の一実施の形態に係る半導体装置の概略構成を示す模式図である。（ａ），（ｂ）及び（ｃ）は、図１の半導体装置における各半導体チップに含まれる回路素子への給電経路を示す図である。（ａ）及び（ｂ）は、電源給電線の面内方向の第１の配置例を説明するための図である。（ａ）及び（ｂ）は、電源給電線の面内方向の第２の配置例を説明するための図である。図４（ｂ）に示す電源給電線の第２の配置例を採用した半導体装置の縦断面模式図である。電源給電線の面内方向の第３の配置例を説明するための図である。（ａ）は、本発明の他の実施の形態に係る半導体装置の電源給電線の面内方向の配置例を説明するための図、（ｂ）はその半導体装置の縦断面模式図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示す模式図である。図示の半導体装置１０は、図の上下方向（積層方向）に互いに積層されて積層体を構成する複数の半導体チップを有している。ここでは、３個の半導体チップ１１，１２，１３が積層されている例を示すが、積層される半導体チップの数はこれに限らず２以上の任意の数とすることができる。また、好ましくは、３個の半導体チップ１１，１２，１３は、互いに排他的に動作するものである。

半導体装置１０は、また、積層された半導体チップ１１，１２，１３が搭載される配線基板１４を有している。配線基板１４は、回路基板やインターポーザーと呼ばれるものであってよい。

半導体チップ１１，１２，１３の各々は、半導体基板１１１，１２１，１３１と、これら半導体基板１１１，１２１，１３１上にそれぞれ形成されたデバイス・配線層１１２，１２２，１３２とを有している。ここで、好ましくは、３個の半導体チップ１１，１２，１３は、互いに動作時の電流が実質的に等しい構成のものである。さらに好ましくは、３個の半導体チップ１１，１２，１３は、実質的に同一構成のチップである。

半導体基板１１１，１２１，１３１は、例えばシリコン基板であってよい。半導体基板１１１，１２１，１３１の各々には、複数の貫通電極（ＴＳＶ：Through Silicon Via）１１３，１２３，１３３が貫通して形成されている。ここでは、一対の電源端子に対応して、各シリコン基板に３個の貫通電極が形成される例を示している。電源端子が複数対存在する場合には、各電源端子対に対応して３個の貫通電極を形成することができる。また、信号端子には、それぞれ対応する貫通電極を形成することができる。

デバイス・配線層１１２，１２２，１３２は、それぞれ回路素子１１４，１２４，１３４と、それらと貫通電極との間を接続する配線とを含む。ここでは、回路素子として抵抗とスイッチを含む例を示しているが、任意の機能回路を構成することができる。機能回路には、種々のロジック回路やメモリ等が含まれてよい。また、回路素子１１４，１２４，１３４は、互いに同一の構成を有するものであっても、互いに異なる構成を有するものであってもよい。

半導体チップ１１，１２，１３の各々は、貫通電極の端部（図の下端）に設けられた半田バンプ（マイクロバンプ）を用いて、下層に位置する半導体チップ又は配線基板１４に電気的に接続される。各半導体チップに形成された貫通電極は、積層方向に直列に接続され、例えば、図の右側から第１、第２及び第３の電源供給線を形成する。こうして、半導体チップ１１，１２，１３と配線基板１４とは、複数の貫通電極を介して互いに電気的に接続される。

なお、図では、最下層の半導体チップ１１から最上層の半導体チップ１３まで、貫通電極１１３，１２３，１３３は同一位置に形成されているように見える。しかしながら、貫通電極は、必ずしも同一位置に形成されている必要はない。けれども、相互に接続される貫通電極が同一位置にあれば作成時に用いられるＴＳＶマスク（フォトマスク）を共用できる。また、配線長を短くすることができる。

最下層の半導体チップ１１に設けられる２つの半田バンプは、一対の電極端子として用いられる。各半導体チップ１１（１２，１３）に含まれる３つの貫通電極１１３（１２３，１３３）のうちの一つ（図の右側の貫通電極）は、一対の電極端子の一方に接続され、高電位側電源供給線（第１の電源供給線）を構成する。また、各半導体チップに含まれる貫通電極のうち別の一つ（図の中央の貫通電極）は、低電位側電源供給線（第２の電源供給線）を構成する。各半導体チップ１１，１２，１３の回路素子１１４，１２４，１３４は、高電位側電源供給線と低電位側電源供給線との間に並列に接続される。

各半導体チップに含まれる貫通電極のうち、残りの一つ（図の中央の貫通電極）は、最上層の半導体チップ１３において低電位側電源供給線に接続されるとともに、一対の電源端子の他方に接続され、帰還用電源供給線（第３の電源供給線）を構成する。

なお、第３の電源供給線は、転送用電源供給線として高電位側電源供給線に接続されてもよい。この場合、一対の電極端子の一方は、高電位側電源供給線ではなく転送用電源供給線に接続される。また、一対の電極端子の他方は、低電位側電源供給線に接続される。

また、帰還用電源供給線と低電位側電源供給線の間（又は、転送用電源供給線と高電位側電源供給線の間）の接続は、必ずしも半導体チップ１３のデバイス・配線層で行う必要はない。即ち、これらの間の接続は、半導体チップ１３の上に連結層（又は半導体チップ）を設けることで行ってもよい。連結層を用いることで、半導体チップ１３の構成を他の半導体チップ１１，１２と同じにすることができ、作成時に使用されるメタルマスク等を共用できる。

配線基板１４には、図示しない配線と複数の電極パッドとが形成されている。複数の電極パッドのうちの２個が一対の電源パッドとして用いられ、半導体チップ１１に設けられた一対の電源端子に接続され、半導体装置１０に電源電圧（電源電位ＶＤＤ及び接地電位ＶＳＳ）を供給する。

以上の構成により、半導体チップ１１，１２，１３の回路素子１１４，１２４，１３４は、実質的に等しい電源電圧の供給を受けることができる。その理由は、一方の電極端子から回路素子１１４，１２４，１３４を経て他方の電極端子に至る電源経路に含まれる貫通電極の数を、どの回路素子１１４，１２４，１３４を通る経路でも同じにしたからである。以下、詳述する。

ここでは、積層された半導体チップ１１，１２，１３は、選択的に動作するものとする。即ち、半導体チップ１１，１２，１３は、それぞれ独立して動作し、２以上の半導体チップが同時に動作することはないものとする。この条件下で、半導体チップ１１，１２，１３がそれぞれ動作するときの電源経路は、それぞれ、図２（ａ），（ｂ），（ｃ）に示すようになる。

図２（ａ），（ｂ），（ｃ）において、貫通電極は抵抗Ｒとして描かれている。また、高電位側電源供給線及び低電位側電源供給線はそれぞれＬ_ＶＤＤ及びＬ_ＶＳＳとし、帰還用電源供給線はＬ_ＶＳＳｒとして描かれている。これらの図から容易に理解されるように、回路素子１１４，１２４，１３４のいずれを通る経路においても貫通電極の数は６個である。全ての貫通電極の抵抗値がδのとき、回路素子１１４，１２４，１３４にそれぞれ印加される電源電圧Ｖactは、層インデックスをｎとして、Ｖact＝（ＶＤＤ−ｎδ）−（ＶＳＳ＋（６−ｎ）δ）＝ＶＤＤ−ＶＳＳ−６δで表すことができる。即ち、回路素子１１４，１２４，１３４には、理論上等しい電源電圧が印加される。

次に、各半導体チップにおける面内方向（積層方向に直交する方向）に関する貫通電極の配置（面内配置）について説明する。

装置の小型化と動作速度の高速化等により、各貫通電極が有するＬ（インダクタ）成分を無視することができなくなってきている。この貫通電極が有するＬ成分による影響を、一対の電源端子に接続されている電源供給線を近接配置することでキャンセルすることができる。

例えば、低電位側電源供給線Ｌ_ＶＳＳに帰還用電源供給線Ｌ_ＶＳＳｒが接続されている場合は、図３（ａ）に示すように、高電位側電源供給線Ｌ_ＶＤＤと帰還用電源供給線Ｌ_ＶＳＳｒとを隣り合わせに近接配置する。

ここで、高電位側電源供給線Ｌ_ＶＤＤ、低電位側電源供給線Ｌ_ＶＳＳ及び帰還用電源供給線Ｌ_ＶＳＳｒからなる電源供給線の組を複数有している場合には、例えば、図３（ｂ）に示すように、各半導体チップにおいて、低電位側電源供給線Ｌ_ＶＳＳに含まれる貫通電極、帰還用電源供給線Ｌ_ＶＳＳｒに含まれる貫通電極及び高電位側電源供給線Ｌ_ＶＤＤに含まれる貫通電極が、この順に繰り返し並ぶように、面内方向に一列に複数の貫通電極を配置する。

図３（ｂ）の構成において、動作中の半導体チップでは、破線に囲まれた高電位側電源供給線Ｌ_ＶＤＤと帰還用電源供給線Ｌ_ＶＳＳｒには、大きさが同じで逆向きの電流が流れる。したがって、これらの電力供給線に含まれる貫通電極のＬ成分は相殺される。これにより、Ｌ成分に起因するノイズの発生を抑制することができる。

一方、動作中の半導体チップの低電位側電源供給線Ｌ_ＶＳＳには電流は流れない（図２参照）。そして、図３（ｂ）に示すように複数組の電源供給線が一列に並んでいる場合、低電位側電源供給線Ｌ_ＶＳＳは、それ自身が属する組の高電位側電源供給線Ｌ_ＶＤＤと隣接する組の帰還用電源供給線Ｌ_ＶＳＳｒとの間に位置する。したがって、低電位側電源供給線Ｌ_ＶＳＳｒは、隣り合う組の電源供給線間を電磁的にシールドする役目を果たす。

高電位側電源供給線Ｌ_ＶＤＤに転送用電源供給線Ｌ_ＶＳＳｆが接続されている場合は、図４（ａ）に示すように、低電位側電源供給線Ｌ_ＶＳＳと転送用電源供給線Ｌ_ＶＤＤｆとを隣り合わせに近接配置する。

低電位側電源供給線Ｌ_ＶＳＳ、高電位側電源供給線Ｌ_ＶＤＤ及び転送用電源供給線Ｌ_ＶＤＤｆからなる電源供給線の組を複数有している場合には、例えば、図４（ｂ）に示すように、各半導体チップにおいて、高電位側電源供給線Ｌ_ＶＤＤに含まれる貫通電極、転送用電源供給線Ｌ_ＶＤＤｆに含まれる貫通電極及び低電位側電源供給線Ｌ_ＶＳＳに含まれる貫通電極が、この順に繰り返し並ぶように、面内方向に一列に配置される。このときの半導体装置の縦断面図を図５に示す。なお、図５においては３個の半導体チップ１１−１，１２−１，１３−１が、配線基板１４−１上に積層されているものとし、回路素子や配線等は省略されている。

図４（ｂ）及び図５の構成においても、動作中の半導体チップでは、転送用電源供給線Ｌ_ＶＤＤｆと低電位側電源供給線Ｌ_ＶＳＳには、大きさが同じで逆向きの電流が流れ、これらの電源供給線に含まれる貫通電極のインダクタ成分を相殺する。また、高電位側電源供給線Ｌ_ＶＤＤは、隣り合う組の電源供給線間を電磁的にシールドする役目を果たす。

なお、上記例では、複数の貫通電極が各半導体チップの面内方向に一列に並んで形成されるものとしたが、図６に示すように２列に並ぶように、或いは３列以上に並ぶように形成してもよい。

また、上記例では各組に属する３つの電源供給線が等間隔で並んでいるものとしたが、一対の電源端子に接続された電源供給線を互いに近接配置し、残りの電源供給線を離れた位置に設けるようにしてもよい。

例えば、図７（ａ）及び（ｂ）に示すように、回路素子１１４，１２４，１３４の両側に高電位側電源供給線Ｌ_ＶＤＤと低電位側電源供給線Ｌ_ＶＳＳをそれぞれ配置するとともに、低電位側電源供給線Ｌ_ＶＳＳに接続される帰還用電源供給線Ｌ_ＶＳＳｒを高電位側電源供給線Ｌ_ＶＤＤの近傍に配置してよい。同様に、高電位側電源供給線Ｌ_ＶＤＤに転送用電源供給線Ｌ_ＶＤＤｆが接続されている場合には、転送用電源供給線Ｌ_ＶＤＤｆを低電位側電源供給線Ｌ_ＶＳＳの近傍に配置してもよい。このような構成においても、貫通電極が有するＬ成分の影響をキャンセルでき、ノイズの発生を抑制することができる。

以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨を逸脱することなく種々の変更・変形が可能である。

１０半導体装置
１１，１２，１３、１１−１，１２−１，１３−１，１１−２，１２−２，１３−２半導体チップ
１４，１４−１，１４−２配線基板
１１１，１２１，１３１半導体基板
１１２，１２２，１３２デバイス・配線層
１１３，１２３，１３３貫通電極
１１４，１２４，１３４回路素子

Claims

互いに貫通電極で接続された複数の半導体チップを備える積層型半導体装置において、第１の電源端子から前記複数の半導体チップにそれぞれ形成された回路素子を介して第２の電源端子に至る経路に含まれる貫通電極の本数が、互いに等しいことを特徴とする半導体装置。
前記貫通電極を前記複数の半導体チップの積層方向に直列接続して、第１、第２及び第３の電源供給線を形成し、
前記第１及び前記第２の電源供給線の間に前記複数の半導体チップにそれぞれ形成された回路素子を並列接続し、
前記積層方向の一方の端側で前記第１及び前記第２の電源供給線のうちの一方の一端に前記第１の電源端子を接続し、
前記積層方向の一方の端側で前記第３の電源供給線の一端に前記第２の電源端子を接続するとともに、前記積層方向の他方の端側で前記第３の電源供給線の他端に前記第１及び第２の電源供給線のうち他方の電源供給線の一端を接続した、
ことを特徴とする請求項１に記載の半導体装置。
前記複数の半導体チップの各々において、前記第１、前記第２及び前記第３の電源供給線が前記積層方向に直交する方向に一列に配列され、かつ前記第１及び前記第２の電源供給線のうちの一方と前記第３の電源供給線とが互いに隣り合うように、前記貫通電極が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
前記第１、前記第２及び前記第３の電源供給線からなる組を複数有し、これら複数の組の電源供給線が前記積層方向に直交する方向に一列に配列され、全ての組で前記第１、前記第２及び前記第３の電源供給線の配列順が同じであることを特徴とする請求項３に記載の半導体装置。
積層された複数の半導体チップを備え、
前記複数の半導体チップの各々は、回路素子と該回路素子に接続される第１及び第２の貫通電極と、第３の貫通電極とを含み、
各半導体チップに形成された前記第１、前記第２及び前記第３の貫通電極は、積層方向に隣接する他の半導体チップに形成された前記第１、前記第２及び前記第３の貫通電極と接続されて第１、第２及び第３の電源供給経路を形成し、
前記第１及び第２の電源供給経路のうちの一方は、前記積層方向の一方の端に位置する半導体チップに形成された第１の電源端子に接続され、
前記第３の電源供給経路は、前記積層方向の一方の端に位置する半導体チップに形成された第２の電源端子に接続されるとともに、前記積層方向の他方の端に位置する半導体チップ側で前記第２の電源供給経路の一端に接続されている、
ことを特徴とする半導体装置。
前記第１、前記第２及び前記第３の貫通電極は、前記複数の半導体チップの各々において、前記第１、前記第２及び前記第３の電源供給線が前記積層方向に直交する方向に一列に配列され、かつ前記第１及び前記第２の電源供給線のうちの一方と前記第３の電源供給線とが互いに隣り合うように形成されていることを特徴とする請求項５に記載の半導体装置。
前記複数の半導体チップの各々は、前記第１、前記第２及び前記第３の貫通電極からなる組を複数有し、これら複数の組の貫通電極が前記積層方向に直交する方向に一列に配列され、全ての組で前記第１、前記第２及び前記第３の貫通電極の配列順が同じであることを特徴とする請求項６に記載の半導体装置。