JP2018532260A - インダクタを有するガラスウェハを使用するアドバンスドノードシステムオンチップ（ｓｏｃ）によるインダクタの集積化およびウェハ間接合 - Google Patents

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Abstract

コイルインダクタを有する電圧レギュレータが、システムオンチップ（ＳＯＣ）デバイスに集積化または組み込まれる。コイルインダクタは、貫通ビアを有してインダクタウェハ上に製造され、インダクタウェハは、ＳＯＣデバイスと集積化するために、ＳＯＣウェハと接合される。

Description

本明細書に記載される様々な実施形態は集積回路デバイスに関し、より詳細には、電圧レギュレータを有する集積回路デバイスに関する。
電圧レギュレータは、従来型の専用電力管理集積回路（ＰＭＩＣ）に実装されている。従来型のＰＭＩＣには、回路板上の他の集積回路とは異なり、たとえば、現在のマルチコアアプリケーションプロセッサまたは通信プロセッサの、低活動（過渡）要件と電力（効率）要件を満たすのに困難がある。
電圧レギュレータを、システムオンチップ（ＳＯＣ）集積回路デバイスの部分として集積化することへの関心が強くなってきている。しかし、集積化した電圧レギュレータは、チップ設計およびレイアウトに、いくつかの課題をもたらす可能性がある。たとえば、電圧レギュレータ中のインダクタおよびコンデンサなどの受動構成要素は、設計上の課題の原因となる場合がある。というのは、インダクタおよびコンデンサ、特に大きいインダクタンス値および容量値を有するものなどの受動構成要素は、典型的には、シリコンＳＯＣダイにとっての典型的なレイアウトでは、大きい表面積を必要とする大きい形状因子を有するためである。
さらに、電圧レギュレータ中のインダクタは、典型的には、電圧のレギュレーションにおける電力損失を最小化するために、非常に小さい抵抗を必要とする。典型的なシリコンＳＯＣダイの表面積のうちのかなりの量を占有することに加えて、そのようなインダクタは、インダクタの抵抗値を減らすために、ＳＯＣダイ上に厚い金属の線を必要とする場合がある。しかし、アドバンスドノードＳＯＣウェハの製造では、そのような厚い金属の線は、実現可能でない場合がある。さらに、厚い金属の線がシリコンＳＯＣダイ上に実装可能である場合であってさえ、シリコンＳＯＣダイ上の電圧レギュレータの部分としてインダクタを集積化するための従来型の製造プロセスは、いくつかの追加のマスクを必要とし、それによって、製造の費用を増加させる場合がある。
本開示の例示的な実施形態は、集積回路デバイスおよびそれを作る方法を対象にする。一実施形態では、電圧レギュレータは、電圧レギュレータにより供給される電圧を使用する１つまたは複数の回路も含むシステムオンチップ（ＳＯＣ）デバイスに集積化または組み込まれる。
一実施形態では、デバイスが提供され、デバイスは、システムオンチップ（ＳＯＣ）ウェハと、第１および第２の面ならびにそれらを通る複数のビアを有するインダクタウェハであって、ビアがインダクタウェハ中で複数の側壁を形成し、インダクタウェハの第１の面がＳＯＣウェハに隣接して配設される、インダクタウェハと、インダクタウェハの第１の面の少なくとも一部の上の磁気層と、磁気層上、インダクタウェハの第２の面の少なくとも一部の上、およびインダクタウェハ中のビアにより形成される側壁のうちの少なくともいくつかの上に配設される導電層と、を備えている。
別の実施形態では、デバイスが提供され、デバイスは、ダイと、第１および第２の面ならびにそれらを通る複数のビアを有するインダクタウェハであって、ビアがインダクタウェハ中で複数の側壁を形成し、インダクタウェハの第１の面がダイに隣接して配設される、インダクタウェハと、インダクタウェハの第１の面の少なくとも一部の上の磁気層と、インダクタウェハ中のビアのうちの少なくともいくつかの中に配設される複数の導電体であって、インダクタウェハの第１の面に隣接する第１の端部およびインダクタウェハの第２の面に隣接する第２の端部をそれぞれ有する、複数の導電体と、を備える電圧レギュレータ、ならびに電圧レギュレータから電源電圧を受け取るように構成されるシステムオンチップ（ＳＯＣ）パッケージであって、導電体の第１の端部と第２の端部のうちの少なくとも一方に接続される少なくとも１つの導電体を有する、ＳＯＣパッケージを備えている。
別の実施形態では、デバイスを作る方法が提供され、方法は、第１の面および第２の面を有する第１のウェハを提供するステップと、第１のウェハの第１の面および第２の面を通る複数のビアを形成するステップであって、ビアが、第１のウェハ内の複数の側壁により画定される、ステップと、第１のウェハの第１の面の少なくとも一部の上にパターン形成された磁気層を形成するステップと、パターン形成された磁気層上の導電層を、パターン形成された磁気層、第１のウェハの第２の面の少なくとも一部、およびビアの側壁のうちの少なくともいくつかを覆って形成するステップと、第２のウェハを第１のウェハと接合するステップと、を含む。
さらに別の実施形態では、デバイスを作る方法が提供され、方法は、システムオンチップ（ＳＯＣ）パッケージを提供するステップ、およびＳＯＣパッケージ上に電圧レギュレータを形成するステップであって、ＳＯＣダイを提供するステップと、第１および第２の面を有するインダクタウェハを提供するステップであって、インダクタウェハの第１の面がＳＯＣダイに隣接して配設される、ステップと、インダクタウェハの第１の面および第２の面を通る複数のビアを形成するステップであって、ビアがインダクタウェハ中で複数の側壁により画定される、ステップと、インダクタウェハ中のビアのうちの少なくともいくつかの中に配設される複数の導電体を形成するステップであって、導電体が、インダクタウェハの第１の面に隣接する第１の端部およびインダクタウェハの第２の面に隣接する第２の端部をそれぞれ有する、ステップと、を含む、電圧レギュレータを形成するステップを含み、ＳＯＣパッケージが電圧レギュレータから電源電圧を受け取るように構成され、ＳＯＣパッケージが導電体の第１の端部と第２の端部のうちの少なくとも一方に接続される少なくとも１つの導電体を有している。
添付図面は、本開示の実施形態の記載を援助するために提示され、実施形態の説明のためにだけ提供されており、実施形態を限定するためではない。
システムオンチップ（ＳＯＣ）ウェハの実施形態を図示する斜視図である。 貫通ビアを有するインダクタウェハの実施形態を図示する斜視図である。 ＳＯＣウェハとインダクタウェハの対面ウェハ間ボンディングの実施形態を図示する斜視図である。 貫通ビアを有するインダクタウェハ上の、インダクタの製造における第１のプロセスステップの実施形態を図示する断面図である。 パターン形成された薄膜磁気層を有するインダクタの製造における第２のプロセスステップの実施形態を図示する断面図である。 薄膜磁気層上の誘電体を有するインダクタの製造における第３のプロセスステップの実施形態の断面図である。 金属めっきを有するインダクタの製造における第４のプロセスステップの実施形態の断面図である。 複数のループを有するコイルを有するインダクタの平面図である。 ＳＯＣウェハとインダクタウェハを接合することによる、システムオンチップ（ＳＯＣ）デバイスの製造における第５のプロセスステップの実施形態を図示する断面図である。 ＳＯＣウェハとインダクタウェハが一緒に接合された後の、図９のＳＯＣデバイスの実施形態を図示する断面図である。 接合したＳＯＣウェハとインダクタウェハのダイシング後の、インダクタダイの実施形態を図示する斜視図である。 プリント回路板（ＰＣＢ）、ＳＯＣパッケージ、およびインダクタダイを含む電圧レギュレータを含むシステムの実施形態を図示する断面図である。 電力管理集積回路（ＰＭＩＣ）ならびに集積化または組み込まれた電圧レギュレータおよび電圧レギュレータを使用する回路を含むＳＯＣデバイスを含むシステムの実施形態を図示する図である。
本開示の態様は、特定の実施形態を対象とする以下の説明および関連する図面において説明される。本開示の範囲から逸脱することなく、代替実施形態を考案することができる。さらに、本開示の関連する詳細を不明瞭にしないように、よく知られている要素については詳細に説明しないか、または省略する。
「例示的（ｅｘｅｍｐｌａｒｙ）」という言葉は、本明細書では、「例、事例、または説明として働くこと」を意味するように使用される。本明細書で「例示的」と記載される任意の実施形態は、必ずしも、他の実施形態よりも好ましい、または有利であると解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
本明細書で使用される用語法は、特定の実施形態を記載することのみのためであり、実施形態を限定することを意図していない。本明細書では、文脈がそうでないことを明確に示すのでない限り、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は複数形も含むものとする。本明細書で使用するとき、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループの存在または追加を排除するものではないことがさらに理解されよう。さらに、「または、もしくは（ｏｒ）」という単語は、ブール演算子“ＯＲ”と同じ意味を有し、すなわち、“ＯＲ”は、「どちらか」および「両方」の可能性を含み、別段に明記されていない限り、「排他的論理和」（“ＸＯＲ”）に限定されないことを理解されたい。２つの隣接する単語間のシンボル“／”は、別段に明記されていない限り、「または、もしくは（ｏｒ）」と同じ意味を有することも理解されたい。さらに、「〜に接続される」、「〜に結合される」、または「〜と通信する」などの語句は、別段に明記されていない限り、直接接続に限定されない。
図１は、互いに対向する第１の面１０２と第２の面１０４を有するシステムオンチップ（ＳＯＣ）ウェハ１００の実施形態を図示する斜視図である。一実施形態では、ＳＯＣウェハ１００は、シリコンウェハなどの半導体ウェハを含む。代替実施形態では、ＳＯＣウェハ１００は、ガラスウェハ、石英ウェハ、有機物ウェハ、または別の材料から作られるウェハを含む場合がある。一実施形態では、ＳＯＣウェハ１００は、１つまたは複数のインダクタがもうけられるインダクタウェハと集積化する場合がある。
図２は、複数の貫通ビア２０２ａ、２０２ｂ、２０２ｃ、…を有するインダクタウェハ２００の実施形態を図示する斜視図である。図２に図示される実施形態では、インダクタウェハ２００は、互いに対向する第１の面２０４と第２の面２０６を有し、ビア２０２ａ、２０２ｂ、２０２ｃ、…は、インダクタウェハ２００の、第１の面２０４および第２の面２０６を通して形成される。一実施形態では、インダクタウェハ２００は、ガラスウェハを含む。代替実施形態では、インダクタウェハ２００は、石英ウェハ、有機物ウェハ、または別のタイプの低損失誘電体材料を備え、インダクタウェハ２００上に製造されるインダクタが低い寄生損失を有することを確実にすることができる。説明を簡単にするために、ビア２０２ａ、２０２ｂ、２０２ｃ、…中の導電体の詳細な構造、ならびに集積化されるインダクタの１つまたは複数のコイルを形成するインダクタウェハ２００の第１の面２０４および第２の面２０６上のパターン形成された導電層は、図２の斜視図には示されない。インダクタウェハ２００上に形成される集積化されるインダクタの実施形態は、図４〜図７および図８の平面図に関して下でさらに詳細に記載されることになる。
図３は、ＳＯＣウェハ１００とインダクタウェハ２００の対面ウェハ間ボンディングの実施形態を図示する斜視図である。この実施形態では、ＳＯＣウェハ１００の第２の面１０４は、インダクタウェハ２００の第１の面２０４と接合される。この場合も、説明を簡単にするために、インダクタウェハ２００上に形成される集積化されるインダクタの詳細な構造は、図３では省略される。インダクタウェハ２００上に形成される集積化されるインダクタの実施形態は、図４〜図８に関して記載されることになる。
図４は、貫通ビアを有するインダクタウェハ上の、インダクタの製造における第１のプロセスステップの実施形態を図示する断面図である。図４では、第１の面４０２および第２の面４０４を有するインダクタウェハ４００が提供される。たとえば、インダクタウェハ４００は、ガラスウェハ、石英ウェハ、または低損失誘電体材料から作られる別のタイプのウェハであってよい。図４に示される実施形態では、第１のビア４０６および第２のビア４０８は、インダクタウェハ４００内に、第１の面４０２および第２の面４０４を通して形成される。
図５は、磁気層を有するインダクタの製造における第２のプロセスステップの実施形態を図示する断面図である。図５では、パターン形成された薄膜磁気層４１０などの磁気層は、インダクタウェハ４００の第１の面４０２上に形成される。図５に図示される実施形態では、パターン形成された薄膜磁気層４１０は、第１のビア４０６と第２のビア４０８との間の、インダクタウェハ４００の一部の第１の面４０２上に形成される。
パターン形成された薄膜磁気層４１０は、様々な方法で製造することができる。たとえば、コバルト−タンタル−ジルコニウム（ＣｏＴａＺｒ）などの磁気材料を、インダクタウェハ４００の第１の面４０２上に、真空プロセスによる堆積、めっき、スクリーン印刷、または積層して、薄膜磁気層４１０を形成することができる。ニッケル−鉄（ＮｉＦｅ）、コバルト−鉄（ＣｏＦｅ）、またはコバルト−ニッケル−鉄（ＣｏＮｉＦｅ）の合金などの他の磁気材料、ならびにリン（Ｐ）、ホウ素（Ｂ）、または炭素（Ｃ）などの追加材料を、パターン形成された薄膜磁気層４１０のために使用して、パターン形成された薄膜磁気層４１０の磁気特性および電気特性を調整することができる。一実施形態では、パターン形成された薄膜磁気層４１０のための磁気材料は、適切な動作周波数において、インダクタのインダクタンス値の増加を可能にするように選択される。他のタイプの磁気材料も、パターン形成された薄膜磁気層４１０として実装することができる。薄膜磁気層４１０は、たとえば、インダクタウェハ４００の第１の面４０２上に磁気材料をスパッタリングすることによるといった、他の技法により形成することもできる。
図６は、パターン形成された薄膜磁気層上の誘電体を有するインダクタの製造における第３のプロセスステップの実施形態の断面図である。図６では、誘電体層４１２は、パターン形成された薄膜磁気層４１０の上部上に形成される。図６に図示される実施形態では、誘電体層４１２は、薄膜磁気層４１０の上面および側面全体、ならびにパターン形成された薄膜磁気層４１０を囲む、インダクタウェハ４００の第１の面４０２の部分を覆う。一実施形態では、誘電体層４１２は、高分子誘電材料を含む。代替実施形態では、誘電体層４１２は、たとえば二酸化ケイ素（ＳｉＯ２）といった、無機誘電材料を含む。本開示の範囲内で、他のタイプの誘電材料を、誘電体層４１２のために使用することもできる。
図７は、金属めっきを有するインダクタの製造における第４のプロセスステップの実施形態の断面図である。図７に示される断面図では、インダクタウェハ４００の第１の面４０２と第２の面４０４との間に、第１のビア４０６が側壁４１４および４１６を有し、同様に、第２のビア４０８が側壁４１８および４２０を有する。一実施形態では、導電層４２２が、誘電体層４１２の上、第１のビア４０６の側壁４１６の上、第２のビア４０８の側壁４１８の上、および第１のビア４０６と第２のビア４０８との間のインダクタウェハ４００の第２の面４０４の上に形成される。一実施形態では、導電層４２２は、金属めっきにより形成される。
さらなる実施形態では、導電層は、銅（Ｃｕ）などの金属のセミアディティブめっきにより形成される。図７に示される断面図では、側壁４１６と対向する側壁４１４、第１のビア４０６、ならびに側壁４１４に隣接するインダクタウェハ４００の第１の面４０２および第２の面４０４の少なくとも一部も、導電層４２４により覆われる。同様に、側壁４１８と対向する側壁４２０、第２のビア４０８、ならびに側壁４２０に隣接するインダクタウェハ４００の第１の面４０２および第２の面４０４の少なくとも一部も、導電層４２６により覆われる。導電層４２２と同様に、導電層４２４および４２６も、セミアディティブ銅めっきなどの金属めっきにより形成することができる。
図７の断面図に図示される実施形態では、導電層４２２は、複数のループを備えるインダクタコイルの１つのループの一部として示される。複数のループを有するインダクタコイルを備えるソレノイドインダクタの実施形態の平面図が図８に示され、ソレノイドインダクタの実施形態は、下でさらに詳細に記載されることになる。本明細書に記載され図示される実施形態中のソレノイドインダクタの代わりに、他のインダクタのトポロジ、たとえば、らせん状インダクタ、ドーナツ状インダクタ、またはレーストラックインダクタも実装することができる。しかし、限られた量の空間を有するＳＯＣパッケージでは、ソレノイドインダクタの小さい占有面積、およびＳＯＣダイ上の回路に最も近い、簡単で効果的な集積化のために、ソレノイドインダクタを選択する場合がある。
図７に示される実施形態を参照すると、インダクタのコイルの１つのループの断面図として図示される、導電層４２２が、インダクタの磁気コアとして実装される薄膜磁気層４１０を取り囲む。代替実施形態では、全体の磁束、したがってインダクタの全体のインダクタンスを増加させるために、別の磁気層、たとえば、図７に示されるような磁気層４１０に対向するインダクタウェハ４００の第２の面４０４上に形成される磁気層を、インダクタコイル内に設ける場合がある。別の代替実施形態では、複数のループのコイルを有するインダクタであって、各ループが図７に示されるような導電層４２２の断面図と同様の断面図を有するインダクタを、コイルの内側の磁気層なしで設ける場合があるが、磁気コアを有さないそのようなインダクタは、１つまたは複数の磁気コアを有する同じサイズで同じ数のループのインダクタと比較して、より小さいインダクタンスを有することになる。
図８は、ＳＯＣウェハがインダクタウェハと接合される前の、複数のループを有するコイル８０２を有するインダクタ８００の平面図である。一実施形態における、断面線８０６ａ〜８０６ｂに沿ったループのうちの１つ８０４の断面図が図７に図示される。図８の平面図を参照すると、インダクタ８００は、たとえば、電圧レギュレータ中の他の回路構成要素との電気的な接続をするために、コイル８０２の２つの対向する端部において、２つの端子８０８および８１０を有する。一実施形態では、図４〜図７に図示されるような第１のビア４０６および第２のビア４０８のような、インダクタウェハ４００中の貫通ビアのいくつかを使用して、ＳＯＣダイ上のダイパッドと基板上のパッドとの間で電気的な接続を形成することができる。たとえば、電力供給接続を可能にすること、および／または接地平面を設けることのために貫通ビアのいくつかを接続して、ＳＯＣダイへの電力送達を改善することができる。一実施形態では、導電層４２２は、インダクタウェハ２００上に厚いＣｕめっきを備える場合があるが、アドバンスドノードＳＯＣウェハ１００でのアドバンスドノードＳＯＣデバイスの性能を改善するために、追加の配線層として使用することができる。さらなる実施形態では、アドバンスドノードＳＯＣウェハ１００、インダクタウェハ２００、および図１２に関して下でさらに詳細に記載されることになる集積回路（ＩＣ）パッケージ１２０４上のパッケージ基板１２１２の複合的設計を使用することによって、導電層４２２の厚いＣｕめっきを使用して、アドバンスドノードＳＯＣウェハ１００の中、またはパッケージ基板１２１２の中、または両方のＣｕ層の数を減らすことができる。
図９は、ＳＯＣウェハとインダクタウェハを接合することによる、システムオンチップ（ＳＯＣ）デバイスの製造における第５のプロセスステップの実施形態を図示する断面図である。一実施形態では、ＳＯＣウェハ１００は、ＳＯＣウェハの第２の面１０４上の金属カラム９０２などの複数の金属カラムを備える。一実施形態では、インダクタウェハのそれぞれの金属めっきビアと接合するために、はんだ９０４が金属カラム９０２上にもうけられる。図９に図示される断面図では、ＳＯＣウェハ１００の第２の面１０４上の金属カラム９０２は、図７に関して上で記載された、インダクタウェハ４００におけるビア４０８と位置合わせされる。説明を簡単にするために、薄膜磁気層４１０および誘電体層４１２は、図９の断面図では省略される。
図１０は、ＳＯＣウェハとインダクタウェハが一緒に接合された後の、図９のＳＯＣデバイスの実施形態を図示する断面図である。図１０に図示される実施形態では、はんだ９０４は、それぞれ、ビア４０８の側壁４１８および４２０の上で導電体４２２および４２６の上部を接続しており、インダクタウェハ４００中のビア４０８の上に直接配置される。一実施形態では、はんだ９０４は、加熱で溶け、温度が低下すると凝固する、従来型のはんだ材料を含むことができる。
図１１は、接合したＳＯＣウェハとインダクタウェハのダイシング後のインダクタダイの実施形態を図示する斜視図である。典型的なウェハ製造プロセスでは、複数の同一のチップを、大きい表面積を有する単一のウェハ上に製造することができる。一実施形態では、当業者には知られている多くのダイシング技法のうちの１つによって、チップをウェハから分離することができる。図１１に示される実施形態では、接合したＳＯＣウェハ１００とインダクタウェハ２００を、複数のダイ１１０２ａ、１１０２ｂ、１１０２ｃ…へとダイシングすることができる。ダイ１１０２ａ、１１０２ｂ、１１０２ｃ…のうちの任意の１つが、集積化または組み込まれた電圧レギュレータの部分として、１つまたは複数のインダクタおよび１つまたは複数のコンデンサなどの１つまたは複数の他の構成要素を含むことができる。
図１２は、プリント回路板（ＰＣＢ）、ＳＯＣパッケージ、およびインダクタダイを含む電圧レギュレータを含むシステムの実施形態を図示する断面図である。図１２では、プリント回路板（ＰＣＢ）１２０２がもうけられ、ＩＣパッケージ１２０４がＰＣＢ１２０２上にもうけられる。一実施形態では、ＩＣパッケージは、１つまたは複数のアナログ集積回路、１つまたは複数のデジタル集積回路、またはそれらの組合せを含む場合がある。一実施形態では、ＩＣパッケージ１２０４は、限定しないが、たとえば、ワイヤボンド、フリップチップ、またはボールグリッドアレイ（ＢＧＡ）を含む、当業者に知られている様々な構成のうちの１つを有する場合がある。
図１２を参照すると、図１〜図１１に関して上に記載された実施形態において、貫通ビアを有してインダクタウェハ上に製造され、ＳＯＣウェハと接合されるインダクタを含むダイ１２０６は、ＩＣパッケージ１２０４で集積化される。一実施形態では、ＩＣパッケージ１２０４は、パッケージ基板１２１２を含む。一実施形態では、他の構成要素も含む場合がある、集積化または組み込まれた電圧レギュレータ１２０８のための回路の一部としてダイ１２０６を設ける場合がある。たとえば、電圧レギュレータ１２０８が、１つまたは複数のコンデンサなどの、１つまたは複数のさらなる受動構成要素を含む場合がある。図１２では、電圧レギュレータ１２０８の回路の残りは、総称的に、ブロック１２１０で示される。
図１３は、電力管理集積回路（ＰＭＩＣ）ならびに集積化または組み込まれた電圧レギュレータおよび電圧レギュレータを使用する回路を含むＳＯＣデバイスを含むシステムの実施形態を図示する簡略化したブロック図である。図１３に図示される実施形態では、ＰＭＩＣ１３０２は、ＳＯＣデバイス１３０４とは別個のチップとして示される。代替実施形態では、ＰＭＩＣ１３０２を、ＳＯＣデバイス１３０４の部分として集積化する場合がある。図１３を参照すると、ＳＯＣデバイスは、インダクタおよびコンデンサ（Ｌ＆Ｃ）ブロック１３０６、電圧レギュレータ（ＶＲ）１３０８、ならびにＶＲ１３０８からの出力電圧を使用する１つまたは複数の回路１３１０を含む。一実施形態では、Ｌ＆Ｃブロック１３０６中のインダクタおよびコンデンサは、ＳＯＣデバイス中のＶＲ１３０８からの出力電圧を使用する回路１３１０と同じチップ上で、ＶＲ１３０８と集積化または組み込むことができる。
これまでの開示は例示的な実施形態を示しているが、添付の特許請求の範囲を逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップ、または動作は、別段に明記されていない限り、任意の特定の順序で実行される必要はない。さらに、要素は、単数形で説明または特許請求されている場合があるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。
１００ システムオンチップウェハ、ＳＯＣウェハ
１０２ 第１の面
１０４ 第２の面
２００ インダクタウェハ
２０２ａ 貫通ビア
２０２ｂ 貫通ビア
２０２ｃ 貫通ビア
２０４ 第１の面
２０６ 第２の面
４００ インダクタウェハ
４０２ 第１の面
４０４ 第２の面
４０６ 第１のビア
４０８ 第２のビア
４１０ 薄膜磁気層、磁気層
４１２ 誘電体層
４１４ 側壁
４１６ 側壁
４１８ 側壁
４２０ 側壁
４２２ 導電層
４２４ 導電層
４２６ 導電層
８００ インダクタ
８０２ コイル
８０４ ループ
８０６ａ 断面線
８０６ｂ 断面線
８０８ 端子
８１０ 端子
９０２ 金属カラム
９０４ はんだ
１１０２ａ ダイ
１１０２ｂ ダイ
１１０２ｃ ダイ
１２０２ プリント回路板、ＰＣＢ
１２０４ 集積回路パッケージ、ＩＣパッケージ
１２０６ ダイ
１２０８ 電圧レギュレータ
１２１０ ブロック
１２１２ パッケージ基板
１３０２ ＰＭＩＣ
１３０４ ＳＯＣデバイス
１３０６ インダクタおよびコンデンサブロック、Ｌ＆Ｃブロック
１３０８ 電圧レギュレータ、ＶＲ
１３１０ 回路

Claims (30)

  1. システムオンチップ（ＳＯＣ）ウェハと、
    第１および第２の面ならびにそれらを通る複数のビアを有するインダクタウェハであって、前記ビアが前記インダクタウェハ中で複数の側壁を形成し、前記インダクタウェハの前記第１の面が前記ＳＯＣウェハに隣接して配設される、インダクタウェハと、
    前記インダクタウェハの前記第１の面の少なくとも一部の上の磁気層と、
    前記磁気層上、前記インダクタウェハの前記第２の面の少なくとも一部の上、および前記インダクタウェハ中の前記ビアにより形成された前記側壁のうちの少なくともいくつかの上に配設される導電層と
    を備える、デバイス。
  2. 前記磁気層が薄膜磁気層を備える、請求項１に記載のデバイス。
  3. 前記導電層が銅めっきを備える、請求項１に記載のデバイス。
  4. 前記銅めっきが銅のセミアディティブめっきを含む、請求項３に記載のデバイス。
  5. 前記ＳＯＣウェハと前記インダクタウェハとの間に配設される導電体をさらに備える、請求項１に記載のデバイス。
  6. 前記導電体がはんだを含む、請求項５に記載のデバイス。
  7. 前記はんだが前記ビアの少なくとも１つの上に直接配置される、請求項６に記載のデバイス。
  8. 前記はんだが前記導電層の少なくとも一部と直接接触する、請求項６に記載のデバイス。
  9. 前記インダクタウェハがガラスウェハを含む、請求項１に記載のデバイス。
  10. 前記インダクタウェハが石英ウェハを含む、請求項１に記載のデバイス。
  11. ダイと、
    第１および第２の面ならびにそれらを通る複数のビアを有するインダクタウェハであって、前記ビアが前記インダクタウェハ中で複数の側壁を形成し、前記インダクタウェハの前記第１の面が前記ダイに隣接して配設される、インダクタウェハと、
    前記インダクタウェハの前記第１の面の少なくとも一部の上の磁気層と、
    前記インダクタウェハ中の前記ビアのうちの少なくともいくつかの中に配設される複数の導電体であって、前記インダクタウェハの前記第１の面に隣接する第１の端部および前記インダクタウェハの前記第２の面に隣接する第２の端部をそれぞれ有する、複数の導電体と、
    を備える、電圧レギュレータ、ならびに
    前記電圧レギュレータから電源電圧を受け取るように構成されるシステムオンチップ（ＳＯＣ）パッケージであって、前記導電体の前記第１の端部と前記第２の端部のうちの少なくとも一方に接続される少なくとも１つの導電体を有する、ＳＯＣパッケージ
    を備える、デバイス。
  12. 前記ＳＯＣパッケージに結合されるプリント回路板（ＰＣＢ）をさらに備える、請求項１１に記載のデバイス。
  13. 前記磁気層が薄膜磁気層を備える、請求項１１に記載のデバイス。
  14. 前記電圧レギュレータが前記インダクタウェハの前記第１および第２の面上に配設される複数の追加導電体をさらに備え、前記インダクタウェハの前記第１および第２の面上の前記追加導電体ならびに前記インダクタウェハ中の前記ビアのうちの少なくともいくつかの中の前記導電体がインダクタのコイルを形成する、請求項１１に記載のデバイス。
  15. 前記コイルが少なくとも部分的に前記磁気層を取り囲む、請求項１４に記載のデバイス。
  16. 前記インダクタウェハがガラスウェハを含む、請求項１に記載のデバイス。
  17. 前記インダクタウェハが石英ウェハを含む、請求項１に記載のデバイス。
  18. デバイスを作る方法であって、
    第１の面および第２の面を有する第１のウェハを提供するステップと、
    前記第１のウェハの前記第１の面および前記第２の面を通る複数のビアを形成するステップであって、前記ビアが、前記第１のウェハ内の複数の側壁により画定される、ステップと、
    前記第１のウェハの前記第１の面の少なくとも一部の上にパターン形成された磁気層を形成するステップと、
    前記パターン形成された磁気層上の導電層を、前記パターン形成された磁気層、前記第１のウェハの前記第２の面の少なくとも一部、および前記ビアの前記側壁のうちの少なくともいくつかを覆って形成するステップと、
    第２のウェハを前記第１のウェハと接合するステップと
    を含む、方法。
  19. 前記第１のウェハがインダクタウェハを含む、請求項１８に記載の方法。
  20. 前記インダクタウェハがガラスウェハを含む、請求項１９に記載の方法。
  21. 前記インダクタウェハが石英ウェハを含む、請求項１９に記載の方法。
  22. 前記第２のウェハ上に複数のはんだを形成するステップをさらに含む、請求項１８に記載の方法。
  23. 前記導電層を形成するステップが、銅のセミアディティブめっきを形成するステップを含む、請求項１８に記載の方法。
  24. 前記パターン形成された磁気層を形成するステップが、前記第１のウェハの前記第１の面の少なくとも一部の上に磁気材料をスパッタリングするステップを含む、請求項１８に記載の方法。
  25. 前記磁気材料がコバルト−タンタル−ジルコニウム（ＣｏＴａＺｒ）を含む、請求項２４に記載の方法。
  26. デバイスを作る方法であって、
    システムオンチップ（ＳＯＣ）パッケージを提供するステップ、および
    前記ＳＯＣパッケージ上に電圧レギュレータを形成するステップであって、
    ＳＯＣダイを提供するステップと、
    第１および第２の面を有するインダクタウェハを提供するステップであって、前記インダクタウェハの前記第１の面が前記ＳＯＣダイに隣接して配設される、ステップと、
    前記インダクタウェハの前記第１の面および前記第２の面を通る複数のビアを形成するステップであって、前記ビアが前記インダクタウェハ中で複数の側壁により画定される、ステップと、
    前記インダクタウェハ中の前記ビアのうちの少なくともいくつかの中に配設される複数の導電体を形成するステップであって、前記導電体が、前記インダクタウェハの前記第１の面に隣接する第１の端部および前記インダクタウェハの前記第２の面に隣接する第２の端部をそれぞれ有する、ステップと
    を含むステップ
    を含み、
    前記ＳＯＣパッケージが前記電圧レギュレータから電源電圧を受け取るように構成され、前記ＳＯＣパッケージが前記導電体の前記第１の端部と前記第２の端部のうちの少なくとも一方に接続される少なくとも１つの導電体を有する、方法。
  27. 前記ＳＯＣパッケージに結合されるプリント回路板（ＰＣＢ）を提供するステップをさらに含む、請求項２６に記載の方法。
  28. 前記インダクタウェハの前記第１および第２の面上にパターン形成された導電層を形成するステップをさらに含み、前記インダクタウェハの前記第１および第２の面上の前記パターン形成された導電層ならびに前記インダクタウェハ中の前記ビアのうちの少なくともいくつかの中の前記導電体がインダクタのコイルを形成する、請求項２６に記載の方法。
  29. 前記インダクタウェハ上にパターン形成された磁気層を形成するステップをさらに含む、請求項２６に記載の方法。
  30. 前記パターン形成された磁気層がコバルト−タンタル−ジルコニウム（ＣｏＴａＺｒ）を含む、請求項２９に記載の方法。
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