KR102541387B1 - 인덕터들을 갖는 유리 웨이퍼를 이용한 진보된-노드 soc(system-on-chip)를 갖는 인덕터들의 통합 및 웨이퍼간 결합 - Google Patents

인덕터들을 갖는 유리 웨이퍼를 이용한 진보된-노드 soc(system-on-chip)를 갖는 인덕터들의 통합 및 웨이퍼간 결합 Download PDF

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Abstract

코일 인덕터를 갖는 전압 레귤레이터는 SOC(system-on-chip) 디바이스에 통합되거나 임베딩된다. 코일 인덕터는 관통 비아들을 갖는 인덕터 웨이퍼 상에 제조되며, 인덕터 웨이퍼는 SOC 디바이스와의 통합을 위해 SOC 웨이퍼와 결합된다.

Description

인덕터들을 갖는 유리 웨이퍼를 이용한 진보된-노드 SOC(SYSTEM-ON-CHIP)를 갖는 인덕터들의 통합 및 웨이퍼간 결합
[0001] 본원에서 설명되는 다양한 실시예들은 집적 회로 디바이스들에 관한 것으로, 보다 구체적으로, 전압 레귤레이터들을 갖는 집적 회로 디바이스들에 관한 것이다.
[0002] 전압 레귤레이터들은 종래의 전용 PMIC(power management integrated circuit)들에서 구현되었다. 회로 보드 상의 다른 집적 회로들과 별개의 종래의 PMIC는, 예를 들어, 현대의 멀티-코어 애플리케이션 프로세서 또는 통신 프로세서의 드루프(droop)(트랜지언트(transient)) 및 전력(효율) 요건들을 충족시키는 어려움을 가질 수 있다.
[0003] SOC(system-on-chip) 집적 회로 디바이스들의 일부로서 전압 레귤레이터들을 통합하는 것에 대한 관심이 증가하고 있다. 그러나 통합된 전압 레귤레이터들은 칩 설계 및 레이아웃에 여러 과제들을 제시할 수 있다. 인덕터들 및 커패시터들, 특히 큰 인덕턴스 및 커패시턴스 값들을 갖는 인덕터들 및 커패시터들과 같은 수동 컴포넌트들은 통상적으로 실리콘 SOC 다이에 대한 통상적인 레이아웃에서 큰 표면 영역들을 요구하는 큰 폼 팩터들을 갖기 때문에, 전압 레귤레이터들에서의 인덕터들 및 커패시터들과 같은 수동 컴포넌트들은 설계 난제들을 제기할 수 있다.
[0004] 또한, 전압 레귤레이터들의 인덕터들은 통상적으로 전압 레귤레이션의 전력 손실들을 최소화하기 위해 매우 낮은 저항들을 요구한다. 통상적인 실리콘 SOC 다이의 상당한 양의 표면 영역을 점유하는 것 외에도, 이러한 인덕터들은 인덕터들의 저항 값들을 감소시키기 위해 SOC 다이 상에 두꺼운 금속 트레이스들을 요구할 수 있다. 그러나, 진보된-노드 SOC 웨이퍼 제조에서, 그러한 두꺼운 금속 트레이스들은 실현 가능하지 않을 수 있다. 또한, 두꺼운 금속 트레이스들이 실리콘 SOC 다이 상에서 구현 가능하다 하더라도, 실리콘 SOC 다이 상의 전압 레귤레이터의 부분으로서 인덕터들을 통합하기 위한 종래의 제조 프로세스들은 여러 부가적인 마스크들을 요구할 수 있으며, 그리하여 제조 비용을 증가시킨다.
[0005] 본 개시의 예시적인 실시예들은 집적 회로 디바이스들 및 이를 제조하는 방법들에 관한 것이다. 일 실시예에서, 전압 레귤레이터는 전압 레귤레이터에 의해 공급된 전압을 사용하는 하나 또는 그 초과의 회로들을 또한 포함하는 SOC(system-on-chip) 디바이스에 통합되거나 임베딩된다.
[0006] 일 실시예에서, 디바이스가 제공되며, 이 디바이스는, SOC(system-on-chip) 웨이퍼; 제 1 및 제 2 표면들 및 제 1 및 제 2 표면들을 관통하는 복수의 비아들을 갖는 인덕터 웨이퍼 ― 비아들은 인덕터 웨이퍼에 복수의 측벽들을 형성하고, 인덕터 웨이퍼의 제 1 표면은 SOC 웨이퍼에 인접하게 배치됨 ― ; 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상의 자기 층; 및 자기 층 상에, 인덕터 웨이퍼의 제 2 표면의 적어도 부분 상에 그리고 인덕터 웨이퍼의 비아들에 의해 형성되는 측벽들 중 적어도 일부 상에 배치되는 도전 층을 포함한다.
[0007] 다른 실시예에서, 디바이스가 제공되며, 이 디바이스는, 전압 레귤레이터; 및 전압 레귤레이터로부터 전력 공급기 전압을 수신하도록 구성되는 SOC(system-on-chip) 패키지를 포함하고, 전압 레귤레이터는, 다이; 제 1 및 제 2 표면들 및 제 1 및 제 2 표면들을 관통하는 복수의 비아들을 갖는 인덕터 웨이퍼 ― 비아들은 인덕터 웨이퍼에 복수의 측벽들을 형성하고, 인덕터 웨이퍼의 제 1 표면은 다이에 인접하게 배치됨 ― ; 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상의 자기 층; 및 인덕터 웨이퍼의 비아들 중 적어도 일부 내에 배치되는 복수의 도체들을 포함하고, 도체들은 인덕터 웨이퍼의 제 1 표면에 인접한 각각의 제 1 단부들 및 인덕터 웨이퍼의 제 2 표면에 인접한 제 2 단부들을 갖고, SOC 패키지는 도체들의 제 1 및 제 2 단부들 중 적어도 하나에 연결된 적어도 하나의 도체를 갖는다.
[0008] 다른 실시예에서, 디바이스를 제조하는 방법이 제공되며, 이 방법은, 제 1 표면 및 제 2 표면을 갖는 제 1 웨이퍼를 제공하는 단계; 제 1 웨이퍼의 제 1 및 제 2 표면들을 통과하는 복수의 비아들을 형성하는 단계 ― 비아들은 제 1 웨이퍼 내의 복수의 측벽들에 의해 정의됨 ― ; 제 1 웨이퍼의 제 1 표면의 적어도 부분 상에 패터닝된 자기 층을 형성하는 단계; 패터닝된 자기 층, 제 1 웨이퍼의 제 2 표면의 적어도 부분 및 비아들의 측벽들 중 적어도 일부 위에, 패터닝된 자기 층 상의 도전 층을 형성하는 단계; 및 제 2 웨이퍼를 제 1 웨이퍼와 결합하는 단계를 포함한다.
[0009] 또 다른 실시예에서, 디바이스를 제조하는 방법이 제공되며, 이 방법은, SOC(system-on-chip) 패키지를 제공하는 단계; 및 SOC 패키지 상에 전압 레귤레이터를 형성하는 단계를 포함하고, 전압 레귤레이터를 형성하는 단계는, SOC 다이를 제공하는 단계; 제 1 및 제 2 표면들을 갖는 인덕터 웨이퍼를 제공하는 단계 ― 인덕터 웨이퍼의 제 1 표면은 SOC 다이에 인접하게 배치됨 ― ; 인덕터 웨이퍼의 제 1 및 제 2 표면들을 통과하는 복수의 비아들을 형성하는 단계 ― 비아들은 인덕터 웨이퍼의 복수의 측벽들에 의해 정의됨 ― ; 및 인덕터 웨이퍼의 비아들 중 적어도 일부 내에 배치되는 복수의 도체들을 형성하는 단계를 포함하고, 도체들은 인덕터 웨이퍼의 제 1 표면에 인접한 각각의 제 1 단부들 및 인덕터 웨이퍼의 제 2 표면에 인접한 제 2 단부들을 갖고, SOC 패키지는 전압 레귤레이터로부터 전력 공급기 전압을 수신하도록 구성되고, SOC 패키지는 도체들의 제 1 및 제 2 단부들 중 적어도 하나에 연결된 적어도 하나의 도체를 갖는다.
[0010] 첨부 도면들은, 본 개시의 실시예들의 설명을 보조하도록 제시되며, 실시예들의 제한이 아니라 그들의 예시를 위해서만 제공된다.
[0011] 도 1은 SOC(system-on-chip) 웨이퍼의 실시예를 예시하는 사시도이다.
[0012] 도 2는 관통 비아들을 갖는 인덕터 웨이퍼의 실시예를 예시하는 사시도이다.
[0013] 도 3은 SOC 웨이퍼 및 인덕터 웨이퍼의 대면식 웨이퍼간 본딩(face-to-face wafer-to-wafer bonding)의 실시예를 예시하는 사시도이다.
[0014] 도 4는 관통 비아들을 갖는 인덕터 웨이퍼 상의 인덕터의 제조에 있어 제 1 프로세스 단계의 실시예를 예시하는 단면도이다.
[0015] 도 5는 패터닝된 박막 자기 층을 갖는 인덕터의 제조에 있어 제 2 프로세스 단계의 실시예를 예시하는 단면도이다.
[0016] 도 6은 박막 자기 층 상의 유전체를 갖는 인덕터의 제조에 있어 제 3 프로세스 단계의 실시예의 단면도이다.
[0017] 도 7은 금속 도금을 갖는 인덕터의 제조에 있어 제 4 프로세스 단계의 실시예의 단면도이다.
[0018] 도 8은 다수의 루프들을 구비한 코일을 갖는 인덕터의 상부 평면도이다.
[0019] 도 9는 SOC(system-on-chip) 웨이퍼를 인덕터 웨이퍼와 결합함으로써 SOC 디바이스의 제조에 있어 제 5 프로세스 단계의 실시예를 예시하는 단면도이다.
[0020] 도 10은, SOC 웨이퍼 및 인덕터 웨이퍼가 함께 결합된 이후 도 9의 SOC 디바이스의 실시예를 예시하는 단면도이다.
[0021] 도 11은 결합된 SOC 웨이퍼 및 인덕터 웨이퍼의 다이싱(dicing) 이후 인덕터 다이의 실시예를 예시하는 사시도이다.
[0022] 도 12는 PCB(printed circuit board), SOC 패키지 및 인덕터 다이를 포함하는 전압 레귤레이터를 포함하는 시스템의 실시예를 예시하는 단면도이다.
[0023] 도 13은 PMIC(power management integrated circuit), 및 통합된 또는 임베딩된 전압 레귤레이터 및 전압 레귤레이터를 사용하는 회로를 포함하는 SOC 디바이스를 포함하는 시스템의 실시예를 예시하는 도면이다.
[0024] 본 개시의 양상들은, 특정한 실시예들에 관한 다음의 설명 및 관련된 도면들에서 설명된다. 본 개시의 범위를 벗어나지 않으면서 대안적인 실시예들이 고안될 수 있다. 부가적으로, 잘-알려진 엘리먼트들은 본 개시의 관련된 세부사항들이 모호하게 하지 않도록, 상세히 설명되지 않거나 또는 생략될 것이다.
[0025] "예시적인"이란 단어는, "예, 경우 또는 예시로서 기능하는" 것을 의미하도록 본원에서 사용된다. "예시적인" 것으로서 본원에서 설명되는 어떠한 실시예도 다른 실시예들에 비해 바람직하거나 또는 유리한 것으로 해석될 필요는 없다. 마찬가지로, 용어 "실시예들"은, 실시예들 전부가 논의된 특징, 이점, 또는 동작 모드를 포함하는 것을 요구하지 않는다.
[0026] 본원에서 사용된 용어는 특정 실시예들을 설명하려는 목적만을 위한 것이며, 실시예들을 제한하는 것으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 맥락이 명확하게 달리 표시하지 않으면, 단수 형태들은 복수 형태들을 또한 포함하는 것으로 의도된다. 추가로, 용어들 "구비하는", "구비", "포함하는" 또는 "포함"이 본원에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것이 이해될 것이다. 또한, 단어 "또는"은 불 연산자(Boolean operator) "OR"와 동일한 의미를 갖는데, 즉, 이는 "어느 하나" 및 "둘 모두"의 가능성들을 포괄하고, 달리 명백히 언급되지 않으면, "XOR"("exclusive or")로 제한되지 않는다는 것이 이해된다. 또한, 달리 명백히 언급되지 않으면, 2개의 인접 단어들 간의 기호 "/"는 "또는"과 동일한 의미를 갖는다는 것이 이해된다. 또한, "~에 연결되는", "~에 커플링되는" 또는 "~와 통신하는"과 같은 어구들은 달리 명백히 언급되지 않으면, 직접 연결들로 제한되지 않는다.
[0027] 도 1은 서로 대향하는 제 1 표면(102) 및 제 2 표면(104)을 갖는 SOC(system-on-chip) 웨이퍼(100)의 실시예를 예시하는 사시도이다. 일 실시예에서, SOC 웨이퍼(100)는 실리콘 웨이퍼와 같은 반도체 웨이퍼를 포함한다. 대안적인 실시예들에서, SOC 웨이퍼(100)는 유리 웨이퍼, 석영 웨이퍼, 유기 웨이퍼 또는 다른 재료로 제조된 웨이퍼를 포함할 수 있다. 일 실시예에서, SOC 웨이퍼(100)는 하나 또는 그 초과의 인덕터들이 제공되는 인덕터 웨이퍼와 통합될 수 있다.
[0028] 도 2는 복수의 관통 비아들(202a, 202b, 202c, ...)을 갖는 인덕터 웨이퍼(200)의 실시예를 예시하는 사시도이다. 도 2에 예시된 실시예에서, 인덕터 웨이퍼(200)는 서로 대향하는 제 1 및 제 2 표면들(204 및 206)을 갖고, 비아들(202a, 202b, 202c, ...)은 인덕터 웨이퍼(200)의 제 1 및 제 2 표면들(204 및 206)을 통과하여 형성된다. 일 실시예에서, 인덕터 웨이퍼(200)는 유리 웨이퍼를 포함한다. 대안적인 실시예들에서, 인덕터 웨이퍼(200)는 인덕터 웨이퍼(200) 상에 제조된 인덕터가 낮은 기생 손실을 갖도록 보장하기 위해, 석영 웨이퍼, 유기 웨이퍼 또는 다른 유형의 저-손실 유전체 재료를 포함할 수 있다. 예시의 단순화를 위해, 비아들(202a, 202b, 202c, ...)에서의 도체들, 및 통합된 인덕터의 하나 또는 그 초과의 코일들을 형성하는, 인덕터 웨이퍼(200)의 제 1 및 제 2 표면들(204 및 206) 상의 패터닝된 도전 층들의 상세한 구조가 도 2의 사시도에 도시되지 않는다. 인덕터 웨이퍼(200) 상에 형성된 통합된 인덕터의 실시예들은 도 8의 상부 평면도 및 도 4 내지 도 7에 대하여 아래에서 추가로 상세히 설명될 것이다.
[0029] 도 3은 SOC 웨이퍼(100) 및 인덕터 웨이퍼(200)의 대면식 웨이퍼간 본딩(face-to-face wafer-to-wafer bonding)의 실시예를 예시하는 사시도이다. 이 실시예에서, SOC 웨이퍼(100)의 제 2 표면(104)은 인덕터 웨이퍼(200)의 제 1 표면(204)과 결합된다. 재차, 인덕터 웨이퍼(200) 상에 형성된 통합된 인덕터의 상세한 구조는 예시의 단순화를 위해 도 3에서 생략된다. 인덕터 웨이퍼(200) 상에 형성된 통합된 인덕터의 실시예들은 도 4 내지 도 8에 대하여 설명될 것이다.
[0030] 도 4는 관통 비아들을 갖는 인덕터 웨이퍼 상의 인덕터의 제조에 있어 제 1 프로세스 단계의 실시예를 예시하는 단면도이다. 도 4에서, 제 1 표면(402) 및 제 2 표면(404)을 갖는 인덕터 웨이퍼(400)가 제공된다. 인덕터 웨이퍼(400)는 예를 들어, 유리 웨이퍼, 석영 웨이퍼, 또는 저손실 유전체 재료로 제조된 다른 유형의 웨이퍼일 수 있다. 도 4에 도시된 실시예에서, 제 1 및 제 2 비아들(406 및 408)은 제 1 및 제 2 표면들(402 및 404)을 통과하여 인덕터 웨이퍼(400) 내에 형성된다.
[0031] 도 5는 자기 층을 갖는 인덕터의 제조에 있어 제 2 프로세스 단계의 실시예를 예시하는 단면도이다. 도 5에서, 패터닝된 박막 자기 층(410)과 같은 자기 층이 인덕터 웨이퍼(400)의 제 1 표면(402) 상에 형성된다. 도 5에 예시된 실시예에서, 패터닝된 박막 자기 층(410)은 제 1 비아(406)와 제 2 비아(408) 사이의 인덕터 웨이퍼(400) 부분의 제 1 표면(402) 상에 형성된다.
[0032] 패터닝된 박막 자기 층(410)은 다양한 방식들로 제조될 수 있다. 예를 들어, 코발트-탄탈륨-지르코늄(CoTaZr)과 같은 자기 재료는, 박막 자기 층(410)을 형성하도록 인덕터 웨이퍼(400)의 제 1 표면(402) 상에, 진공 프로세스들에 의해 증착되거나, 도금되거나, 스크린-인쇄되거나 또는 라미네이팅될 수 있다. 인(P), 붕소(B) 또는 탄소(C)와 같은 첨가된 재료들을 갖는 다른 자기 재료들, 예컨대, 니켈-철(NiFe), 코발트-철(CoFe) 또는 코발트-니켈-철(CoNiFe)의 합금들이 패터닝된 박막 자기 층(410)의 자기적 및 전기적 특성들을 맞춤제작(tailor)하기 위해 패터닝된 박막 자기 층(410)에 대해 사용될 수 있다. 일 실시예에서, 패터닝된 박막 자기 층(410)에 대한 자기 재료는 적절한 동작 주파수들에서 인덕터의 인덕턴스 값의 부스트(boost)를 가능하게 하도록 선택된다. 다른 유형들의 자기 재료들이 또한 패터닝된 박막 자기 층(410)으로서 구현될 수 있다. 자기 층(410)은 또한 예를 들어, 인덕터 웨이퍼(400)의 제 1 표면(402) 상에 자기 재료를 스퍼터링함으로써 다른 기술들에 의해 형성될 수 있다.
[0033] 도 6은 패터닝된 박막 자기 층 상의 유전체를 갖는 인덕터의 제조에 있어 제 3 프로세스 단계의 실시예의 단면도이다. 도 6에서, 유전체 층(412)이 패터닝된 박막 자기 층(410)의 상부에 형성된다. 도 6에 예시된 실시예에서, 유전체 층(412)은 패터닝된 박막 자기 층(410)을 둘러싸는, 인덕터 웨이퍼(400)의 제 1 표면(402)의 부분들 뿐만 아니라 박막 자기 층(410)의 전체 상부 및 측 표면들을 커버한다. 일 실시예에서, 유전체 층(412)은 폴리머 유전체 재료를 포함한다. 대안적인 실시예에서, 유전체 층(412)은 무기 유전체 재료, 예를 들어, 이산화규소(SiO2)를 포함한다. 다른 유형의 유전체 재료들이 또한 본 개시의 범위 내에서 유전체 층(412)에 대해 사용될 수 있다.
[0034] 도 7은 금속 도금을 갖는 인덕터의 제조에 있어 제 4 프로세스 단계의 실시예의 단면도이다. 도 7에 도시된 단면도에서, 인덕터 웨이퍼(400)의 제 1 및 제 2 표면들(402, 404) 사이에, 제 1 비아(406)는 측벽들(414, 416)을 가지며, 마찬가지로, 제 2 비아(408)는 측벽들(418, 420)을 갖는다. 일 실시예에서, 도전 층(422)이, 유전체 층(412) 상에, 제 1 비아(406)의 측벽(416) 상에, 제 2 비아(408)의 측벽(418) 상에 그리고 및 제 1 및 제 2 비아들(406 및 408) 사이의 인덕터 웨이퍼(400)의 제 2 표면(404) 상에 형성된다. 실시예에서, 도전 층(422)은 금속 도금에 의해 형성된다.
[0035] 추가의 실시예에서, 도전 층은 구리(Cu)와 같은 금속의 반-첨가성 도금(semi-additive plating)에 의해 형성된다. 도 7에 도시된 단면도에서, 측벽(416)에 대향하는 측벽(414), 제 1 비아(406) 및 측벽(414)에 인접한 인덕터 웨이퍼(400)의 제 1 및 제 2 표면들(402 및 404) 중 적어도 부분들이 또한 도전 층(424)에 의해 커버된다. 마찬가지로, 도 7에 도시된 바와 같이, 측벽(418)에 대향하는 측벽(420), 제 2 비아(408) 및 측벽(420)에 인접한 인덕터 웨이퍼(400)의 제 1 및 제 2 표면들(402 및 404) 중 적어도 부분들이 또한 도전 층(426)에 의해 커버된다. 도전 층(422)과 유사하게, 도전 층들(424 및 426)은 또한 반-첨가성 구리 도금과 같은 금속 도금에 의해 형성될 수 있다.
[0036] 도 7의 단면도에 예시된 실시예에서, 도전 층(422)은 복수의 루프들을 포함하는 인덕터 코일의 하나의 루프의 섹션으로서 도시된다. 다수의 루프들을 갖는 인덕터 코일을 포함하는 솔레노이드 인덕터의 실시예의 상부 평면도가 도 8에 도시되며, 이는 아래에서 추가로 상세히 설명될 것이다. 다른 인덕터 토폴로지들, 예를 들어, 나선형 인덕터들, 토로이드(toroid) 인덕터들 또는 레이스트랙 인덕터들이 또한 본원에 설명되고 예시된 실시예들에서 솔레노이드 인덕터 대신 구현될 수 있다. 그러나, 제한된 양의 공간을 갖는 SOC 패키지에서, 솔레노이드 인덕터가 그의 작은 풋프린트 및 SOC 다이 상의 회로에 가장 근접한, 쉽고 효율적인 통합을 위해 선택될 수 있다.
[0037] 도 7에 도시된 실시예를 참조하면, 인덕터 코일의 하나의 루프의 단면도로서 예시된 도전 층(422)은 인덕터의 자기 코어로서 구현되는 박막 자기 층(410)을 둘러싼다. 대안적인 실시예에서, 인덕터의 전반적인 자속 및 이에 따른 전반적인 인덕턴스를 증가시키기 위해, 다른 자기 층, 예를 들어, 도 7에 도시된 바와 같이 자기 층(410)에 대향하여 인덕터 웨이퍼(400)의 제 2 표면(404) 상에 형성된 자기 층이 인덕터 코일 내에 제공될 수 있다. 다른 대안적인 실시예에서, 코일의 다수의 루프들(각각의 루프는 도 7에 도시된 바와 같이 도전 층(422)의 단면도와 유사한 단면도를 가짐)을 갖는 인덕터가 코일 내부에 어떠한 자기 층 없이 제공될 수 있지만, 어떠한 자기 코어도 없는 그러한 인덕터는 하나 또는 그 초과의 자기 코어들을 갖는 동일한 크기 및 동일한 수의 루프들의 인덕터와 비교하여 더 낮은 인덕턴스를 가질 것이다.
[0038] 도 8은 SOC 웨이퍼가 인덕터 웨이퍼와 결합되기 전에 다수의 루프들을 갖는 코일(802)을 갖는 인덕터(800)의 상부 평면도이다. 일 실시예에서, 섹션 라인(806a-806b)을 따라 취해진 루프들(804) 중 하나의 단면도가 도 7에 예시된다. 도 8의 상부 평면도를 참조하면, 인덕터(800)는 예를 들어, 전압 레귤레이터의 다른 회로 컴포넌트들과의 전기적 연결들을 위해 코일(802)의 2개의 대향하는 단부들에 2개의 단자들(808 및 810)을 갖는다. 일 실시예에서, 도 4 내지 도 7에 예시된 바와 같은 제 1 비아(406) 및 제 2 비아(408)와 같은 인덕터 웨이퍼(400)의 패스-스루(pass-through) 비아들 중 일부는 기판 상의 패드들과 SOC 다이 상의 다이 패드들 간의 전기적 연결들을 형성하는데 사용될 수 있다. 예를 들어, 패스-스루 비아들 중 일부는 전력 공급기 연결들을 가능하게 하고 그리고/또는 SOC 다이에 대한 전력 전달을 개선하기 위한 접지 플래인들을 제공하기 위해 연결될 수 있다. 일 실시예에서, 인덕터 웨이퍼(200) 상의 두꺼운 Cu 도금을 포함할 수 있는 도전 층(422)은 진보된 노드 SOC 웨이퍼(100)를 갖는 진보된 노드 SOC 디바이스의 성능을 개선하기 위한 부가적인 라우팅 층으로서 사용될 수 있다. 추가의 실시예에서, 진보된 노드 SOC 웨이퍼(100), 인덕터 웨이퍼(200) 및 도 12에 대해 아래에서 추가로 상세히 설명되는 집적 회로(IC) 패키지(1204) 상의 패키지 기판(1212)의 결합된 설계를 사용함으로써, 도전 층(422)의 두꺼운 Cu 도금은 진보된 노드 SOC 웨이퍼(100)에서 또는 패키지 기판(1212)에서 또는 둘 모두에서 Cu 층들의 수를 감소시키는데 사용될 수 있다.
[0039] 도 9는 SOC 웨이퍼를 인덕터 웨이퍼와 결합하여 SOC(system-on-chip) 디바이스를의 제조하는데 있어서 제 5 프로세스 단계의 실시예를 예시하는 단면도이다. 일 실시예에서, SOC 웨이퍼(100)에는 SOC 웨이퍼의 제 2 표면(104) 상의 금속 컬럼(902)과 같은 복수의 금속 컬럼들이 제공된다. 일 실시예에서, 솔더(904)는 인덕터 웨이퍼의 각각의 금속-도금된 비아와의 결합을 위해 금속 컬럼(902) 상에 제공된다. 도 9에 예시된 단면도에서, SOC 웨이퍼(100)의 제 2 표면(104) 상의 금속 칼럼(902)은 도 7에 대해 위에서 설명된 인덕터 웨이퍼(400)의 비아(408)와 정렬된다. 예시의 단순화를 위해, 박막 자기 층(410) 및 유전체 층(412)은 도 9의 단면도에서 생략된다.
[0040] 도 10은, SOC 웨이퍼 및 인덕터 웨이퍼가 함께 결합된 이후 도 9의 SOC 디바이스의 실시예를 예시하는 단면도이다. 도 10에 예시된 실시예에서, 솔더(904)는 비아(408)의 측벽들(418 및 420) 위에 도체들(422 및 426)의 상부 부분들을 각각 연결하고 인덕터 웨이퍼(400)의 비아(408) 바로 위에 포지셔닝된다. 일 실시예에서, 솔더(904)가 열 하에서 용융되고 온도가 냉각될 때 고형화되는 종래의 솔더 재료를 포함할 수 있다.
[0041] 도 11은 결합된 SOC 웨이퍼 및 인덕터 웨이퍼의 다이싱(dicing) 이후 인덕터 다이의 실시예를 예시하는 사시도이다. 통상적인 웨이퍼 제조 프로세스들에서, 다수의 동일한 칩들이 큰 표면 영역을 갖는 단일 웨이퍼 상에 제조될 수 있다. 일 실시예에서, 칩은 당업자들에게 알려진 다수의 다이싱 기술들 중 하나에 의해 웨이퍼로부터 분리될 수 있다. 도 11에 도시된 실시예에서, 결합된 SOC 웨이퍼(100) 및 인덕터 웨이퍼(200)는 복수의 다이들(1102a, 1102b, 1102c, ...)로 다이싱될 수 있다. 다이들(1102a, 1102b, 1102c, ...) 중 임의의 하나는 통합 또는 임베딩된 전압 레귤레이터의 부분으로서 하나 또는 그 초과의 인덕터들 및 하나 또는 그 초과의 커패시터들과 같은 하나 또는 그 초과의 다른 컴포넌트들을 포함할 수 있다.
[0042] 도 12는 PCB(printed circuit board), SOC 패키지 및 인덕터 다이를 포함하는 전압 레귤레이터를 포함하는 시스템의 실시예를 예시하는 단면도이다. 도 12에서, PCB(printed circuit board)(1202)가 제공되고, IC 패키지(1204)가 PCB(1202) 상에 제공된다. 일 실시예에서, IC 패키지는 하나 또는 그 초과의 아날로그 집적 회로들, 하나 또는 그 초과의 디지털 집적 회로들, 또는 이들의 결합을 포함할 수 있다. 일 실시예에서, IC 패키지(1204)는 예를 들어, 와이어본드, 플립-칩 또는 BGA(ball grid array)를 포함(그러나 이에 제한되지 않음)하는, 당업자들에게 알려진 다양한 구성들 중 하나를 가질 수 있다.
[0043] 도 12를 참조하면, 도 1 내지 도 11에 대해 위에서 설명된 실시예들에서, SOC 웨이퍼와 결합되고 관통 비아들을 갖는 인덕터 웨이퍼 상에 제조된 인덕터를 포함하는 다이(1206)는 IC 패키지(1204)와 통합된다. 일 실시예에서, IC 패키지(1204)는 패키지 기판(1212)을 포함한다. 일 실시예에서, 다이(1206)는 다른 컴포넌트들을 또한 포함할 수 있는 통합 또는 임베딩된 전압 레귤레이터(1208)를 위한 회로의 부분으로서 제공될 수 있다. 예를 들어, 전압 레귤레이터(1208)는 하나 또는 그 초과의 커패시터들과 같은 하나 또는 그 초과의 부가적인 수동 컴포넌트들을 포함할 수 있다. 도 12에서, 전압 레귤레이터(1208)를 위한 회로의 잔여부는 블록(1210)에 의해 일반적으로 표시된다.
[0044] 도 13은 PMIC(power management integrated circuit) 및 통합된 또는 임베딩된 전압 레귤레이터 및 전압 레귤레이터를 사용하는 회로를 포함하는 SOC 디바이스를 포함하는 시스템의 실시예를 예시하는 단순화된 블록도이다. 도 13에 예시된 실시예에서, PMIC(1302)는 SOC 디바이스(1304)와 별개의 칩으로서 도시된다. 대안적인 실시예에서, PMIC(1302)는 SOC 디바이스(1304)의 부분으로서 통합될 수 있다. 도 13을 참조하면, SOC 디바이스는 L & C(inductor and capacitor) 블록(1306),전압 레귤레이터(VR; voltage regulator)(1308) 및 VR(1308)로부터의 출력 전압을 사용하는 하나 또는 그 초과의 회로들(1310)을 포함한다. 일 실시예에서, L & C 블록(1306)의 인덕터 및 커패시터는 SOC 디바이스에서 VR(1308)로부터의 출력 전압을 사용하는 회로들(1310)과 동일한 칩 상에서 VR(1308)과 통합되거나 이에 임베딩될 수 있다.
[0045] 전술한 개시는 예시적인 실시예들을 도시하지만, 첨부된 청구항들의 범위를 벗어나지 않으면서 다양한 변경들 및 수정들이 본원에서 이루어질 수 있다는 것이 주의되어야 한다. 본원에 설명된 실시예들에 따른 방법 청구항들의 기능들, 단계들 또는 동작들은 달리 명백히 언급되지 않으면 임의의 특정 순서로 수행될 필요는 없다. 또한, 엘리먼트들이 단수로 설명되거나 청구될지라도, 단수에 대한 제한이 명시적으로 언급되지 않으면 복수가 고려된다.

Claims (30)

  1. 디바이스로서,
    SOC(system-on-chip) 웨이퍼;
    제 1 및 제 2 표면들 및 상기 제 1 및 제 2 표면들을 관통하는 복수의 비아들을 갖는 인덕터 웨이퍼 ― 상기 비아들은 상기 인덕터 웨이퍼에서 복수의 측벽들을 형성하고, 상기 인덕터 웨이퍼의 제 1 표면은 상기 SOC 웨이퍼에 인접하게 배치되고 그리고 상기 SOC 웨이퍼에 전기적으로 연결됨 ― ;
    상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상의 자기 층;
    상기 자기 층 상에 그리고 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 배치되는 유전체 층; 및
    상기 유전체 층 상에, 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에, 상기 인덕터 웨이퍼의 제 2 표면의 적어도 부분 상에 그리고 상기 인덕터 웨이퍼의 비아들에 의해 형성되는 측벽들 중 적어도 일부 상에 배치되어, 인덕터를 형성하는 도전 층을 포함하는,
    디바이스.
  2. 제1항에 있어서,
    상기 자기 층은 박막 자기 층을 포함하는,
    디바이스.
  3. 제1항에 있어서,
    상기 도전 층은 구리 도금을 포함하는,
    디바이스.
  4. 제1항에 있어서,
    상기 SOC 웨이퍼와 상기 인덕터 웨이퍼 사이에 배치되는 도체를 더 포함하는,
    디바이스.
  5. 제1항에 있어서,
    상기 인덕터 웨이퍼는 유리 웨이퍼를 포함하거나, 또는 상기 인덕터 웨이퍼는 석영 웨이퍼를 포함하는,
    디바이스.
  6. 디바이스로서,
    전압 레귤레이터; 및
    상기 전압 레귤레이터로부터 전력 공급기 전압을 수신하도록 구성되는 SOC(system-on-chip) 패키지를 포함하고,
    상기 전압 레귤레이터는,
    다이;
    제 1 및 제 2 표면들 및 상기 제 1 및 제 2 표면들을 관통하는 복수의 비아들을 갖는 인덕터 웨이퍼 ― 상기 비아들은 상기 인덕터 웨이퍼에서 복수의 측벽들을 형성하고, 상기 인덕터 웨이퍼의 제 1 표면은 상기 다이에 인접하게 배치됨 ― ;
    상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상의 자기 층; 상기 자기 층 상에 그리고 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 배치되는 유전체 층; 및
    상기 인덕터 웨이퍼의 비아들 중 적어도 일부 내에, 상기 유전체 층 상에, 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 그리고 상기 인덕터 웨이퍼의 제 2 표면의 적어도 부분 상에 배치되는 복수의 도체들을 포함하고, 상기 도체들은 상기 인덕터 웨이퍼의 제 1 표면에 인접한 각각의 제 1 단부들 및 상기 인덕터 웨이퍼의 제 2 표면에 인접한 각각의 제 2 단부들을 갖고,
    상기 SOC 패키지는 상기 도체들의 제 1 및 제 2 단부들 중 적어도 하나에 연결된 적어도 하나의 도체를 갖는,
    디바이스.
  7. 제6항에 있어서,
    상기 SOC 패키지에 커플링되는 PCB(printed circuit board)를 더 포함하는,
    디바이스.
  8. 제6항에 있어서,
    상기 자기 층은 박막 자기 층을 포함하는,
    디바이스.
  9. 제6항에 있어서,
    상기 전압 레귤레이터는 상기 인덕터 웨이퍼의 상기 제 1 및 제 2 표면들 상에 배치되는 복수의 부가적인 도체들을 더 포함하고, 상기 인덕터 웨이퍼의 상기 제 1 및 제 2 표면 상의 부가적인 도체들 및 상기 인덕터 웨이퍼의 비아들 중 적어도 일부 내의 도체들은 인덕터의 코일을 형성하는,
    디바이스.
  10. 제9항에 있어서,
    상기 코일은 상기 자기 층을 적어도 부분적으로 둘러싸는,
    디바이스.
  11. 디바이스를 제조하는 방법으로서,
    제 1 표면 및 제 2 표면을 갖는 인덕터 웨이퍼를 제공하는 단계;
    상기 인덕터 웨이퍼의 제 1 및 제 2 표면들을 통과하는 복수의 비아들을 형성하는 단계 ― 상기 비아들은 상기 인덕터 웨이퍼 내의 복수의 측벽들에 의해 정의됨 ― ;
    상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 패터닝된 자기 층을 형성하는 단계;
    상기 자기 층 상에 그리고 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 상에, 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에, 상기 인덕터 웨이퍼의 제 2 표면의 적어도 부분 상에 그리고 상기 비아들의 측벽들 중 적어도 일부 상에 도전 층을 형성하는 단계; 및
    SOC를 상기 인덕터 웨이퍼와 결합하는 단계를 포함하는,
    디바이스를 제조하는 방법.
  12. 제11항에 있어서,
    상기 도전 층을 형성하는 단계는 구리의 반(semi)-첨가성 도금을 형성하는 단계를 포함하는,
    디바이스를 제조하는 방법.
  13. 제11항에 있어서,
    상기 패터닝된 자기 층을 형성하는 단계는 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 자기 재료를 스퍼터링하는 단계를 포함하는,
    디바이스를 제조하는 방법.
  14. 디바이스를 제조하는 방법으로서,
    SOC(system-on-chip) 패키지를 제공하는 단계; 및
    상기 SOC 패키지 상에 전압 레귤레이터를 형성하는 단계를 포함하고,
    상기 전압 레귤레이터를 형성하는 단계는,
    SOC 다이를 제공하는 단계;
    제 1 및 제 2 표면들을 갖는 인덕터 웨이퍼를 제공하는 단계 ― 상기 인덕터 웨이퍼의 제 1 표면은 상기 SOC 다이에 인접하게 배치됨 ― ;
    상기 인덕터 웨이퍼의 제 1 및 제 2 표면들을 통과하는 복수의 비아들을 형성하는 단계 ― 상기 비아들은 상기 인덕터 웨이퍼에서 복수의 측벽들에 의해 정의됨 ― ;
    상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 자기 층을 형성하는 단계;
    상기 자기 층 상에 그리고 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 유전체 층을 형성하는 단계; 및
    상기 인덕터 웨이퍼의 비아들 중 적어도 일부 내에, 상기 유전체 층 상에, 상기 인덕터 웨이퍼의 제 1 표면의 적어도 부분 상에 그리고 상기 인덕터 웨이퍼의 제 2 표면의 적어도 부분 상에 복수의 도체들을 형성하는 단계를 포함하고,
    상기 도체들은 상기 인덕터 웨이퍼의 제 1 표면에 인접한 각각의 제 1 단부들 및 상기 인덕터 웨이퍼의 제 2 표면에 인접한 각각의 제 2 단부들을 갖고,
    상기 SOC 패키지는 상기 전압 레귤레이터로부터 전력 공급기 전압을 수신하도록 구성되고, 상기 SOC 패키지는 상기 도체들의 제 1 및 제 2 단부들 중 적어도 하나에 연결된 적어도 하나의 도체를 갖는,
    디바이스를 제조하는 방법.
  15. 제14항에 있어서,
    상기 인덕터 웨이퍼 상에 패터닝된 자기 층을 형성하는 단계를 더 포함하는,
    디바이스를 제조하는 방법.
  16. 삭제
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