KR20150119039A - 기판 내 커플링된 인덕터 구조 - Google Patents

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KR20150119039A
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아미라리 샤얀 아라니
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Abstract

몇몇 신규한 특성들은, 제 1 인덕터 권선, 제 2 인덕터 권선 및 기판을 포함하는 기판-내 인덕터 구조에 관련된다. 제 1 인덕터 권선은 전기적으로 도전성인 물질을 포함한다. 제 2 인덕터 권선은 전기적으로 도전성인 물질을 포함한다. 기판은, 제 1 인덕터 권선과 제 2 인덕터 권선 사이에 측방향으로 로케이팅된다. 기판은, 제 1 및 제 2 인덕터 권선들의 구조적 커플링을 제공하도록 구성된다. 몇몇 구현들에서, 제 1 인덕터 권선은 제 2 인덕터 권선에 대해 측방향으로 동일평면에 있다. 몇몇 구현들에서, 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 제 2 인덕터 권선은 제 2 나선 형상을 갖는다. 몇몇 구현들에서, 제 1 인덕터 권선 및 제 2 인덕터 권선은 세장된 원형 형상을 갖는다. 몇몇 구현들에서, 기판은 실리콘 기판이다.

Description

기판 내 커플링된 인덕터 구조{IN SUBSTRATE COUPLED INDUCTOR STRUCTURE}
[0001] 본 출원은, 발명의 명칭이 "In Substrate Coupling Inductor Structure"로 2013년 2월 13일자로 출원되었고, 이로써 본 명세서에 인용에 의해 명백히 포함되는 미국 가특허출원 제 61/764,310호를 우선권으로 주장한다.
[0002] 다양한 특성들은 기판-내(in-substrate) 커플링된 인덕터 구조에 관한 것이다.
[0003] 종래에, 이산(discrete) 커플링된 인덕터들은 래더(ladder) 구조를 사용하여 구현되어 왔다. 도 1에 예시된 바와 같이, 래더 커플링된 인덕터 구조(102)는 복수의 인덕터 권선(winding)들(106a-d)을 갖는 코어(104)를 포함할 수도 있다. 그러나, 그러한 래더 구조(102)는 주문형(custom) 코어(104) 및 권선들(예를 들어, 코일들)을 요구한다. 래더 구조(102)는 규격형(off-the-shelf) 인덕터들에 비해 상대적으로 비용이 많이 든다. 부가적으로, 인덕터들을 반도체 디바이스들 내에 배치하는 경우, 인덕터들이 가능한 가장 작은 영역들을 차지할 것이 소망된다.
[0004] 그 결과, 다이 패키지(package)에서 가능한 가장 작은 영역을 점유하는 효율적이지만 비용 효과적인 커플링된 인덕터 구조/구성에 대한 요구가 존재한다. 이상적으로, 그러한 인덕터 구조는 가능한 한 얇을 것이다.
[0005] 다양한 특성들은 기판-내 커플링된 인덕터 구조에 관한 것이다.
[0006] 제 1 예는, 전기적으로 도전성인 물질을 포함하는 제 1 인덕터 권선을 포함하는 기판-내 인덕터 구조를 제공한다. 기판-내 인덕터 구조는, 전기적으로 도전성인 물질을 포함하는 제 2 인덕터 권선을 또한 포함한다. 기판-내 인덕터 구조는, 제 1 인덕터 권선과 제 2 인덕터 권선 사이에 측방향으로(laterally) 로케이팅되는 기판을 또한 포함한다. 기판은, 제 1 및 제 2 인덕터 권선들의 구조적 커플링을 제공하도록 구성된다.
[0007] 일 양상에 따르면, 제 1 인덕터 권선은 제 2 인덕터 권선에 대해 측방향으로 동일평면(co-planar)에 있다.
[0008] 일 양상에 따르면, 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 제 2 인덕터 권선은 제 2 나선 형상을 갖는다.
[0009] 일 양상에 따르면, 제 1 인덕터 권선 및 제 2 인덕터 권선은 세장된(elongated) 원형 형상을 갖는다.
[0010] 일 양상에 따르면, 제 1 인덕터 권선은 제 1 단자 및 제 2 단자를 포함하고, 제 2 인덕터 권선은 제 3 단자 및 제 4 단자를 포함한다.
[0011] 일 양상에 따르면, 제 1 인덕터 권선의 두께는 0.2 밀리미터 미만이다. 몇몇 구현들에서, 기판은 실리콘 기판이다.
[0012] 일 양상에 따르면, 기판-내 인덕터 구조는, 기판 위에 제 1 강자성(ferromagnetic) 층을 더 포함한다. 제 1 강자성 층은, 기판-내 인덕터 구조에 대해 자기 실딩(magnetic shielding)을 제공하도록 구성된다. 몇몇 구현들에서, 기판-내 인덕터 구조는, 기판 아래에 제 2 강자성 층을 더 포함한다. 제 2 강자성 층은, 기판-내 인덕터 구조에 대해 자기 실딩을 제공하도록 구성된다.
[0013] 일 양상에 따르면, 인덕터 구조는 패키지-온-패키지(package-on-package)(PoP) 구조 상에 집적된다. 몇몇 구현들에서, 인덕터 구조는 패키지 기판의 표면 상에 집적된다. 몇몇 구현들에서, 인덕터 구조는 패키지 기판의 내부에 집적된다.
[0014] 일 양상에 따르면, 인덕터 구조는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 포함된다.
[0015] 제 2 예는, 제 1 유도성 수단, 제 2 유도성 수단, 및 제 1 유도성 수단과 제 2 유도성 수단 사이에 측방향으로 로케이팅되는 기판을 포함하는 장치를 제공한다. 기판은, 제 1 및 제 2 유도성 수단의 구조적 커플링을 제공하도록 구성된다.
[0016] 일 양상에 따르면, 제 1 유도성 수단은 제 2 유도성 수단에 대해 측방향으로 동일평면에 있다.
[0017] 일 양상에 따르면, 제 1 유도성 수단은 제 1 나선 형성을 갖고, 제 2 유도성 수단은 제 2 나선 형상을 갖는다.
[0018] 일 양상에 따르면, 제 1 유도성 수단 및 제 2 유도성 수단은 세장된 원형 형상을 갖는다.
[0019] 일 양상에 따르면, 제 1 유도성 수단은 제 1 단자 및 제 2 단자를 포함하고, 제 2 유도성 수단은 제 3 단자 및 제 4 단자를 포함한다.
[0020] 일 양상에 따르면, 제 1 인덕터 권선의 두께는 0.2 밀리미터 미만이다. 몇몇 구현들에서, 기판은 실리콘 기판이다.
[0021] 일 양상에 따르면, 장치는, 기판 위에 제 1 강자성 층을 더 포함한다. 제 1 강자성 층은 장치에 대해 자기 실딩을 제공하도록 구성된다. 몇몇 구현들에서, 장치는 기판 아래에 제 2 강자성 층을 더 포함한다. 제 2 강자성 층은 장치에 대해 자기 실딩을 제공하도록 구성된다.
[0022] 일 양상에 따르면, 장치는 패키지-온-패키지(PoP) 구조 상에 집적된다. 몇몇 구현들에서, 장치는 패키지 기판의 표면 상에 집적된다. 몇몇 구현들에서, 장치는 패키지 기판의 내부에 집적된다.
[0023] 일 양상에 따르면, 장치는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 포함된다.
[0024] 제 3 예는, 기판-내 인덕터 구조를 제공하기 위한 방법을 제공한다. 방법은, 전기적으로 도전성인 물질을 포함하는 제 1 인덕터 권선을 제공한다. 방법은, 전기적으로 도전성인 물질을 포함하는 제 2 인덕터 권선을 제공한다. 방법은, 제 1 인덕터 권선과 제 2 인덕터 권선 사이에 기판을 측방향으로 제공한다. 기판은, 제 1 및 제 2 인덕터 권선들의 구조적 커플링을 제공하도록 구성된다.
[0025] 일 양상에 따르면, 방법은 추가로, 기판을 씨닝(thin)한다.
[0026] 일 양상에 따르면, 제 1 인덕터를 제공하는 단계는, 제 1 인덕터 권선이 제 2 인덕터 권선에 대해 측방향으로 동일평면에 있도록 제공하는 단계를 포함한다.
[0027] 일 양상에 따르면, 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 제 2 인덕터 권선은 제 2 나선 형상을 갖는다.
[0028] 일 양상에 따르면, 제 1 인덕터 권선 및 제 2 인덕터 권선은 세장된 원형 형상을 갖는다.
[0029] 일 양상에 따르면, 제 1 인덕터 권선은 제 1 단자 및 제 2 단자를 포함하고, 제 2 인덕터 권선은 제 3 단자 및 제 4 단자를 포함한다. 몇몇 구현들에서, 기판은 실리콘 기판이다.
[0030] 일 양상에 따르면, 방법은 추가로, 기판 위에 제 1 강자성 층을 제공한다. 제 1 강자성 층은, 기판-내 인덕터구조에 대해 자기 실딩을 제공하도록 구성된다. 몇몇 구현들에서, 방법은 추가로, 기판 아래에 제 2 강자성 층을 제공한다. 제 2 강자성 층은, 기판-내 인덕터 구조에 대해 자기 실딩을 제공하도록 구성된다.
[0031] 일 양상에 따르면, 방법은 추가로, 패키지-온-패키지(PoP) 구조 상에 인덕터 구조를 제공한다.
[0032] 일 양상에 따르면, 방법은 추가로, 패키지 기판의 표면 상에 인덕터 구조를 제공한다.
[0033] 일 양상에 따르면, 방법은 추가로, 패키지 기판의 내부에 인덕터 구조를 제공한다.
[0034] 일 양상에 따르면, 방법은 추가로, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 인덕터 구조를 제공한다.
[0035] 다양한 특성들, 속성 및 이점들은, 동일한 참조 부호들이 전체에 걸쳐 대응하게 식별되는 도면들과 함께 해석할 때, 아래에 기재된 상세한 설명으로부터 명백해질 수도 있다.
[0036] 도 1은 래더 구조 인덕터를 예시한다.
[0037] 도 2는, 기판 내의 측방향 커플링된 인덕터 구조의 사시도(angled view)를 예시한다.
[0038] 도 3은, 기판 내의 측방향 커플링된 인덕터 구조의 상단 및 측면 뷰들을 예시한다.
[0039] 도 4a-4b는, 기판 내의 측방향 커플링된 인덕터 구조를 제공/제조하기 위한 시퀀스를 예시한다.
[0040] 도 5a-5b는, 기판 내의 측방향 커플링 인덕터 구조를 제공/제조하기 위한 다른 시퀀스를 예시한다.
[0041] 도 6은, 기판 내의 측방향 커플링 인덕터 구조를 제공/제조하기 위한 흐름도를 예시한다.
[0042] 도 7은, 기판 내의 측방향 커플링 인덕터 구조를 제공/제조하기 위한 다름 흐름도를 예시한다.
[0043] 도 8은, 패키지 온 패키지(PoP) 구조 상의 측방향 커플링 인덕터 구조를 예시한다.
[0044] 도 9는, 패키지 기판 상의 적어도 하나의 측방향 커플링 인덕터 구조를 예시한다.
[0045] 도 10은, 패키지 기판 내에 집적된 적어도 하나의 측방향 커플링 인덕터 구조를 예시한다.
[0046] 도 11은, 패키지 기판 내에 집적된 다른 측방향 커플링 인덕터 구조를 예시한다.
[0047] 도 12는, 전술된 집적 회로, 다이, 다이 패키지 및/또는 기판 중 임의의 것을 이용하여 집적될 수도 있는 다양한 전자 디바이스들을 예시한다.
[0048] 다음의 설명에서, 본 개시의 다양한 양상들의 철저한 이해를 제공하기 위해 특정한 세부사항들이 제공된다. 그러나, 당업자는, 그 양상들이 이들 특정한 세부사항들 없이 실시될 수도 있다는 것이 이해될 것이다. 예를 들어, 회로들은, 불필요한 세부사항으로 양상들을 불명료하게 하는 것을 회피하기 위해 블록도들로 도시될 수도 있다. 다른 예시들에서, 본 개시의 양상들을 불명료하게 하지 않기 위해, 잘-알려진 회로들, 구조들 및 기술들은 상세히 도시되지 않을 수도 있다.
개요
[0049] 몇몇 신규한 특성들은, 제 1 인덕터 권선, 제 2 인덕터 권선 및 기판을 포함하는 기판-내 인덕터 구조에 관련된다. 제 1 인덕터 권선은 전기적으로 도전성인 물질을 포함한다. 제 2 인덕터 권선은 전기적으로 도전성인 물질을 포함한다. 기판은, 제 1 인덕터 권선과 제 2 인덕터 권선 사이에 측방향으로 로케이팅된다. 기판은, 제 1 및 제 2 인덕터 권선들의 구조적 커플링을 제공하도록 구성된다. 몇몇 구현들에서, 제 1 인덕터 권선은 제 2 인덕터 권선에 대해 측방향으로 동일평면에 있다. 몇몇 구현들에서, 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 제 2 인덕터 권선은 제 2 나선 형상을 갖는다. 몇몇 구현들에서, 제 1 인덕터 권선 및 제 2 인덕터 권선은 세장된 원형 형상을 갖는다. 몇몇 구현들에서, 기판은 실리콘 기판이다.
예시적인 측방향 커플링 인덕터 구조
[0050] 도 2-3은 측방향 커플링 인덕터 구조의 예를 예시한다. 몇몇 구현들에서, 측방향 커플링 인덕터 구조는, 도 1에 도시되고 설명된 래더 구조보다 더 양호하고 그리고/또는 개선된 커플링을 가지면서, 더 작고 효율적이게 풋프린트(footprint)/실제 구역(estate)을 점유하는 것과 같은 그러한 방식으로 설계/배열된다. 더 상세하게는, 몇몇 구현들은, 도 1에 도시된 래더 구조보다 더 얇도록 설계/배열되는 측방향 커플링 인덕터 구조를 제공한다.
[0051] 더 상세하게는, 도 2는 기판 내의 측방향 커플링 인덕터 구조의 사시도를 예시하고, 도 3은 기판 내의 측방향 커플링 인덕터 구조의 상단 및 측면 뷰들을 예시한다. 몇몇 구현들에서, 도 2-3의 (얇은 기판 베이스를 포함할 수도 있는) 측방향 커플링/커플링된 인덕터 구조는, 0.2 밀리미터(mm) 또는 그 미만(200 미크론(㎛) 또는 그 미만)의 두께(예를 들어, 높이)를 가질 수도 있다. 몇몇 구현들에서, 도 2-3의 (베이스로서 기판이 없을 수도 있는) 측방향 커플링/커플링된 인덕터 구조는 90 미크론(㎛) 또는 그 미만의 두께(예를 들어, 높이)를 갖는다. 몇몇 구현들에서, 인덕터 구조의 두께(예를 들어, 높이)는, 인덕터 구조의 권선의 두께(예를 들어, 높이)이다.
[0052] 도 2는, 제 1 인덕터(204), 제 2 인덕터(206), 및 단자들(208-214)을 포함하는 커플링된 인덕터 구조(예를 들어, 측방향 커플링 인덕터 구조(200))를 예시한다. 제 1 인덕터(204)는 단자들(208-210)을 포함한다. 제 2 인덕터(206)는 단자들(212-214)을 포함한다. 제 1 인덕터(204)(예를 들어, 제 1 인덕터 권선) 및 제 2 인덕터(206)(예를 들어, 제 2 인덕터 권선)는, 측방향 커플링 인덕터 구조(200)를 위한 구조적 커플링, 안정성, 및/또는 강성(rigidity)을 제공하는 (가시적이지 않은) 기판을 통해 함께 커플링된다. 몇몇 구현들에서, 기판은 제 1 인덕터(204)와 제 2 인덕터(206) 사이에 있고, 제 1 및 제 2 인덕터들(204-206)을 함께 홀딩(hold)하며, 2개의 인덕터들(204-206) 사이의 측방향 에너지 커플링(예를 들어, 에너지 전달)을 허용한다. 도 3은 추가로, 측방향 커플링 인덕터 구조(200)에 대해 기판이 어떻게 구조적 커플링, 안정성 및/또는 강성을 제공할 수도 있는지를 예시한다. 몇몇 구현들에서, 측방향 커플링 인덕터 구조는, 인덕터 구조가 기판 내에서 부분적으로 또는 완전히 정의되거나 제조될 수도 있기 때문에, 기판-내 커플링된 인덕터 구조로 지칭될 수도 있다. 몇몇 구현들에서, 기판은 실리콘 기판일 수도 있다. 그러나, 상이한 구현들은 기판에 대해 상이한 물질들을 사용할 수도 있다.
[0053] 상술된 바와 같이, 도 3은 기판 내의 측방향 커플링 인덕터 구조(예를 들어, 기판-내 커플링된 인덕터 구조)의 상단 및 측면 뷰를 예시한다. 측방향 커플링 인덕터 구조의 측면 뷰는, 측방향 커플링 인덕터 구조의 상단 뷰의 AA 횡단면에 따른다.
[0054] 도 3에 도시된 바와 같이, 측방향 커플링 인덕터 구조(200)는, 기판(202), 제 1 인덕터(204) 및 제 2 인덕터(206)를 포함한다. 기판(202)은 실리콘 기판일 수도 있다. 제 1 인덕터(204)는 제 1 인덕터 권선(예를 들어, 코일들)에 의해 정의된다. 제 2 인덕터(206)는 제 2 인덕터 권선(예를 들어, 코일들)에 의해 정의된다. 제 1 및 제 2 인덕터 권선들은 전기적으로 도전성인 물질(예를 들어, 구리와 같은 금속)을 가질 수도 있다. 제 1 인덕터(204)의 제 1 인덕터 권선은 제 1 나선의 형상을 갖는다. 제 2 인덕터(206)의 제 2 인덕터 권선은 제 2 나선의 형상을 갖는다. 또한, 도 3은, 제 1 인덕터(204) 및 제 2 인덕터(206)가 기판(202) 내에 집적된다는 것을 예시한다. 도 3은, 제 1 인덕터(204) 및 제 2 인덕터(206)가 기판(202)의 일부를 가로지르는 것을 예시한다. 그러나, 몇몇 구현들에서, 제 1 인덕터(204) 및/또는 제 2 인덕터(206)는 전체 기판(202)을 가로지를 수도 있다. 상이한 구현들은 인덕터들의 권선들에 대해 상이한 형상들을 사용할 수도 있음이 또한 유의되어야 한다. 예를 들어, 몇몇 구현들에서, 인덕터 권선들은 세장된 원형 형상(예를 들어, 레이스 트랙 형상)을 가질 수도 있다. 또한, 권선들의 형상은, 동심원, 정사각형, 직사각형, 타원형 또는 다른 비-원형 형상들일 수도 있다.
[0055] 몇몇 구현들에서, 제 1 인덕터(204)의 제 1 나선 및 제 2 인덕터(206)의 제 2 나선은, 제 1 인덕터(204)와 제 2 인덕터(206) 사이에 측방향 커플링이 존재하도록 기판(202) 내에 포지셔닝된다. 즉, 제 1 인덕터(204)는, 제 2 인덕터(206)에 전류를 유도하도록 구성될 수도 있다. 몇몇 구현들에서, 측방향 커플링은, 동일한 면(예를 들어, 동일한 층에 따른 동일평면)에 따른 2개의 인덕터들 사이의 에너지의 전달을 지칭한다. 몇몇 구현들에서, 측방향 커플링 인덕터 구조는, 2개의 인덕터들 사이의 에너지 전달이 동일한 면을 따라 대부분(예를 들어, 과반수) 또는 실질적으로 발생하는 인덕터 구조이다. 측방향 커플링 인덕터 구조는, 작은 풋프린트를 제공하는 것에 부가하여, 다른 타입들의 커플링 인덕터 구조들(예를 들어, 수직 커플링 인덕터 구조)보다 더 양호한 커플링 효율성을 제공할 수도 있다. 인덕터 및/또는 커플링된 인덕터 구조의 속성들 중 몇몇은, 효과적인 인덕턴스, Q 팩터 및/또는 인덕터 구조의 커플링의 유효성을 포함한다. 인덕터 및/또는 인덕터 구조의 유효성은 그 자신의 Q 팩터에 의해 정의될 수도 있다. Q 팩터는, 인덕터의 효율성을 정의하는 품질 팩터/값이다. Q 팩터가 더 높아질 수록, 인덕터는, 이상적인 인덕터(손실없는 인덕터)의 거동에 더 근접하게 접근한다. 따라서, 일반적으로 말해서, 더 높은 Q 팩터는 더 낮은 Q 팩터보다 더 바람직하다.
[0056] 몇몇 구현들에서, 제 1 인덕터(204)는 인덕터 구조에서의 1차 인덕터이고, 제 2 인덕터(206)는 인덕터 구조에서의 2차 인덕터이다. 그러한 구성에서, 제 1 인덕터(204)(1차 인덕터)는 제 2 인덕터(206)(2차 인덕터)에 전압/전류를 유도할 수도 있다. 대안적으로, 몇몇 구현들에서, 제 1 인덕터(204)가 인덕터 구조에서의 2차 인덕터일 수도 있고, 제 2 인덕터(206)는 인덕터 구조에서의 1차 인덕터일 수도 있다. 그러한 구성에서, 제 2 인덕터(206)가 제 1 인덕터(204)에 전압/전류를 유도할 수도 있다.
[0057] 각각의 인덕터(204-206)는, 핀들/단자들(예를 들어, 입력 단자 및 출력 단자)의 세트를 또한 포함한다. 상세하게는, 제 1 인덕터(204)는 제 1 입력 단자(208)(예를 들어, Vx1) 및 제 1 출력 단자(2010)(예를 들어, Vout1)를 포함하고, 제 2 인덕터(206)는 제 2 입력 단자(214)(예를 들어, Vx2) 및 제 2 출력 단자(212)(예를 들어, Vout2)를 포함한다. 그러나, 상이한 구현들은 상이한 입력 및 출력 단자 포지션들을 사용할 수도 있음이 유의되어야 한다. 예를 들어, 몇몇 구현들에서, 단자(208)는 출력 단자일 수도 있고, 단자(210)는 입력 단자일 수도 있다. 도 3은, 단자들(208-214)이 전체 기판(202)을 가로지르는 것을 또한 예시한다. 그러나, 몇몇 구현들에서, 단자들(208-214) 중 하나 또는 그 초과는 기판(202)의 일부를 가로지를 수도 있다. 몇몇 구현들에서, 단자들(208-214)은 기판 관통 비아(through substrate via)(TSV)들이다. 몇몇 구현들에서, 제 1 및 제 2 인덕터들(204-206)의 권선들은 기판 관통 비아(TSV)들에 의해 형성될 수도 있다.
[0058] 커플링된 인덕터 구조(200)는 하나 또는 그 초과의 강자성 층들(도시되지 않음)을 또한 포함할 수도 있다. 예를 들어, 제 1 강자성 층은 기판(202)의 상단 상에 로케이팅될 수도 있고, 제 2 강자성 층은 기판(202)의 하단 상에 로케이팅될 수도 있다. 제 1 및 제 2 강자성 층들은 인덕터들(204-206)에 전기적으로 커플링되지 않을 수도 있다. 제 1 및 제 2 강자성 층들은, 금속 근접도로 인한 손실들(페러데이 케이지(Faraday Cage))을 감소시키도록 구성될 수도 있다. 몇몇 구현들에서, 제 1 및 제 2 강자성 층들은, 제 1 및 제 2 인덕터들(204-206)의 실딩을 또한 제공할 수도 있으며, 이는, 효과적인 인덕턴스, Q 팩터 및/또는 커플링 인덕터 구조(200)의 커플링의 유효성을 증가시키는 것을 돕는다. 상술된 바와 같이, 인덕터의 유효성은 자신의 Q 팩터에 의해 정의될 수도 있다. Q 팩터는 인덕터의 효율성을 정의하는 품질 팩터/값이다. Q 팩터가 더 높아질 수록, 인덕터는, 이상적인 인덕터(손실없는 인덕터)의 거동에 더 근접하게 접근한다. 따라서, 일반적으로 말해서, 더 높은 Q 팩터는 더 낮은 Q 팩터보다 더 바람직하다. 몇몇 구현들에서, 제 1 및 제 2 강자성 층들의 사용은, 커플링 인덕터 구조(200)의 Q 팩터를 증가시키는 것을 돕고(예를 들어, 유효 인덕턴스를 증가시킴), 자기 실딩을 제공한다. 몇몇 구현들에서, 자기 실딩은, 커플링 인덕터 구조(200) 내의 인덕터들(204-206) 중 하나 또는 그 초과에 의해 생성되는 자기장을 유지하며(예를 들어, 집중시킴), 이는, 인덕터 구조(200)의 유효 임피던스를 증가시킨다(예를 들어, Q 팩터를 증가시킴).
[0059] 제 1 및 제 2 강자성 층들은, 높은 도자율(permeability)(μ) 및/또는 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 물질의 도자율은, 인가된 자기장에 응답하여 물질이 획득하는 자화의 정도를 지칭한다. 몇몇 구현들에서, 물질의 B 포화도는, 자기장에서의 증가가 더 이상 물질의 자화를 증가시키지는 않는 경우, 물질이 도달한 상태를 지칭한다. 강자성 물질의 예는, 실리콘 강(silicon steel), 망간-아연 페라이트(manganese-zinc ferrite)(MnZn), 및/또는 퍼멀로이(permalloy)일 수 있다. 몇몇 구현들에서, 제 1 및 제 2 강자성 층들은 자기 포일(foil)이다. 강자성 층들의 사용은 도 4a-4b 및 도 5a-5b에서 추가로 설명될 것이다.
[0060] 측방향 커플링 인덕터 구조가 설명되었으며, 측방향 커플링 인덕터 구조들을 제조/제공하기 위한 시퀀스들 및 방법들이 이제 아래에서 설명될 것이다.
측방향 커플링 인덕터 구조를 제공/제조하기 위한 예시적인 시퀀스
[0061] 도 4a-4b는, 측방향 커플링 인덕터 구조/기판-내 인덕터 구조를 제공/제조하기 위한 시퀀스를 예시한다. 도 4a-4b의 시퀀스는, 도 2-3의 측방향 커플링 인덕터 구조(200)를 참조하여 설명될 것이다. 그러나, 도 4a-4b의 시퀀스는 다른 측방향 커플링 인덕터 구조들(예를 들어, 다른 기판-내 커플링된 인덕터 구조)에 적용가능할 수도 있다.
[0062] 시퀀스는 도 4a의 스테이지 1에서 기판(402)으로 시작된다. 몇몇 구현들에서, 기판(402)은 실리콘 기판일 수도 있다. 상이한 구현들은 상이한 기판들을 사용할 수도 있다. 몇몇 구현들에서, 기판(402)은 씨닝될 수도 있다.
[0063] 스테이지 2에서, 수 개의 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))이 기판(402) 내에 형성된다. 상이한 구현들은 캐비티들을 상이하게 형성할 수도 있다. 캐비티들은 동시에 또는 순차적으로 형성될 수도 있다. 몇몇 구현들에서, 캐비티들은 기판(402)에 홀(hole)들을 에칭/드릴링함으로써 형성된다. 몇몇 구현들에서, 캐비티들의 에칭/드릴링은 레이저에 의해 수행될 수도 있다. 몇몇 구현들에서, 에칭은 화학적 에칭에 의해 수행된다. 상이한 구현들은 기판(402)의 상이한 위치들에 캐비티들을 형성할 수도 있다. 스테이지 2에 도시된 바와 같이, 캐비티들은 기판(402)의 일부 또는 전체 기판(402)을 가로지를 수도 있다.
[0064] 스테이지 3에서, 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))은 물질(예를 들어, 구리와 같은 금속)로 충진(fill)된다. 상이한 구현들은 캐비티들을 상이하게 충진시킬 수도 있다. 캐비티들은, 동시에 그리고/또는 순차적으로 충진될 수도 있다. 몇몇 구현들에서, 캐비티들을 충진시키는 것은, 기판(402)에 인덕터들 및 단자들을 형성한다. 예를 들어, 금속(예를 들어, 구리)으로 캐비티(401)를 충진시키는 것은 제 1 인덕터(404)를 형성한다. 유사하게, 금속(예를 들어, 구리)으로 캐비티(403)를 충진시키는 것은 제 2 인덕터(406)를 형성한다. 몇몇 구현들에서, 제 1 인덕터(404)는 도 2-3의 제 1 인덕터(204)이다. 몇몇 구현들에서, 제 2 인덕터(406)는 도 2-3의 제 2 인덕터(206)이다. 또한, 캐비티들(407, 409, 411 및 413)을 충진시키는 것은 각각 단자들(408, 410, 412 및 414)을 형성한다. 몇몇 구현들에서, 단자들(408, 410, 412 및 414)은 도 2-3의 단자들(208, 210, 212 및 214)일 수도 있다.
[0065] 도 4b의 스테이지 4에서, 기판(402)의 제 1 측면(예를 들어, 상단 측/부분)이 강자성 물질을 갖는 제 1 층(420)으로 코팅된다. 몇몇 구현들에서, 강자성 물질로 기판(402)의 제 1 측면을 코팅하는 단계는, 기판(402) 상에 강자성막 층(예를 들어, 층(420))을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 강자성 층(420)은, 자기 실딩을 제공하고, 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0066] 스테이지 5에서, 기판(402)의 제 2 측면(예를 들어, 하단 측/부분)이 강자성 물질을 갖는 제 2 층(422)으로 코팅된다. 몇몇 구현들에서, 강자성 물질로 기판(402)의 제 2 측면을 코팅하는 단계는, 기판(402) 상에 강자성막 층(예를 들어, 층(422))을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 강자성 층(422)은, 자기 실딩을 제공하고, 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0067] 스테이지 6에서, 강자성 층들(420-422)의 몇몇 부분들이 제거되어(예를 들어, 에칭됨) 하나 또는 그 초과의 단자들/핀들(예를 들어, 기판 관통 비아(TSV)의 형태인 단자(408))을 노출시킨다. 스테이지 6은 단자들(예를 들어, 단자들(408-414))의 측면 둘 모두가 노출됨을 예시한다. 그러나, 몇몇 구현들에서, 단자들의 일 측면만이 노출될 수도 있다. 예를 들어, 몇몇 구현들에서, 단자(408)의 상단 측이 노출될 수도 있지만, 단자(410)의 하단 측이 노출될 수도 있다. 상이한 구현들은 단자들의 단부들을 상이하게 노출시킬 수도 있다. 스테이지 6은, 몇몇 구현들에서의 강자성 층들을 포함하는 인덕터 구조(430)의 일 예를 예시한다.
측방향 커플링 인덕터 구조를 제공/제조하기 위한 예시적인 시퀀스
[0068] 몇몇 구현들에서, 커플링 인덕터 구조는, 커플링 인덕터 구조의 두께(예를 들어, 높이)를 추가로 감소시키기 위해 씨닝될 수도 있다. 도 5a-5b는, 씨닝된 측방향 커플링 인덕터 구조/기판-내 인덕터 구조를 제공/제조하기 위한 시퀀스를 예시한다. 도 5a-5b의 시퀀스는 도 2-3의 측방향 커플링 인덕터 구조(200)를 참조하여 설명될 것이다. 그러나, 도 5a-5b의 시퀀스는 다른 측방향 커플링 인덕터 구조들(예를 들어, 다른 기판-내 커플링된 인덕터 구조)에 적용가능할 수도 있다.
[0069] 시퀀스는 도 5a의 스테이지 1에서 기판(502)으로 시작된다. 몇몇 구현들에서, 기판(502)은 실리콘 기판일 수도 있다. 상이한 구현들은 상이한 기판들을 사용할 수도 있다. 몇몇 구현들에서, 기판(502)은 씨닝될 수도 있다.
[0070] 스테이지 2에서, 수 개의 캐비티들(예를 들어, 캐비티들(501, 503, 507, 509, 511, 513))이 기판(502) 내에 형성된다. 상이한 구현들은 캐비티들을 상이하게 형성할 수도 있다. 캐비티들은 동시에 또는 순차적으로 형성될 수도 있다. 몇몇 구현들에서, 캐비티들은 기판(502)에 홀(hole)들을 에칭/드릴링함으로써 형성된다. 몇몇 구현들에서, 캐비티들의 에칭/드릴링은 레이저에 의해 수행될 수도 있다. 몇몇 구현들에서, 에칭은 화학적 에칭에 의해 수행된다. 상이한 구현들은 기판(502)의 상이한 위치들에 캐비티들을 형성할 수도 있다. 스테이지 2에 도시된 바와 같이, 캐비티들은 기판(502)의 일부 또는 전체 기판(502)을 가로지를 수도 있다.
[0071] 스테이지 3에서, 캐비티들(예를 들어, 캐비티들(501, 503, 507, 509, 511, 513))은 물질(예를 들어, 구리와 같은 금속)로 충진된다. 상이한 구현들은 캐비티들을 상이하게 충진시킬 수도 있다. 캐비티들은, 동시에 그리고/또는 순차적으로 충진될 수도 있다. 몇몇 구현들에서, 캐비티들을 충진시키는 것은, 기판(502)에 인덕터들 및 단자들을 형성한다. 예를 들어, 금속(예를 들어, 구리)으로 캐비티(501)를 충진시키는 것은 제 1 인덕터(504)를 형성한다. 유사하게, 금속(예를 들어, 구리)으로 캐비티(503)를 충진시키는 것은 제 2 인덕터(506)를 형성한다. 몇몇 구현들에서, 제 1 인덕터(504)는 도 2-3의 제 1 인덕터(204)이다. 몇몇 구현들에서, 제 2 인덕터(506)는 도 2-3의 제 2 인덕터(206)이다. 또한, 캐비티들(507, 509, 511 및 513)을 충진시키는 것은 각각 단자들(508, 510, 512 및 514)을 형성한다. 몇몇 구현들에서, 단자들(508, 510, 512 및 514)은 도 2-3의 단자들(208, 210, 212 및 214)일 수도 있다.
[0072] 도 5b의 스테이지 4에서, 기판(502)의 부분이 제거(예를 들어, 씨닝)된다. 상이한 구현들은 기판(502)의 부분들을 상이하게 제거할 수도 있다. 몇몇 구현들에서, 상단 부분 또는 하단 부분이 제거된다. 몇몇 구현들에서, 기판(502)의 상단 부분 및 하단 부분의 결합이 제거된다. 또한, 상이한 구현들은 기판(502)을 제거(예를 들어, 에칭/씨닝)하기 위한 상이한 방법들을 사용할 수도 있다. 예를 들어, 몇몇 구현들에서, 기판(502)을 씨닝하기 위해 레이저가 사용된다. 몇몇 구현들에서, 기판(502)을 씨닝하기 위해 화학적 프로세스가 사용될 수도 있다. 몇몇 구현들에서, 기판의 씨닝은 상이한 스테이지에서 수행될 수도 있음이 유의되어야 한다. 몇몇 구현들에서, 예를 들어, 기판의 씨닝은, 기판이 제공된 경우 스테이지 1 이후에 수행될 수도 있다.
[0073] 스테이지 5에서, 기판(502)의 제 1 측면(예를 들어, 씨닝된 상단 측/부분)이 강자성 물질을 갖는 제 1 층(520)으로 코팅된다. 몇몇 구현들에서, 강자성 물질로 기판(502)의 제 1 측면을 코팅하는 단계는, 기판(502) 상에 강자성막 층(예를 들어, 층(520))을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 강자성 층(520)은, 자기 실딩을 제공하고, 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0074] 스테이지 6에서, 기판(502)의 제 2 측면(예를 들어, 씨닝된 하단 측/부분)이 강자성 물질을 갖는 제 2 층(522)으로 코팅된다. 몇몇 구현들에서, 강자성 물질로 기판(502)의 제 2 측면을 코팅하는 단계는, 기판(502) 상에 강자성막 층(예를 들어, 층(522))을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 강자성 층(522)은, 자기 실딩을 제공하고, 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0075] 스테이지 7에서, 강자성 층들(520-522)의 몇몇 부분들이 제거되어(예를 들어, 에칭됨) 하나 또는 그 초과의 단자들/핀들(예를 들어, 기판 관통 비아(TSV)의 형태인 단자(508))을 노출시킨다. 스테이지 7은 단자들(예를 들어, 단자들(508-514))의 측면 둘 모두가 노출됨을 예시한다. 그러나, 몇몇 구현들에서, 단자들의 일 측면만이 노출될 수도 있다. 예를 들어, 몇몇 구현들에서, 단자(508)의 상단 측이 노출될 수도 있지만, 단자(510)의 하단 측이 노출될 수도 있다. 상이한 구현들은 단자들의 단부들을 상이하게 노출시킬 수도 있다. 스테이지 7은, 몇몇 구현들에서의 강자성 층들을 포함하는 인덕터 구조(530)의 일 예를 예시한다.
[0076] 몇몇 구현들에서, 도 4a-4b 및 도 5a-5b의 (얇은 기판 베이스를 포함할 수도 있는) 인덕터 구조는, 0.2 밀리미터(mm) 또는 그 미만(200 미크론(㎛) 또는 그 미만)의 두께(예를 들어, 높이)를 가질 수도 있다. 몇몇 구현들에서, 도 4a-4b 및 도 5a-5b의 (베이스로서 기판이 없을 수도 있는) 인덕터 구조는 90 미크론(㎛) 또는 그 미만의 두께(예를 들어, 높이)를 갖는다. 몇몇 구현들에서, 인덕터 구조의 두께(예를 들어, 높이)는, 인덕터 구조의 권선의 두께(예를 들어, 높이)이다.
[0077] 측방향 커플링 인덕터 구조를 제조하기 위한 시퀀스가 설명되었으며, 측방향 커플링 인덕터 구조를 제조하기 위한 개괄적 방법이 이제 아래에서 설명될 것이다.
측방향 커플링 인덕터 구조를 제공/제조하기 위한 예시적인 방법
[0078] 도 6은 측방향 커플링 인덕터 구조를 제공/제조하기 위한 방법의 흐름도를 예시한다. 몇몇 구현들에서, 도 6의 방법은, 도 2-3의 측방향 커플링 인덕터 구조(200) 및/또는 도 4b 및 도 5b의 인덕터 구조들(430 및 530)을 제조/제공하는데 사용된다.
[0079] 방법은 (605에서), 기판(예를 들어, 기판(202))을 제공한다. 몇몇 구현들에서, 기판은 실리콘 기판일 수도 있다. 상이한 구현들은 상이한 기판들을 사용할 수도 있다. 몇몇 구현들에서, (605에서의) 기판을 제공하는 단계는, 기판 공급부로부터 기판을 수용/제공하는 단계를 포함할 수도 있다.
[0080] 방법은 (610에서), 기판 내에 수 개의 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))을 형성한다. 상이한 구현들은 캐비티들을 상이하게 형성할 수도 있다. 몇몇 구현들에서, (610에서의) 캐비티들을 형성하는 단계는 기판에 홀들을 에칭 및/또는 드릴링하는 단계를 포함한다. 몇몇 구현들에서, 캐비티들의 에칭/드릴링은 레이저에 의해 수행될 수도 있다. 몇몇 구현들에서, 에칭은 화학적 에칭에 의해 수행된다. 상이한 구현들은 기판의 상이한 위치들에 캐비티들을 형성할 수도 있다. 몇몇 구현들에서, (610에서) 형성된 캐비티들은, 기판(202)의 일부 또는 전체 기판(202)을 가로지를 수도 있다.
[0081] 방법은 (615에서), 금속 물질(예를 들어, 구리)로 기판 내의 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))을 충진시킨다. 상이한 구현들은 캐비티들을 상이하게 충진시킬 수도 있다. 캐비티들은 동시에 및/또는 순차적으로 충진될 수도 있다. 몇몇 구현들에서, (615에서의) 캐비티들의 충진은, 인덕터들 및 단자들을 기판에 형성한다. 예를 들어, 도 4a 및 도 5a를 다시 참조하면, 몇몇 구현들에서, (615에서) 금속(예를 들어, 구리)으로 캐비티(401)를 충진시키는 것은 제 1 인덕터(404)를 형성한다. 유사하게, 금속(예를 들어, 구리)으로 캐비티(403)를 충진시키는 것은 제 2 인덕터(406)를 형성한다. 또한, 몇몇 구현들에서, (615에서) 캐비티들(407, 409, 411 및 413)을 충진시키는 것은 각각 단자들(408, 410, 412 및 414)을 형성한다.
[0082] 방법은 (620에서), 기판을 씨닝하기 위해 기판의 부분을 선택적으로 제거할 수도 있다. 몇몇 구현들에서, 기판의 제거/씨닝은, (605에서) 기판이 제공된 이후 및/또는 (610에서) 캐비티들이 기판에 형성된 경우 수행될 수도 있다. 상이한 구현들은 기판의 부분들을 상이하게 제거할 수도 있다. 몇몇 구현들에서, 상단 부분 또는 하단 부분이 제거된다. 몇몇 구현들에서, 기판의 상단 부분 및 하단 부분의 결합이 제거된다. 또한, 상이한 구현들은 기판을 제거(예를 들어, 에칭/씨닝)하기 위해 상이한 방법들을 사용할 수도 있다. 예를 들어, 몇몇 구현들에서, 기판을 제거/씨닝하기 위해 레이저가 사용된다. 몇몇 구현들에서, 기판을 제거/씨닝하기 위해 화학적 에칭 프로세스가 사용될 수도 있다.
[0083] 방법은 (625에서), 강자성 물질을 갖는 제 1 층으로 기판의 제 1 측면(예를 들어, 씨닝된 상단 측/부분)을 코팅한다. 몇몇 구현들에서, (625에서의) 강자성 물질로 기판의 제 1 측면을 코팅하는 단계는, 기판 상에 강자성막 층을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 제 1 강자성 층은, 자기 실딩을 제공하고 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0084] 방법은 (630에서), 강자성 물질을 갖는 제 2 층으로 기판의 제 2 측면(예를 들어, 씨닝된 하단 측/부분)을 코팅한다. 몇몇 구현들에서, (630에서의) 강자성 물질로 기판의 제 2 측면을 코팅하는 단계는, 기판(예를 들어, 기판들(202, 402, 502)) 상에 강자성막 층을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 제 2 강자성 층은, 자기 실딩을 제공하고 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0085] 방법은 추가로 (635에서), 하나 또는 그 초과의 단자들/핀들(예를 들어, 기판 관통 비아(TSV)의 형태인 단자(508))을 노출시키기 위해, 제 1 및 제 2 강자성 층들의 부분들을 제거한다. 몇몇 구현들에서, 강자성 층들의 부분들을 제거하는 단계는, 강자성 층들의 부분들을 에칭하는 단계를 포함한다. 몇몇 구현들에서, 단자들(예를 들어, 단자들(508-514))의 측면들 둘 모두가 노출된다. 그러나, 몇몇 구현들에서, 단자들의 일 측면만이 노출될 수도 있다. 예를 들어, 몇몇 구현들에서, 단자(508)의 상단 측이 노출될 수도 있지만, 단자(210)의 하단 측이 노출될 수도 있다. 상이한 구현들은 단자들의 단부들을 상이하게 노출시킬 수도 있다.
[0086] 커플링된 인덕터 구조를 제공/제조하기 위한 특정한 방법이 설명되었으며, 커플링된 인덕터 구조를 제공/제조하기 위한 일반적인 방법이 이제 아래에서 설명될 것이다.
측방향 커플링된 인덕터 구조를 제조하기 위한 예시적 방법
[0087] 도 7은, 측방향 커플링된 인덕터 구조를 제조하기 위한 방법의 흐름도를 예시한다. 몇몇 구현들에서, 도 7의 방법은, 도 2-3의 측방향 커플링된 인덕터 구조(200) 및/또는 도 4b 및 도 5b의 인덕터 구조들(430 및 530)을 제조/제공하는데 사용된다.
[0088] 방법은 (705에서), 기판(예를 들어, 기판(202))을 제공한다. 몇몇 구현들에서, 기판은 실리콘 기판일 수도 있다. 상이한 구현들은 상이한 기판들을 사용할 수도 있다. 몇몇 구현들에서, (705에서의) 기판을 제공하는 단계는, 기판 공급부로부터 기판을 수용/제공하는 단계를 포함할 수도 있다.
[0089] 방법은 (710에서), 제 1 인덕터 권선 및 제 2 인덕터 권선을 기판에 제공한다. 몇몇 구현들에서, 기판은, 제 1 및 제 2 인덕터 권선들의 구조적 커플링을 제공하도록 구성된다. 상이한 구현들은, 제 1 인덕터 권선 및 제 2 인덕터 권선을 상이하게 기판에 제공할 수도 있다. 몇몇 구현들에서, 제 1 및 제 2 인덕터 권선들을 제공하는 단계는, 금속 층(예를 들어, 구리)을 기판(예를 들어, 기판의 캐비티들)에 제공하는 단계를 포함할 수도 있다.
[0090] 몇몇 구현들에서, 제 1 및 제 2 인덕터 권선들을 제공하는 단계는, 수 개의 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))을 기판에 형성하는 단계를 포함한다. 상이한 구현들은 캐비티들을 상이하게 형성할 수도 있다. 몇몇 구현들에서, 캐비티들을 형성하는 단계는 기판에 홀들을 에칭 및/또는 드릴링하는 단계를 포함한다. 몇몇 구현들에서, 캐비티들의 에칭/드릴링은 레이저에 의해 수행될 수도 있다. 몇몇 구현들에서, 에칭은 화학적 에칭에 의해 수행된다. 상이한 구현들은 기판의 상이한 위치들에 캐비티들을 형성할 수도 있다. 몇몇 구현들에서, 형성된 캐비티들은, 기판의 일부 또는 전체 기판을 가로지를 수도 있다.
[0091] 몇몇 구현들에서, 제 1 및 제 2 인덕터 권선들을 제공하는 단계는, 금속 물질(예를 들어, 구리)로 기판 내의 캐비티들(예를 들어, 캐비티들(401, 403, 407, 409, 411, 413))을 충진시키는 단계를 포함한다. 상이한 구현들은 캐비티들을 상이하게 충진시킬 수도 있다. 캐비티들은 동시에 및/또는 순차적으로 충진될 수도 있다. 몇몇 구현들에서, 캐비티들의 충진은, 인덕터들 및 단자들을 기판에 형성한다. 예를 들어, 도 4a 및 도 5a를 다시 참조하면, 금속(예를 들어, 구리)으로 캐비티(401)를 충진시키는 것은 제 1 인덕터 권선(404)을 형성한다. 유사하게, 금속(예를 들어, 구리)으로 캐비티(403)를 충진시키는 것은 제 2 인덕터 권선(406)을 형성한다. 또한, 몇몇 구현들에서, 캐비티들(407, 409, 411 및 413)을 충진시키는 것은 각각 단자들(408, 410, 412 및 414)을 형성한다.
[0092] 방법은 (715에서), 기판 상에 적어도 하나의 강자성 층을 제공한다. 몇몇 구현들에서, 적어도 하나의 강자성 층을 제공하는 단계는, 강자성 물질을 갖는 제 1 층으로 기판의 제 1 측면(예를 들어, 씨닝된 상단 측/부분)을 코팅하는 단계를 또한 포함한다. 몇몇 구현들에서, 강자성 물질로 기판의 제 1 측면을 코팅하는 단계는, 기판 상에 강자성막 층을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 제 1 강자성 층은, 자기 실딩을 제공하고 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
[0093] 몇몇 구현들에서, 적어도 하나의 강자성 층을 제공하는 단계는, 강자성 물질을 갖는 제 2 층으로 기판의 제 2 측면(예를 들어, 씨닝된 하단 측/부분)을 코팅하는 단계를 포함한다. 몇몇 구현들에서, 강자성 물질로 기판의 제 2 측면을 코팅하는 단계는, 기판 상에 강자성막 층을 증착하는 단계를 포함할 수도 있다. 몇몇 구현들에서, 강자성 물질은 높은 도자율 및 높은 B 포화도를 가질 수도 있다. 몇몇 구현들에서, 제 2 강자성 층은, 자기 실딩을 제공하고 인덕터 구조의 유효성을 증가시키는 것을 돕는다.
패키지-온-패키지 상의 예시적인 기판 없이(substrate-less) 커플링된 인덕터 구조
[0094] 몇몇 구현들에서, 커플링된 인덕터 구조들(예를 들어, 인덕터 구조들(200, 430, 530)) 중 하나 또는 그 초과는 패키지-온-패키지(PoP) 구조 내의 기판 상에 커플링될 수도 있다. 도 8은, 커플링된 인덕터 구조들을 포함하는 패키지-온-패키지(PoP) 구조(800)의 측면 뷰를 예시한다. 도 8에 예시된 바와 같이, PoP 구조(800)는, 제 1 패키지 기판(802), 제 1 세트의 솔더 볼(solder ball)들(804), 제 1 다이(806), 제 2 패키지 기판(808), 제 2 세트의 솔더 볼들(810), 제 2 세트의 다이들(812), 제 1 인덕터 구조(814), 및 제 2 인덕터 구조(816)를 포함한다. 제 1 및 제 2 인덕터 구조들(814-816)은, 도 2-3, 도 4b, 및 도 5b의 인덕터 구조들(200, 430 및/또는 530)일 수도 있다. 제 1 다이(806)는 로직 다이일 수도 있다. 몇몇 구현들에서, 제 2 세트의 다이들(812)은 적층형 메모리 다이들일 수도 있다.
[0095] PoP 구조(800)의 제 1 패키지는, 제 1 패키지 기판(802), 제 1 세트의 솔더 볼들(804) 및 제 1 다이(806)를 포함할 수도 있다. PoP 구조(800)의 제 1 패키지는 제 1 및 제 2 인덕터 구조들(814-816)을 또한 포함할 수도 있다. 몇몇 구현들에서, 제 1 다이(806)는 주문형 집적 회로(ASIC) 다이일 수도 있다. 제 1 인덕터 구조(814)는 제 1 패키지 기판(802)의 상단 표면 상에 집적될 수도 있다. 도 8에 도시된 바와 같이, 제 1 패키지 기판(802)의 상단 표면 상에 제 1 인덕터 구조(814)를 배치하기 위해, 하나 또는 그 초과의 솔더 볼들이 제거될 수도 있다.
[0096] 인덕터 구조는, 패키지 기판의 하단 표면 상에 또한 로케이팅될 수도 있다. 도 8에 추가로 도시된 바와 같이, 제 2 인덕터 구조(816)는 제 1 패키지 기판(802)의 하단 표면 상에 로케이팅된다. 제 1 세트의 솔더 볼들(810) 중 하나 또는 그 초과는, 제 2 인덕터 구조(816)가 제 1 패키지 기판(802)의 하단 상에 배치되게 하기 위해 제거될 수도 있다.
패키지 상의 예시적인 커플링된 인덕터 구조
[0097] 몇몇 구현들에서, 커플링된 인덕터 구조들(예를 들어, 인덕터 구조들(200, 430, 530)) 중 하나 또는 그 초과는 반도체 패키지 내의 기판 상에 커플링될 수도 있다. 도 9에 예시된 바와 같이, 다이/칩(900)은 패키지 기판(902) 상에 탑재될 수도 있다. 도 9는, 패키지 기판(902)의 표면 상의 2개의 커플링된 인덕터 구조들을 또한 예시한다. 상세하게는, 도 9는, 패키지 기판(902) 상의 제 1 인덕터 구조(904) 및 제 2 인덕터 구조(906)를 예시한다. 제 1 및 제 2 인덕터 구조들(904-906)은 배선들(예를 들어, 트레이스(trace)들)의 세트를 통해 다이(900)에 커플링된다. 몇몇 구현들에서, 제 1 및 제 2 인덕터 구조들(904-906)은, 도 2-3, 도 4b 및 도 5b에 도시되고 설명된 인덕터 구조들(200, 430, 530) 중 하나일 수도 있다.
[0098] 몇몇 구현들에서, 인덕터 구조들(904-906)로부터의 인덕터들 중 하나 또는 그 초과는 상이한 전압들 상에서 동작할 수도 있다. 몇몇 구현들에서, 인덕터 구조들(904-906)에서의 인덕터들 중 하나 또는 그 초과에 제공되는 (예를 들어, 공급되는) 전압/전류를 조정하기 위해, 하나 또는 그 초과의 전기 전압 조정기(EVR)들(908-910)이 사용될 수도 있다. 일 예에서, 제 1 EVR(908)은, 제 1 인덕터 구조(904)에 대한 전압/전류를 조정 및/또는 제공하기 위해 사용될 수도 있다. 제 1 EVR(908)은, 제 1 인덕터 구조(904)의 하나 또는 그 초과의 인덕터들에 제공되는 전압/전류의 위상을 또한 조정할 수도 있다. 유사하게, 제 2 EVR(910)은, 제 2 인덕터 구조(906)에 대한 전압을 조정 및/또는 제공하기 위해 사용될 수도 있다. 제 2 EVR(910)은, 제 2 인덕터 구조(906)의 하나 또는 그 초과의 인덕터들에 제공되는 전압/전류의 위상을 또한 조정할 수도 있다. 도 9에 도시된 바와 같이, 제 1 및 제 2 EVR들(908-910)은 다이(900) 상에 로케이팅된다. 그러나, 몇몇 구현들에서, EVR들(908-910)은 다이(900)에 커플링될 수도 있지만 물리적으로 다이(900)와 별개일 수도 있다. 도 9에 추가로 도시된 바와 같이, 몇몇 구현들에서, 제 1 및 제 2 EVR들(908-910)의 결합된 치수들은 2 mm x 2 mm 또는 그 미만일 수도 있다. 그러나, 상이한 구현들은 상이한 치수들을 갖는 EVR들(908-910)을 가질 수도 있다.
[0099] 몇몇 구현들에서, 인덕터 구조들(904-906) 중 하나 또는 둘 모두와 다이(900) 사이의 간격은 2 mm 또는 그 미만이다. 간격은, 2개의 컴포넌트들 사이의 엣지간(edge to edge) 거리(예를 들어, 다이의 엣지와 구조의 엣지 사이의 거리)로 정의될 수도 있다. 몇몇 구현들에서, 다이(900)와 구조(예를 들어, 인덕터 구조(904))의 외부 엣지 사이의 간격은 9 mm보다 더 크고 5 mm보다 더 작다. 그러나, 상이한 구현들은, 인덕터 구조(904-906) 중 하나 또는 그 초과와 다이(900) 사이에 상이한 간격을 가질 수도 있다.
[00100] 몇몇 예들에서, 기판(902)은, 패키지-온-패키지(PoP) 디바이스 또는 캡슐화된(encapsulated) 패키지 기판(EPS)(도 10-11을 참조하여 추가적으로 후술됨)의 일부일 수도 있다. 따라서, 몇몇 구현들에서, 인덕터 구조들(904-906)의 두께(예를 들어, 높이)는 다이/칩(900)의 두께(예를 들어, 0.2 mm 또는 그 미만)보다 작거나 그와 동일하게 유지된다.
[00101] 예시적인 커플링된 인덕터 구조가 설명되었으며, 그러한 커플링된 인덕터 구조들을 포함하는 수 개의 패키지 기판들이 이제 아래에서 설명될 것이다.
커플링된 인덕터 구조를 갖는 예시적인 패키지 기판
[00102] 몇몇 구현들에서, 커플링된 인덕터 구조들(예를 들어, 인덕터 구조(200, 430, 530)) 중 하나 또는 그 초과는 반도체 패키지 내의 기판(예를 들어, 패키지 기판) 내부에서 커플링될 수도 있다. 도 10-11은, 몇몇 구현들에서의 기판 내의 커플링된 인덕터 구조의 예들을 예시한다. 상세하게는, 도 10은 본 개시의 일 양상에 따른, IC 패키지(1000)의 횡-단면 개략도를 예시한다. IC 패키지(1000)는, 모바일 폰, 랩톱 컴퓨터, 태블릿 컴퓨터, 개인용 컴퓨터 등과 같은, 그러나 이에 제한되지 않는 전자 디바이스에 대한 IC 다이(1002)(예를 들어, 메모리 회로, 프로세싱 회로, 애플리케이션 프로세서 등)를 포함한다. IC 패키지(1000), 및 특히 IC 다이(1002)는, 전자 디바이스와 연관된 전력 전달 네트워크(PDN)(IC 패키지(1000)의 외부에 있는 PDN의 부분들은 도시되지 않음)를 통해 전력 관리 집적 회로(PMIC)(도시되지 않음)로부터 전력(예를 들어, 제공된 공칭 공급 전압들 및 전류들)을 공급받을 수도 있다.
[00103] IC 다이(1002)는, 플립-칩(flip-chip) 스타일로 IC 다이(1002) 아래의 다중-층 패키지 기판(1004)에 전기적으로 커플링된다. 예를 들어, 하나 또는 그 초과의 솔더링(soldering) 볼들(1006)은, 패키지 기판(1004)의 제 1 금속 층(1022) 내에 로케이팅되는 금속 트레이스들에 다이(1002)를 전기적으로 커플링시킬 수도 있다. 다른 양상들에 따르면, IC 다이(1002)는 패키지 기판(1004)에 와이어 본딩(wire bonded)될 수도 있다. 패키지 기판(1004)은, 예를 들어, 4개의 금속 층 래미네이트(laminate) 기판일 수도 있다. 다른 양상들에서, 패키지 기판(1004)은, 5, 6, 7, 8, 9 또는 10개의 금속 층들을 포함하는 3개 또는 그 초과의 금속 층들을 가질 수도 있다.
[00104] 도시된 4개 층 패키지 기판(1004)은, 제 1 금속 층(1022)(예를 들어, 제 1 외부 금속 층), 제 2 금속 층(1024)(예를 들어, 제 1 내부 금속 층), 제 3 금속 층(1026)(예를 들어, 제 2 내부 금속 층), 및 제 4 금속 층(1028)(예를 들어, 제 2 외부 금속 층)을 포함한다. 금속 층들(1022, 1024, 1026, 1028) 각각은 일반적으로, 에폭시 및/또는 수지와 같은, 그러나 이에 제한되지 않는 하나 또는 그 초과의 유전체 물질들로 구성될 수도 있는 복수의 절연 층들(1032, 1034, 1036)에 의해 서로 분리된다. 특히, 패키지 기판(1004)의 중앙에 있는 제 1 절연 층(1034)은, 다른 층들보다 더 두꺼울 수도 있으며, 패키지 기판(1004)에 구조적 강성을 또한 제공한다. 복수의 금속 수직 상호접속 액세스들(비아들)(1008)은, 패키지 기판(1004)의 복수의 금속 층들(1022, 1024, 1026, 1028)의 트레이스들을 원하는 곳에서 서로 전기적으로 커플링시킨다.
[00105] 패키지 기판(1004)은, 커패시터, 저항, 또는 인덕터와 같은 임베딩된 패시브 기판(EPS) 이산 회로 컴포넌트(DCC)(1010)를 하우징(house)하는 (점선 박스에 의해 표시되는) 캐비티(1035)를 포함한다. 몇몇 구현들에서, EPS 이산 회로 컴포넌트는, 본 명세서에 설명된 커플링된 인덕터 구조(예를 들어, 도 2-3의 커플링된 인덕터 구조)이다. DCC(1010)는 DCC의 개념적 표현이며, DCC가 기판 내에 어떻게 형성되고 커플링되는지(예를 들어, 커플링된 인덕터 구조)를 반드시 정확히 표현할 필요는 없음이 유의되어야 한다. 오히려, 도 10 및 11의 DCC(1010)는, 단지 기판에서 DCC의 가능한 위치를 도시하도록 의도된다. 상이한 구현들은, 상이한 구성들 및 설계들을 사용하여 기판에서 DCC의 전극들을 비아들에 커플링시킬 수도 있다. 예를 들어, 몇몇 구현들에서, DCC에 대한 제 1 전극(제 1 도전성 층에 커플링됨)은 상단 좌측 비아들에 커플링될 수도 있지만, DCC에 대한 제 2 전극(제 2 도전성 층에 커플링됨)은 상단 우측 비아들에 커플링될 수도 있다.
[00106] 캐비티(1035)는, 제 1 절연 층(1034), 및 내부 금속 층들(1024, 1026) 중 하나 또는 그 초과의 부분을 또한 점유하거나 또는 그 내에 로케이팅될 수도 있다. 예시된 예에서, DCC(1010)는, 예를 들어, 이산 커패시터(예를 들어, "디커플링(decoupling) 커패시터")일 수도 있다. 일 양상에 따르면, 이산 커패시터(1010)는, IC 패키지(1000)로 인한 임피던스(예를 들어, 패키지 기판(1004)과 연관된 트레이스들, 비아들, 금속 라인들 등에 의해 야기되는 인덕턴스)의 유도성 컴포넌트들을 밸런싱(balance)함으로써 PDN의 주파수들의 범위에서의 임피던스를 감소시키는 것을 돕는다. 패키지 기판(1004)은, 각각이 별개의 EPS 이산 회로 컴포넌트들을 하우징하는 복수의 캐비티들을 가질 수도 있다.
[00107] 패키지 기판(1004)은, 다른 것들 중에서도, DCC(1010)의 전극들에 전기적으로 커플링되는 하나 또는 그 초과의 비아 커플링 컴포넌트들(예를 들어, 비아 커플링 컴포넌트(1040))을 포함할 수도 있다. 비아 커플링 컴포넌트들은, 복수의 비아들이 커플링될 수도 있는(예를 들어, 각각의 비아의 제 1 단부는 비아 커플링 컴포넌트들에 커플링될 수도 있음) 이용가능한 표면 영역을 증가시키기 위한 수단으로서 기능한다. 비아 커플링 컴포넌트들은, 금속 또는 금속 합금(예를 들어, 구리, 알루미늄, 및/또는 티타늄 질화물 등)과 같은 도전성 물질로 구성된다. 일 양상에 따르면, 비아 커플링 컴포넌트들은, 내부 금속 층들(1024, 1026)을 포함하는 동일한 금속들 중 하나 또는 그 초과로 이루어진다.
[00108] 일 양상에 따르면, 제 1 비아 커플링 컴포넌트는, DCC(1010)의 제 1 전극 및 제 1 내부 금속 층(1024) 내의 제 1 금속 트레이스 둘 모두에 전기적으로 커플링되고; 제 2 비아 커플링 컴포넌트는, 제 1 전극 및 제 2 내부 금속 층(1026) 내의 제 2 금속 트레이스 둘 모두에 전기적으로 커플링되고; 제 3 비아 커플링 컴포넌트는, DCC(1010)의 제 2 전극 및 제 1 내부 금속 층(1024) 내의 제 3 금속 트레이스 둘 모두에 전기적으로 커플링되며; 제 4 비아 커플링 컴포넌트는, 제 2 전극 및 제 2 내부 금속 층(1026) 내의 제 4 금속 트레이스 둘 모두에 전기적으로 커플링된다.
[00109] 전술된 금속 트레이스들 각각은, 패키지 기판(1004)과 연관된 전력 또는 접지 면에 전기적으로 커플링될 수도 있다. 예를 들어, 제 1 금속 트레이스는 비아에 의해 제 2 금속 트레이스에 전기적으로 커플링될 수도 있고, 제 3 금속 트레이스는 다른 비아에 의해 제 4 금속 트레이스에 전기적으로 커플링될 수도 있다. 이러한 방식에서, 비아 커플링 컴포넌트들은, 제 1 및 제 2 내부 금속 층들(1024, 1026) 내의 전력 또는 접지 면들에 전기적으로 커플링될 수도 있으며, 여기서, 제 1 및 제 2 내부 금속 층들은, 외부 금속 층들(1022, 1028)보다 제 1 절연체 층(1034)에 더 근접해 있다.
[00110] 일 양상에 따르면, 제 1 비아 커플링 컴포넌트의 제 1 부분은, DCC(1010)의 제 1 전극의 제 1 엣지를 넘어 연장된다. 다른 양상에 따르면, 제 1 비아 커플링 컴포넌트의 제 2 부분은 제 1 내부 금속 층(1024) 내에 포지셔닝된다. 유사하게, 제 2 비아 커플링 컴포넌트의 제 1 부분은, 제 1 전극의 제 2 엣지를 넘어 연장될 수도 있고, 제 2 비아 커플링 컴포넌트의 제 2 부분은 제 2 내부 금속 층(1026) 내에 포지셔닝될 수도 있다. 일 양상에 따르면, 제 3 비아 커플링 컴포넌트의 제 1 부분은 DCC(1010)의 제 2 전극의 제 1 엣지를 넘어 연장된다. 다른 양상에 따르면, 제 3 비아 커플링 컴포넌트의 제 2 부분은 제 1 내부 금속 층(1024) 내에 포지셔닝된다. 유사하게, 제 4 비아 커플링 컴포넌트의 제 1 부분은 제 2 전극의 제 2 엣지를 넘어 연장될 수도 있고, 제 4 비아 커플링 컴포넌트의 제 2 부분은 제 2 내부 금속 층(1026) 내에 포지셔닝될 수도 있다.
[00111] 도 11은, 몇몇 구현들에서의 다른 기판 내의 커패시터 구조를 예시한다. 도 11은 도 10과 유사하다. 그러나, 도 10과 11사이의 하나의 차이는, 도 11에서, 기판(1004)이 하나 또는 그 초과의 비아 커플링 컴포넌트들(예를 들어, 도 10의 비아 커플링 컴포넌트(1040))들을 포함하지 않는다는 것이다.
[00112] 커플링된 인덕터 구조들의 다양한 예들이 설명되었으며, 커플링된 인덕터 구조를 동작시키기 위한 방법이 이제 아래에서 설명될 것이다.
예시적인 전자 디바이스들
[00113] 도 12는, 전술된 집적 회로, 다이 또는 패키지 중 임의의 것을 이용하여 집적될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 텔레폰(1202), 랩톱 컴퓨터(1204), 및 고정 위치 단말(1206)은 본 명세서에 설명된 바와 같은 집적 회로(IC)(1200)를 포함할 수도 있다. IC(1200)는, 예를 들어, 본 명세서에 설명된 집적 회로들, 다이들 또는 패키지들 중 임의의 것일 수도 있다. 도 12에 예시된 디바이스들(1202, 1204, 1206)은 단지 예시적이다. 모바일 디바이스들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛들, GPS 인에이블된 디바이스들, 내비게이션 디바이스들, 셋 톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 결합을 포함하지만 이에 제한되지 않는 다른 전자 디바이스들이 IC(1200)를 또한 특징으로 할 수도 있다.
[00114] 도 2, 3, 4a-4b, 5a-5b, 6, 7, 8, 9, 10, 11 및/또는 12에 예시된 컴포넌트들, 단계들, 특성들 및/또는 기능들 중 하나 또는 그 초과는, 단일 컴포넌트, 단계, 특성 또는 기능으로 재배열 및/또는 결합될 수도 있거나, 또는 수 개의 컴포넌트들, 단계들, 또는 기능들로 구현될 수도 있다. 또한, 부가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 본 발명으로부터 벗어나지 않으면서 부가될 수도 있다.
[00115] 도면들에 예시된 컴포넌트들, 단계들, 특성들 및/또는 기능들 중 하나 또는 그 초과는, 단일의 컴포넌트, 단계, 특성 또는 기능 내로 재배열 및/또는 결합될 수도 있거나, 또는 수 개의 컴포넌트들, 단계들, 또는 기능들로 구현될 수도 있다. 또한, 부가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 본 명세서에 기재된 신규한 특성들로부터 벗어나지 않으면서 부가될 수도 있다. 도면들에 예시된 장치, 디바이스들, 및/또는 컴포넌트들은 도면들에 설명된 방법들, 특성들, 또는 단계들 중 하나 또는 그 초과를 수행하도록 구성될 수도 있다. 또한, 본 명세서에 설명된 신규한 알고리즘들은, 효율적으로, 소프트웨어로 구현되고 그리고/또는 하드웨어 내에 임베딩될 수도 있다.
[00116] 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 본 명세서에서 사용된다. "예시적인"것으로서 본 명세서에 설명된 임의의 구현 또는 양상은, 본 개시의 다른 양상들에 비해 바람직하거나 유리한 것으로서 해석될 필요는 없다. 유사하게, 용어 "양상들"은, 본 개시의 모든 양상들이 설명된 특성, 이점 또는 동작 모드를 포함하는 것을 요구하지 않는다. 용어 "커플링된"은, 2개의 오브젝트들 사이의 직접 또는 간접 커플링을 지칭하는 것으로 본 명세서에 사용된다. 예를 들어, 오브젝트 A가 오브젝트 B를 물리적으로 접촉하고, 오브젝트 B가 오브젝트 C를 접촉하면, 오브젝트들 A 및 C는, 그들이 서로 물리적으로 직접 접촉하지 않는다 하더라도, 그럼에도 불구하고 서로 커플링된 것으로 고려될 수도 있다. 용어 "다이 패키지는"는, 캡슐화되거나 또는 패키징된 집적 회로 웨이퍼를 지칭하기 위해 사용된다.
[00117] 또한, 실시예들은, 흐름차트(flowchart), 흐름도, 구조도, 또는 블록도로서 도시된 프로세스로서 설명될 수도 있음을 유의한다. 순서도가 순차적 프로세스로서 동작들을 설명할 수도 있도 있지만, 동작들 중 많은 동작들이 병렬로 또는 동시에 수행될 수 있다. 부가적으로, 동작들의 순서는 재배열될 수도 있다. 프로세스는, 프로세스의 동작들이 완료되는 경우 종결된다. 프로세스는, 방법, 함수, 절차, 서브루틴, 서브프로그램 등에 대응할 수도 있다. 프로세스가 함수에 대응하는 경우, 프로세스의 종결은 호출 함수(calling function) 또는 메인 함수에 대한 함수의 리턴에 대응한다.
[00118] 당업자들은 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 둘 모두의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 이러한 하드웨어 및 소프트웨어의 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다.
[00119] 본 명세서에 설명된 본 발명의 다양한 특성들은 본 발명으로부터 벗어나지 않으면서 상이한 시스템들에서 구현될 수 있다. 전술한 본 개시의 양상들은 단지 예들이며, 본 발명을 제한하는 것으로서 해석되지 않아야 함이 유의되어야 한다. 전술한 본 개시의 양상들의 설명은 예시적인 것으로 의도되며, 청구항들의 범위를 제한하는 것으로 의도되지 않는다. 따라서, 본 교시들은 다양한 타입들의 장치들에 용이하게 적용될 수 있으며, 많은 대안들, 변형들, 및 변경들이 당업자에게 명백할 것이다.

Claims (39)

  1. 기판 내(in-substrate) 인덕터 구조로서,
    전기적으로 도전성인 물질을 포함하는 제 1 인덕터 권선;
    전기적으로 도전성인 물질을 포함하는 제 2 인덕터 권선; 및
    상기 제 1 인덕터 권선과 상기 제 2 인덕터 권선 사이에 측방향으로(laterally) 로케이팅되는 기판을 포함하며,
    상기 기판은, 상기 제 1 인덕터 권선 및 상기 제 2 인덕터 권선의 구조적 커플링을 제공하도록 구성되는, 기판-내 인덕터 구조.
  2. 제 1 항에 있어서,
    상기 제 1 인덕터 권선은 상기 제 2 인덕터 권선에 대해 측방향으로 동일평면(co-planar)에 있는, 기판-내 인덕터 구조.
  3. 제 1 항에 있어서,
    상기 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 상기 제 2 인덕터 권선은 제 2 나선 형상을 갖는, 기판-내 인덕터 구조.
  4. 제 1 항에 있어서,
    상기 제 1 인덕터 권선 및 상기 제 2 인덕터 권선은 세장된(elongated) 원형 형상을 갖는, 기판-내 인덕터 구조.
  5. 제 1 항에 있어서,
    상기 제 1 인덕터 권선은 제 1 단자 및 제 2 단자를 포함하고, 상기 제 2 인덕터 권선은 제 3 단자 및 제 4 단자를 포함하는, 기판-내 인덕터 구조.
  6. 제 1 항에 있어서,
    상기 제 1 인덕터 권선의 두께는 0.2 밀리미터 미만인, 기판-내 인덕터 구조.
  7. 제 1 항에 있어서,
    상기 기판은 실리콘 기판인, 기판-내 인덕터 구조.
  8. 제 1 항에 있어서,
    상기 기판 위에 제 1 강자성 층을 더 포함하며,
    상기 제 1 강자성 층은, 상기 기판-내 인덕터 구조에 대해 자기 실딩(magnetic shielding)을 제공하도록 구성되는, 기판-내 인덕터 구조.
  9. 제 8 항에 있어서,
    상기 기판 아래에 제 2 강자성 층을 더 포함하며,
    상기 제 2 강자성 층은, 상기 기판-내 인덕터 구조에 대해 자기 실딩을 제공하도록 구성되는, 기판-내 인덕터 구조.
  10. 제 1 항에 있어서,
    상기 인덕터 구조는 패키지-온-패키지(package-on-package)(PoP) 구조 상에 집적되는, 기판-내 인덕터 구조.
  11. 제 1 항에 있어서,
    상기 인덕터 구조는 패키지 기판의 표면 상에 집적되는, 기판-내 인덕터 구조.
  12. 제 1 항에 있어서,
    상기 인덕터 구조는 패키지 기판의 내부에 집적되는, 기판-내 인덕터 구조.
  13. 제 1 항에 있어서,
    뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 상기 인덕터 구조가 포함되는, 기판-내 인덕터 구조.
  14. 장치로서,
    제 1 유도성 수단;
    제 2 유도성 수단; 및
    상기 제 1 유도성 수단과 상기 제 2 유도성 수단 사이에 측방향으로 로케이팅되는 기판을 포함하며,
    상기 기판은, 상기 제 1 유도성 수단 및 상기 제 2 유도성 수단의 구조적 커플링을 제공하도록 구성되는, 장치.
  15. 제 14 항에 있어서,
    상기 제 1 유도성 수단은 상기 제 2 유도성 수단에 대해 측방향으로 동일평면에 있는, 장치.
  16. 제 14 항에 있어서,
    상기 제 1 유도성 수단은 제 1 나선 형상을 갖고, 상기 제 2 유도성 수단은 제 2 나선 형상을 갖는, 장치.
  17. 제 14 항에 있어서,
    상기 제 1 유도성 수단 및 상기 제 2 유도성 수단은 세장된 원형 형상을 갖는, 장치.
  18. 제 14 항에 있어서,
    상기 제 1 유도성 수단은 제 1 단자 및 제 2 단자를 포함하고, 상기 제 2 유도성 수단은 제 3 단자 및 제 4 단자를 포함하는, 장치.
  19. 제 14 항에 있어서,
    제 1 인덕터 권선의 두께는 0.2 밀리미터 미만인, 장치.
  20. 제 14 항에 있어서,
    상기 기판은 실리콘 기판인, 장치.
  21. 제 14 항에 있어서,
    상기 기판 위에 제 1 강자성 층을 더 포함하며,
    상기 제 1 강자성 층은, 상기 장치에 대해 자기 실딩을 제공하도록 구성되는, 장치.
  22. 제 21 항에 있어서,
    상기 기판 아래에 제 2 강자성 층을 더 포함하며,
    상기 제 2 강자성 층은, 상기 장치에 대해 자기 실딩을 제공하도록 구성되는, 장치.
  23. 제 14 항에 있어서,
    상기 장치는 패키지-온-패키지(PoP) 구조 상에 집적되는, 장치.
  24. 제 14 항에 있어서,
    상기 장치는 패키지 기판의 표면 상에 집적되는, 장치.
  25. 제 14 항에 있어서,
    상기 장치는 패키지 기판의 내부에 집적되는, 장치.
  26. 제 14 항에 있어서,
    뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 상기 장치가 포함되는, 장치.
  27. 기판-내 인덕터 구조를 제공하기 위한 방법으로서,
    전기적으로 도전성인 물질을 포함하는 제 1 인덕터 권선을 제공하는 단계;
    전기적으로 도전성인 물질을 포함하는 제 2 인덕터 권선을 제공하는 단계; 및
    상기 제 1 인덕터 권선과 상기 제 2 인덕터 권선 사이에 측방향으로 기판을 제공하는 단계를 포함하며,
    상기 기판은, 상기 제 1 인덕터 권선 및 상기 제 2 인덕터 권선의 구조적 커플링을 제공하도록 구성되는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  28. 제 27 항에 있어서,
    상기 기판을 씨닝(thin)하는 단계를 더 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  29. 제 27 항에 있어서,
    상기 제 1 인덕터를 제공하는 단계는, 상기 제 1 인덕터 권선을 상기 제 2 인덕터 권선에 대해 측방향으로 동일평면에 있게 제공하는 단계를 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  30. 제 27 항에 있어서,
    상기 제 1 인덕터 권선은 제 1 나선 형상을 갖고, 상기 제 2 인덕터 권선은 제 2 나선 형상을 갖는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  31. 제 27 항에 있어서,
    상기 제 1 인덕터 권선 및 상기 제 2 인덕터 권선은 세장된 원형 형상을 갖는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  32. 제 27 항에 있어서,
    상기 제 1 인덕터 권선은 제 1 단자 및 제 2 단자를 포함하고, 상기 제 2 인덕터 권선은 제 3 단자 및 제 4 단자를 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  33. 제 27 항에 있어서,
    상기 기판은 실리콘 기판인, 기판-내 인덕터 구조를 제공하기 위한 방법.
  34. 제 27 항에 있어서,
    상기 기판 위에 제 1 강자성 층을 제공하는 단계를 더 포함하며,
    상기 제 1 강자성 층은, 상기 기판-내 인덕터 구조에 대해 자기 실딩을 제공하도록 구성되는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  35. 제 34 항에 있어서,
    상기 기판 아래에 제 2 강자성 층을 제공하는 단계를 더 포함하며,
    상기 제 2 강자성 층은, 상기 기판-내 인덕터 구조에 대해 자기 실딩을 제공하도록 구성되는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  36. 제 27 항에 있어서,
    패키지-온-패키지(PoP) 구조 상에 상기 인덕터 구조를 제공하는 단계를 더 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  37. 제 27 항에 있어서,
    패키지 기판의 표면 상에 상기 인덕터 구조를 제공하는 단계를 더 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  38. 제 27 항에 있어서,
    패키지 기판 내부에 상기 인덕터 구조를 제공하는 단계를 더 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
  39. 제 27 항에 있어서,
    뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩톱 컴퓨터 중 적어도 하나 내에 상기 인덕터 구조를 제공하는 단계를 더 포함하는, 기판-내 인덕터 구조를 제공하기 위한 방법.
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