JP2008103603A - 電子基板および電子機器 - Google Patents
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Abstract
【課題】電気的特性を向上させることができ、また小型化が可能な電子基板および電子機器を提供する。
【解決手段】基体10の能動面側に、周囲を磁性体材料36,76によって覆われた相互にインダクタンス値の異なる第1インダクタ素子40および第2インダクタ素子80が形成され、第1インダクタ素子40,第2インダクタ素子80の隣接する巻き線の隙間には非磁性材料39,79が充填されていることを特徴とする。
【選択図】図1
【解決手段】基体10の能動面側に、周囲を磁性体材料36,76によって覆われた相互にインダクタンス値の異なる第1インダクタ素子40および第2インダクタ素子80が形成され、第1インダクタ素子40,第2インダクタ素子80の隣接する巻き線の隙間には非磁性材料39,79が充填されていることを特徴とする。
【選択図】図1
Description
本発明は、電子基板および電子機器に関するものである。
携帯電話機、ノート型パーソナルコンピュータ、PDA(Personal Data Assistance)などの電子機器には、集積回路を備えた電子基板(半導体チップ)が搭載されている。特許文献1および特許文献2には、電子基板上にスパイラルインダクタ素子を形成する技術が提案されている。スパイラルインダクタ素子は、渦巻き状の巻き線が平面内に形成されたものである。
特開2002−164468号公報
特開2003−347410号公報
しかしながら、インダクタ素子で発生する磁束と電子基板を構成するシリコンとの干渉により漏れ電流が発生するので、インダクタ素子のQ値(インダクタンスと抵抗値との比)の向上に限界があるという問題がある。
近時では、電子基板や半導体チップ上に形成されたインダクタ素子をチョークコイルや変圧器等電源回路の一部として機能させることが検討されている。この場合には、インダクタ素子のインダクタンス値の向上が不可欠である。しかしながら、インダクタ素子のインダクタンス値の向上には、コイルの多巻き化が伴うため、電子基板の大型化の抑制が望まれている。
本発明は、上記問題点を解決するためになされたものであって、電気的特性を向上させることができ、また小型化が可能な電子基板および電子機器の提供を目的とする。
近時では、電子基板や半導体チップ上に形成されたインダクタ素子をチョークコイルや変圧器等電源回路の一部として機能させることが検討されている。この場合には、インダクタ素子のインダクタンス値の向上が不可欠である。しかしながら、インダクタ素子のインダクタンス値の向上には、コイルの多巻き化が伴うため、電子基板の大型化の抑制が望まれている。
本発明は、上記問題点を解決するためになされたものであって、電気的特性を向上させることができ、また小型化が可能な電子基板および電子機器の提供を目的とする。
上記目的を達成するため、本発明に係る電子基板は、基体の能動面側または前記能動面の裏面側に、周囲を磁性体材料によって覆われた複数のインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、磁束密度を増加させ、インダクタ素子のインダクタンス値およびQ値を著しく向上させることができる。さらに、インダクタ素子の隣接する巻き線の隙間に非磁性材料が充填されたため、巻き線の隙間で磁力線が相殺されることを抑制し、磁性体材料の内部に磁力線を集中させることができる。したがって、電子基板の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板を小型化することができる。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、磁束密度を増加させ、インダクタ素子のインダクタンス値およびQ値を著しく向上させることができる。さらに、インダクタ素子の隣接する巻き線の隙間に非磁性材料が充填されたため、巻き線の隙間で磁力線が相殺されることを抑制し、磁性体材料の内部に磁力線を集中させることができる。したがって、電子基板の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板を小型化することができる。
また、本発明に係るもう一つの電子基板は、基体の能動面側および前記能動面の裏面側に、それぞれ周囲を磁性体材料によって覆われたインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填され、前記基体の前記裏面側に形成された前記インダクタ素子は、前記基体を貫通する導電部材を介して前記能動面側に電気的接続されていることを特徴とする。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、インダクタ素子のインダクタンス値およびQ値を著しく向上させることができる。したがって、電子基板の電気的特性を向上させることができる。さらに、基体の能動面側および前記能動面の裏面側にそれぞれインダクタ素子が形成されているので、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積を縮小して小型化することができる。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、インダクタ素子のインダクタンス値およびQ値を著しく向上させることができる。したがって、電子基板の電気的特性を向上させることができる。さらに、基体の能動面側および前記能動面の裏面側にそれぞれインダクタ素子が形成されているので、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積を縮小して小型化することができる。
また前記電子基板には、相互にインダクタンス値の異なる第1インダクタ素子および第2インダクタ素子が形成されていることが望ましい。
この構成によれば、各インダクタ素子に機能を分担させることができるので、各インダクタ素子を最適設計することが可能になる。これにより、各インダクタ素子の寸法効率を向上させ、電子基板を小型化することができる。
この構成によれば、各インダクタ素子に機能を分担させることができるので、各インダクタ素子を最適設計することが可能になる。これにより、各インダクタ素子の寸法効率を向上させ、電子基板を小型化することができる。
また前記インダクタ素子は、前記巻き線が平面内に渦巻き状に形成されたスパイラルインダクタ素子であることが望ましい。
この構成によれば、薄型で高効率のインダクタ素子を形成することができる。
この構成によれば、薄型で高効率のインダクタ素子を形成することができる。
また前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることが望ましい。
この構成によれば、多くの磁束を発生させることができるので、インダクタンス値およびQ値の高いインダクタ素子を形成することができる。
この構成によれば、多くの磁束を発生させることができるので、インダクタンス値およびQ値の高いインダクタ素子を形成することができる。
一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板を備えているので、電気的特性の向上と小型化が可能な電子機器を提供することができる。
この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板を備えているので、電気的特性の向上と小型化が可能な電子機器を提供することができる。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
(第1実施形態)
最初に、第1実施形態に係る電子基板について説明する。
図1は第1実施形態に係る電子基板の平面図である。第1実施形態に係る電子基板1は、基体10の能動面側にインダクタンス値の異なる複数の第1インダクタ素子40,第2インダクタ素子80が形成されたものである。
電子基板1は、シリコンやガラス、石英、水晶等からなる基体10を備えている。その基体10の能動面には、電子回路(不図示)が形成されている。その電子回路は、少なくとも配線パターンが形成されたものであり、複数の薄膜トランジスタ(Thin Film Transistor;TFT)等の半導体素子や、複数のパッシブコンポーネント(部品)、それらを相互に接続する配線等によって構成されている。
最初に、第1実施形態に係る電子基板について説明する。
図1は第1実施形態に係る電子基板の平面図である。第1実施形態に係る電子基板1は、基体10の能動面側にインダクタンス値の異なる複数の第1インダクタ素子40,第2インダクタ素子80が形成されたものである。
電子基板1は、シリコンやガラス、石英、水晶等からなる基体10を備えている。その基体10の能動面には、電子回路(不図示)が形成されている。その電子回路は、少なくとも配線パターンが形成されたものであり、複数の薄膜トランジスタ(Thin Film Transistor;TFT)等の半導体素子や、複数のパッシブコンポーネント(部品)、それらを相互に接続する配線等によって構成されている。
基体10の能動面の中央部には、後述する第1磁性層31が形成されている。この第1磁性層31は、能動面の全体に形成されていても良い。また基体10の能動面の周縁部には、電子回路を外部に電気的接続するための電極11,21が配列形成されている。その電極11,21から、第1磁性層31の表面にかけて、複数のインダクタ素子40,80が形成されている。また、第1インダクタ素子40,第2インダクタ素子80の周囲を覆うように、後述する第2磁性層36,76が形成されている。なお、図1においては、図示都合上、第2磁性層36,76を取り除き、それぞれの外形を仮想線(2点鎖線)によって表している。以下には第1インダクタ素子40の構成を例として説明するが、第2インダクタ素子80も同様に構成されている。
図2はインダクタ素子の説明図であり、図2(a)は平面図であり、図2(b)は図2(a)のB−B線における断面図である。図2(b)に示すように、基体10の能動面には、電子回路を保護するため、SiN等の電気絶縁性材料からなるパッシベーション膜8が形成されている。また基体10の能動面の周縁部には、電子回路を外部に電気的接続するための電極11が形成されている。その電極11の表面には、パッシベーション膜8の開口部が形成されている。
その開口部からパッシベーション膜8の表面にかけて、連結配線12aが形成されている。この連結配線12aは、銅(Cu)、金(Au)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等の導電性材料の単体または複合材料により、単層もしくは複数層に形成されている。なお電解メッキ法により連結配線12aを形成する場合には、連結配線12aは下地層の表面に形成されることが多いが、図2(b)では下地層の記載を省略している。
その連結配線12aを覆うように、第1磁性層31が形成されている。この第1磁性層31には、連結配線12aの端部を露出させる貫通孔31aが形成されている。
磁性体材料としては、例えば、フェライト等が用いられる。磁性体材料としてフェライトを採用することにより、磁性体材料を低コストで導入することができる。フェライトは、Fe2O3を主成分とし、2価の金属酸化物との複合酸化物の総称であり、電気絶縁性を有する。後述するようにフェライトは、第1金属であるFeと、第2金属であるMnやCo、Ni等とを、酸化することによって得ることができる。なおスピネル型フェライト(MFe2O4)は軟質磁性材料として、マグネトプランバイト型フェライト(MFe12O19)は永久磁石として、ガーネット型フェライト(MFe5O12;M=Y,Sm、Gd,Dy,Ho,Er,Yb)はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で第1磁性層31を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はFe系などに代表される透磁率の高いアモルファス金属層でも良い。
磁性体材料としては、例えば、フェライト等が用いられる。磁性体材料としてフェライトを採用することにより、磁性体材料を低コストで導入することができる。フェライトは、Fe2O3を主成分とし、2価の金属酸化物との複合酸化物の総称であり、電気絶縁性を有する。後述するようにフェライトは、第1金属であるFeと、第2金属であるMnやCo、Ni等とを、酸化することによって得ることができる。なおスピネル型フェライト(MFe2O4)は軟質磁性材料として、マグネトプランバイト型フェライト(MFe12O19)は永久磁石として、ガーネット型フェライト(MFe5O12;M=Y,Sm、Gd,Dy,Ho,Er,Yb)はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で第1磁性層31を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はFe系などに代表される透磁率の高いアモルファス金属層でも良い。
その第1磁性層31の表面に、第1インダクタ素子40の巻き線41が形成されている。巻き線41の構成材料は、連結配線12aと同様であるが、巻き線41として必要な抵抗レンジや耐許容電流値等の特性に応じて適宜選択することができる。
図2(a)に示すように、巻き線41は平面視において略矩形の渦巻状に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また図2(b)に示すように、巻き線41は側面視において同一平面状に形成されている。すなわち、本実施形態のインダクタ素子として、平面型インダクタ素子(スパイラルインダクタ素子)が採用されている。
図1に示すように、第1インダクタ素子40は、第2インダクタ素子80より巻き線の巻き数が多くなっている。一般にインダクタ素子の巻き数が増えると、インダクタ素子の経路が長くなるため、インダクタンス(L値)が増加する。
図1に示すように、第1インダクタ素子40は、第2インダクタ素子80より巻き線の巻き数が多くなっている。一般にインダクタ素子の巻き数が増えると、インダクタ素子の経路が長くなるため、インダクタンス(L値)が増加する。
図2に戻り、隣接する巻き線41の隙間には、非磁性材料39が充填されている。非磁性材料39としては、アクリル樹脂や感光性ポリイミド、BCB(ベンゾシクロブテン)、フェノールノボラック樹脂等の感光性樹脂材料が用いられる。これにより、フォトリソグラフィ等により非磁性材料39をパターニングすることができる。
また、第1インダクタ素子40の図示上部と側部を覆い、貫通孔31aを塞ぐように第2磁性層36が形成されている。これにより、第1インダクタ素子40は周囲を磁性体材料からなる第1磁性層31,第2磁性層36によって覆われた状態となっている。そして、これらの第1磁性層31,第2磁性層36により、第1インダクタ素子40が外部から遮蔽された閉磁路が形成されている。なお、図2(a)においては、図1と同様に第2磁性層36の外形のみを仮想線(2点鎖線)によって表している。
図2(a)に示すように、巻き線41の外側端部は、連結配線22aを介して電極21に連結されている。また巻き線41の内側端部は、貫通孔31aを通って連結配線12aの一方端部に連結されている。この連結配線12aの他方端部は、巻き線41の外側に引き出されて、電極11に連結されている。連結配線12aを外側に引き出す際、第1磁性層31により連結配線12aと巻き線41との短絡が防止されている。そして、電極11,21から第1インダクタ素子40に通電することにより、第1インダクタ素子40がチョークコイルや変圧器等電源回路の一部として機能するようになっている。
ところで図2(b)に示すように、基体10を構成するシリコンは電波吸収体であり、第1インダクタ素子40から出力された電磁波も吸収されて減衰することになる。しかしながら、上述の第1実施形態によれば、上述した第1磁性層31,第2磁性層36により第1インダクタ素子40に閉磁路が形成されている。すなわち、図2(b)に二点鎖線で示す磁力線が透磁率の高い第1磁性層31,第2磁性層36の内部を主に通る。
これにより、磁束の漏れを減少させて磁束密度を増加させ、第1インダクタ素子40のインダクタンス値およびQ値を著しく向上させることができる。さらに、第1インダクタ素子40の隣接する巻き線41の隙間に非磁性材料39が充填されたため、巻き線41の隙間で磁力線が相殺されることを抑制し、第1磁性層31,第2磁性層36の内部に磁力線を集中させることができる。また、第1インダクタ素子40から出力された電磁波が、基体10によって吸収されるのを抑制することができる。言い換えれば、基体10による渦電流損を減少させることができる。したがって、電子基板1の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板1を小型化することができる。
これにより、磁束の漏れを減少させて磁束密度を増加させ、第1インダクタ素子40のインダクタンス値およびQ値を著しく向上させることができる。さらに、第1インダクタ素子40の隣接する巻き線41の隙間に非磁性材料39が充填されたため、巻き線41の隙間で磁力線が相殺されることを抑制し、第1磁性層31,第2磁性層36の内部に磁力線を集中させることができる。また、第1インダクタ素子40から出力された電磁波が、基体10によって吸収されるのを抑制することができる。言い換えれば、基体10による渦電流損を減少させることができる。したがって、電子基板1の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板1を小型化することができる。
また図1に示すように、第1インダクタ素子40の巻き線の巻き数を、第2インダクタ素子80よりも多くして相互にインダクタンス値の異なる第1インダクタ素子40,第2インダクタ素子80を形成したことで、各第1インダクタ素子40,第2インダクタ素子80に機能を分担させることができる。したがって、各第1インダクタ素子40,第2インダクタ素子80を最適設計することが可能になる。これにより、各インダクタ素子40,80の寸法効率を向上させ、電子基板1を小型化することができる。
また、第1インダクタ素子40,第2インダクタ素子80として、平面型インダクタ素子(スパイラルインダクタ素子)を採用したことで、薄型の第1インダクタ素子40,第2インダクタ素子80を形成することができる。
また、第1インダクタ素子40,第2インダクタ素子80として、平面型インダクタ素子(スパイラルインダクタ素子)を採用したことで、薄型の第1インダクタ素子40,第2インダクタ素子80を形成することができる。
なお図2(b)に示すように、スパイラルインダクタ素子の中心軸の周囲に形成された第1磁性層31の貫通孔31aに、磁性材料(第2磁性層36)を充填する代わりに、非磁性材料を充填してもよい。非磁性材料として、例えば樹脂材料を充填すればよい。この場合には、非磁性材料の外周に配置された磁性材料(第2磁性層36)に磁力線を集中させることが可能になる。これにより、磁束密度を向上させることが可能になり、インダクタ素子のL値およびQ値を向上させることができる。
(電子基板の製造方法)
次に、本実施の形態に係る電子基板の製造方法について説明する。図3および図4は、本実施形態に係る電子基板の製造方法の工程図であり、図2のB−B線に相当する部分における断面図である。なお電子基板の製造には、W−CSP技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。また以下の各工程では、複数のインダクタ素子40,80において対応する構成部材を同時に形成する。
まず、図3(a)に示すように、基体10のパッシベーション膜8の表面に、連結配線12aを形成する。その具体的な方法は、後述する巻き線41の形成方法と同様である。
次に、本実施の形態に係る電子基板の製造方法について説明する。図3および図4は、本実施形態に係る電子基板の製造方法の工程図であり、図2のB−B線に相当する部分における断面図である。なお電子基板の製造には、W−CSP技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。また以下の各工程では、複数のインダクタ素子40,80において対応する構成部材を同時に形成する。
まず、図3(a)に示すように、基体10のパッシベーション膜8の表面に、連結配線12aを形成する。その具体的な方法は、後述する巻き線41の形成方法と同様である。
次に、図3(b)に示すように、基体10および連結配線12aの表面に第1磁性層31を形成する。ここでは、フェライトからなる第1磁性層31を例にして磁性層の形成方法を説明する。
まず、ウエハの表面全体に金属膜を形成する。この金属膜は、第1金属であるFeと、第2金属であるMnやCo、Ni等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第1金属および第2金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第1金属および第2金属を交互に析出させれば、第1金属および第2金属が交互に積層された金属膜を形成することが可能である。第1金属と第2金属との割合は、例えば1:1とすればよい。なお第2金属として、MnやCo、Ni等のうち1種類の金属のみを採用するのではなく、2種類以上の金属を採用してもよい。
まず、ウエハの表面全体に金属膜を形成する。この金属膜は、第1金属であるFeと、第2金属であるMnやCo、Ni等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第1金属および第2金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第1金属および第2金属を交互に析出させれば、第1金属および第2金属が交互に積層された金属膜を形成することが可能である。第1金属と第2金属との割合は、例えば1:1とすればよい。なお第2金属として、MnやCo、Ni等のうち1種類の金属のみを採用するのではなく、2種類以上の金属を採用してもよい。
次に、金属膜を酸化する。金属膜の酸化は、酸素ガス等の雰囲気にウエハを保持しつつ加熱することによって行うことが可能であり、また重クロム酸カリ等の酸化剤の液体に基体を浸漬することによって行うことも可能である。これらの処理により、金属膜を構成する第1金属および第2金属がともに酸化されて、フェライトが形成される。これらのプロセスを繰り返せば、任意の厚さのフェライトが形成される。
なお、フェライトの形成方法として、近時開発されたフェライトめっき法を採用することも可能である。フェライトめっき法は、室温〜90℃程度の水溶液中で、強磁性フェライト膜を直接形成する方法である。具体的には、まず基体の表面に、金属イオンの吸着席となるOH基を形成する。次にその基体を、Fe2+やその他の金属イオン(Co2+やNi2+、Mn2+、Zn2+等)を含む溶液(FeCl2水溶液等)に浸漬する。すると、基体表面のOH基に金属イオンが吸着する。次に、亜硝酸イオン(NO2−)や空気などの酸化剤を導入することにより、2価のFe2+の一部を3価のFe3+に酸化する。さらに、そのFe3+に金属イオンを吸着させることにより、スピネル型フェライトを生成することができる。
また連結配線12aの一方端部が露出するように、第1磁性層31に孔31aを形成する。第1磁性層31のパターニングは、ウエットエッチングを用いて行うことが可能である。具体的には、まず第1磁性層31の表面全体にレジスト膜を形成し、露光および現像することにより、第1磁性層31を残すべき領域にマスクを形成する。次に、塩化第二鉄やチオ硫酸ナトリウムなどのエッチャント水溶液に、ウエハを浸漬する。なおエッチャント水溶液の濃度は、Fe層をエッチングする場合の濃度と同程度であればよく、磁性層の厚さに鑑みて適宜調整する。またウエハの浸漬時間も、エッチャント水溶液の濃度および磁性層の厚さに鑑みて適宜調整する。なお第1磁性層31のパターニングは、ドライエッチングを用いて行うことも可能である。なお第1磁性層31は、液滴吐出法や印刷法等により直接描画形成することも可能である。
以上により、所定パターンの第1磁性層31が形成される。もちろん、第1磁性層31は前述したフェライト以外の物質で形成しても良い。
以上により、所定パターンの第1磁性層31が形成される。もちろん、第1磁性層31は前述したフェライト以外の物質で形成しても良い。
次に、図3(c)に示すように、第1磁性層31の表面に、巻き線41を形成する。巻き線41は、下地膜(不図示)の表面に形成する。この下地膜は、下層のバリア層と上層のシード層とで構成される。バリア層は、Al等からなる電極へのCuの拡散を防止するものであり、TiWやTiN等により厚さ100nm程度に形成する。シード層は、巻き線41を電解メッキ法で形成する際の電極として機能するものであり、Cu等により厚さ数100nm程度に続けて形成する。それらはスパッタ法、CVD法、無電解メッキ法などで形成されることが多い。次に、巻き線41の形成領域に開口部を有するマスクを形成する。次に、下地膜のシード層を電極として電解Cuメッキを行い、マスクの開口部にCuを埋め込んで巻き線41を形成する。これは、無電解メッキ法などで形成しても良い。マスクを除去した後に、巻き線41をマスクとして下地膜をエッチングする。
この巻き線41の形成工程において、巻き線41と同時に、第1磁性層31の表面に後述する再配置配線および接続端子を形成してもよい。さらに、巻き線41の内側端部は、連結配線12aを介して電極11と連結し、外側端部には、電極21とを連結する連結配線22aを形成する(図2(a)参照)。
この巻き線41の形成工程において、巻き線41と同時に、第1磁性層31の表面に後述する再配置配線および接続端子を形成してもよい。さらに、巻き線41の内側端部は、連結配線12aを介して電極11と連結し、外側端部には、電極21とを連結する連結配線22aを形成する(図2(a)参照)。
次に、図4(a)に示すように、巻き線41の配線間に非磁性材料39を充填する。具体的には、基体10の全面に感光性樹脂を塗布し、フォトリソグラフィによりパターニングする。すなわち、巻き線41の配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。このとき、貫通孔31aを塞ぐように非磁性材料39を充填しても良い。
続いて、図4(b)に示すように、巻き線41を覆い、第1磁性層31の孔31aを塞ぐように、第2磁性層36を形成する。第2磁性層36の形成方法は、上述した第1磁性層31の形成方法と同様である。
以上により、図1に示すように、本実施形態に係る第1インダクタ素子40,第2インダクタ素子80を基体10上に形成することができる。
続いて、図4(b)に示すように、巻き線41を覆い、第1磁性層31の孔31aを塞ぐように、第2磁性層36を形成する。第2磁性層36の形成方法は、上述した第1磁性層31の形成方法と同様である。
以上により、図1に示すように、本実施形態に係る第1インダクタ素子40,第2インダクタ素子80を基体10上に形成することができる。
(第1変形例)
図5は図2に示した平面型インダクタ素子の変形例の断面図である。上述の第1実施形態では基体10上に単層の第1インダクタ素子40を設け電子基板を構成したが、第1変形例では、基体10上に2層の第1インダクタ素子(スパイラルインダクタ素子)40A,40Bを積層形成する。第1インダクタ素子および第2インダクタ素子の両方を積層形成してもよいし、いずれか一方のみを積層形成してもよい。以下には、第1インダクタ素子を積層形成する場合を例にして説明する。なお第1実施形態と同様の構成となる部分については、その詳細な説明を省略する。
図5は図2に示した平面型インダクタ素子の変形例の断面図である。上述の第1実施形態では基体10上に単層の第1インダクタ素子40を設け電子基板を構成したが、第1変形例では、基体10上に2層の第1インダクタ素子(スパイラルインダクタ素子)40A,40Bを積層形成する。第1インダクタ素子および第2インダクタ素子の両方を積層形成してもよいし、いずれか一方のみを積層形成してもよい。以下には、第1インダクタ素子を積層形成する場合を例にして説明する。なお第1実施形態と同様の構成となる部分については、その詳細な説明を省略する。
図5に示すように、本変形例の第1インダクタ素子40A,40Bは、第1磁性層31の表面に形成された巻き線41Aと、この巻き線41Aの配線間および配線上に非磁性材料39によって形成された第1非磁性層39Aと、第1非磁性層39A上に積層された巻き線41Bとを備えている。さらに、巻き線41Bの配線間にも非磁性材料39によって第2非磁性層39Bが巻き線41Bと同膜厚で形成されている。そして、巻き線41Bおよび第2非磁性層39Bを覆い、かつ第1磁性層31に形成された孔31aを塞ぐように、第2磁性層36が形成されている。また、巻き線41A、41Bは、平面視で重なるように形成されている。また、巻き線41Bは、図示しない電極により、基体10の電子回路に接続されている。
(電子基板の製造方法)
次に、第1変形例に係る電子基板の製造方法について、図6を用いるとともに、図3を援用して説明する。
図6は、第1変形例に係る電子基板の製造方法の工程図であり、図2(a)のB−B線に相当する部分における断面図である。なお電子基板の製造には、第1実施形態と同様にW−CSP技術を利用する。
次に、第1変形例に係る電子基板の製造方法について、図6を用いるとともに、図3を援用して説明する。
図6は、第1変形例に係る電子基板の製造方法の工程図であり、図2(a)のB−B線に相当する部分における断面図である。なお電子基板の製造には、第1実施形態と同様にW−CSP技術を利用する。
まず、第1磁性層31の表面に巻き線41Aを形成する工程までは、図3(c)に示す第1実施形態における巻き線41を形成する工程と同様の方法で形成する。
次に、図6(a)に示すように、巻き線41Aの表面および配線間に非磁性材料39を充填し、第1非磁性層39Aを形成する。この時、巻き線41Aの表面および配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。そして、パターニングされた第1非磁性層39Aの表面をエッチング等により平坦化する。
次に、図6(b)に示すように、平坦化された第1非磁性層39Aの表面に、さらに巻き線41Bを形成する。
次に、図6(c)に示すように、巻き線41Bの配線間にも非磁性材料39を充填し、第2非磁性層39Bを巻き線41Bと同膜厚に形成する。さらに、図6(d)に示すように、第1インダクタ素子40A,40Bを覆い、かつ第1磁性層31の孔31aを塞ぐように第2磁性層36を形成する。
以上により、本変形例に係る第1インダクタ素子40A,40Bを基体10上に形成できる。
次に、図6(c)に示すように、巻き線41Bの配線間にも非磁性材料39を充填し、第2非磁性層39Bを巻き線41Bと同膜厚に形成する。さらに、図6(d)に示すように、第1インダクタ素子40A,40Bを覆い、かつ第1磁性層31の孔31aを塞ぐように第2磁性層36を形成する。
以上により、本変形例に係る第1インダクタ素子40A,40Bを基体10上に形成できる。
本変形例では、上述の第1実施形態と同様の効果を奏することに加えて、基体10上に2層の第1インダクタ素子40A,40Bを積層形成するため、より多くの磁束を発生させることができるので、インダクタ素子のインダクタンス値およびQ値をさらに向上させることができる。
また、本変形例ではインダクタ素子を2層積層させたが、3層以上積層させる構成としてもよい。また、第1磁性層31の貫通孔31aに非磁性材料39を充填してもよい。
また、本変形例ではインダクタ素子を2層積層させたが、3層以上積層させる構成としてもよい。また、第1磁性層31の貫通孔31aに非磁性材料39を充填してもよい。
(第2変形例)
図7は、図2に示した平面型インダクタ素子の第2変形例の説明図であり、図7(a)は平面図であり、図7(b)は図7(a)のC−C線における断面図である。第1実施形態では、一対の電極11,21が基体10の周縁部に形成されていたので、巻き線41の内側端部と電極11とを結ぶ連結配線を、第1磁性層31の下層に形成する必要があった。これに対して、図7(b)に示すように、第2変形例では、一方の電極21が基体10の周縁部に形成され、他方の電極11が第1インダクタ素子40の形成領域の中央部に配置されている。そのため、電極11に対して巻き線41の内側端部を直ちに連結することが可能である。したがって、第2変形例では、巻き線41の内側端部と電極11とを結ぶ連結配線およびその形成工程が不要になり、製造コストを低減することができる。
図7は、図2に示した平面型インダクタ素子の第2変形例の説明図であり、図7(a)は平面図であり、図7(b)は図7(a)のC−C線における断面図である。第1実施形態では、一対の電極11,21が基体10の周縁部に形成されていたので、巻き線41の内側端部と電極11とを結ぶ連結配線を、第1磁性層31の下層に形成する必要があった。これに対して、図7(b)に示すように、第2変形例では、一方の電極21が基体10の周縁部に形成され、他方の電極11が第1インダクタ素子40の形成領域の中央部に配置されている。そのため、電極11に対して巻き線41の内側端部を直ちに連結することが可能である。したがって、第2変形例では、巻き線41の内側端部と電極11とを結ぶ連結配線およびその形成工程が不要になり、製造コストを低減することができる。
また本変形例では、上述の第1実施形態と同様の効果を奏することに加えて、連結配線12aが巻き線41と立体交差しないので、電子基板1をより薄型化することができる。
なお第1磁性層31の貫通孔31aに非磁性材料39を充填してもよい。また、第2インダクタ素子を第1インダクタ素子と同様に構成してもよい。また、第1変形例と同様にインダクタ素子を複数積層形成させてもよい。
なお第1磁性層31の貫通孔31aに非磁性材料39を充填してもよい。また、第2インダクタ素子を第1インダクタ素子と同様に構成してもよい。また、第1変形例と同様にインダクタ素子を複数積層形成させてもよい。
(第2実施形態)
次に、第2実施形態に係る電子基板について説明する。図8は第2実施形態に係る電子基板の説明図であり、図8(a)は平面図であり、図8(c)は底面図であり、図8(b)は図8(a)のA−A線(図8(c)のA´−A´線)における断面図である。図8(b)に示すように、第2実施形態に係る電子基板1は、基体10の能動面18にインダクタンス値の異なる第1インダクタ素子40,第2インダクタ素子80が形成され、基体の裏面19にもインダクタンス値の異なる第1インダクタ素子45,第2インダクタ素子85が形成されたものである。また、各インダクタ素子40,80,45,85の周囲は磁性体材料からなる第1磁性層31と第2磁性層36,76によって覆われ、隣接する巻き線の隙間には非磁性材料39,76が充填されている。なお、第1実施形態と同様となる部分については、その詳細な説明を省略する。
次に、第2実施形態に係る電子基板について説明する。図8は第2実施形態に係る電子基板の説明図であり、図8(a)は平面図であり、図8(c)は底面図であり、図8(b)は図8(a)のA−A線(図8(c)のA´−A´線)における断面図である。図8(b)に示すように、第2実施形態に係る電子基板1は、基体10の能動面18にインダクタンス値の異なる第1インダクタ素子40,第2インダクタ素子80が形成され、基体の裏面19にもインダクタンス値の異なる第1インダクタ素子45,第2インダクタ素子85が形成されたものである。また、各インダクタ素子40,80,45,85の周囲は磁性体材料からなる第1磁性層31と第2磁性層36,76によって覆われ、隣接する巻き線の隙間には非磁性材料39,76が充填されている。なお、第1実施形態と同様となる部分については、その詳細な説明を省略する。
図8(a)に示すように、基体10の能動面18の周縁部には、電子回路を外部に電気的接続するための電極21,25,11,15が配列形成されている。その電極11,21から第1磁性層31の表面にかけて、第1インダクタ素子(以下「表面第1素子」という。)40が形成されている。同様に、基体10の表面側には、第2インダクタ素子(以下「表面第2素子」という。)80が形成されている。表面第1素子40の巻き数は、表面第2素子80より多くなっている。したがって、表面第1素子40のインダクタンス値は、表面第2素子80より大きくなっている。
図8(b)に示すように、その電極15の下方には、基体10を貫通する導電部材50が形成されている。なお、図8(a)に示す電極25の下方にも、基体10を貫通する導電部材が形成されている。
図9は導電部材の説明図であり、図8(b)のP部における拡大図である。図9に示すように、基体10の能動面18に形成された電極15の中央部には、基体10を貫通する孔(スルーシリコンビア)が形成されている。その貫通孔の内面には絶縁層51が形成され、その絶縁層51の内面から電極15の表面にかけて下地膜52が形成されている。この下地膜52は、下層のバリア層と上層のシード層とで構成されている。バリア層は、導電部材50を構成するCuの拡散を防止するものであり、TiWやTiN等によって形成されている。シード層は、導電部材50を電解メッキ法で形成する際の電極として機能するものであり、Cu等によって形成されている。
そして、電極15の表面から貫通孔の内部にかけて、導電部材50が形成されている。
この導電部材50を形成するには、予め電極15の表面から基体10の内部にかけて非貫通孔を形成しておく。次に、電極15の表面に開口部を有するマスクを形成する。次に、下地膜52のシード層を電極として電解Cuメッキを行い、マスクの開口部にCuを埋め込む。なお電解メッキ法に代えて、無電解メッキ法等を採用しても良い。その後、基体10の裏面19を研磨することにより、導電部材50の先端を露出させて、基体10を貫通する導電部材50が形成される。なお導電部材50の形成領域を除く基体10の裏面19には、絶縁膜9が形成されている。
この導電部材50を形成するには、予め電極15の表面から基体10の内部にかけて非貫通孔を形成しておく。次に、電極15の表面に開口部を有するマスクを形成する。次に、下地膜52のシード層を電極として電解Cuメッキを行い、マスクの開口部にCuを埋め込む。なお電解メッキ法に代えて、無電解メッキ法等を採用しても良い。その後、基体10の裏面19を研磨することにより、導電部材50の先端を露出させて、基体10を貫通する導電部材50が形成される。なお導電部材50の形成領域を除く基体10の裏面19には、絶縁膜9が形成されている。
この導電部材50の先端を基体10の裏面19に露出させることにより、電極16が形成されている。また、図8(a)に示す電極25の下方に形成された導電部材の先端を基体10の裏面に露出させることにより、図8(c)に示す電極26が形成されている。
そして図8(c)に示すように、電極16,26から第1磁性層31の表面にかけて、第1インダクタ素子(以下「裏面第1素子」という。)45が形成されている。同様に、基体10の裏面側には、第2インダクタ素子(以下「裏面第2素子」という。)85が形成されている。裏面第1素子45の巻き数は、裏面第2素子85より多くなっている。したがって、裏面第1素子45のインダクタンス値は、裏面第2素子85より大きくなっている。
以上に詳述したように、第2実施形態に係る電子基板は、基体の能動面側および裏面側にそれぞれインダクタ素子が形成され、裏面側に形成されたインダクタ素子は、基体を貫通する導電部材を介して能動面側に電気的接続されている構成とした。
したがって、本実施の形態によれば、第1実施形態と同様の効果が得られるだけでなく、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積をさらに縮小することが可能になり、電子基板1を小型化することができる。
なお本明細書中の各実施形態では、巻き線(スパイラル)型インダクタを例にして説明しているが、これに限定されるものではなく、インダクタとして機能するものであれば各実施形態に適用することができる。巻き線(スパイラル)型インダクタの他に、ミアンダ型、トロイダル型、パッチ型等が知られており、それらを適用する場合のインダクタンス値の大小はそれぞれのインダクタによる。
したがって、本実施の形態によれば、第1実施形態と同様の効果が得られるだけでなく、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積をさらに縮小することが可能になり、電子基板1を小型化することができる。
なお本明細書中の各実施形態では、巻き線(スパイラル)型インダクタを例にして説明しているが、これに限定されるものではなく、インダクタとして機能するものであれば各実施形態に適用することができる。巻き線(スパイラル)型インダクタの他に、ミアンダ型、トロイダル型、パッチ型等が知られており、それらを適用する場合のインダクタンス値の大小はそれぞれのインダクタによる。
(3次元実装構造)
次に、複数の電子基板の積層構造体について説明する。
図10は、電子基板の積層構造体の部分断面図である。複数の電子基板61が厚さ方向に積層されて、積層構造体が形成されている。各電子基板61には、第2実施形態における導電部材50と同様の貫通電極62が形成されている。各電子基板61の貫通電極62は、平面視において重なるように配置され、はんだ層を介して接続されている。これにより、各電子基板61に対して電力や信号等を供給しうるようになっている。
このように、複数の電子基板61の積層構造体を形成することにより、複数の電子基板61を平面上に並べて実装する場合と比べて、実装面積を減少させることが可能になり、実装効率を向上させることができる。
次に、複数の電子基板の積層構造体について説明する。
図10は、電子基板の積層構造体の部分断面図である。複数の電子基板61が厚さ方向に積層されて、積層構造体が形成されている。各電子基板61には、第2実施形態における導電部材50と同様の貫通電極62が形成されている。各電子基板61の貫通電極62は、平面視において重なるように配置され、はんだ層を介して接続されている。これにより、各電子基板61に対して電力や信号等を供給しうるようになっている。
このように、複数の電子基板61の積層構造体を形成することにより、複数の電子基板61を平面上に並べて実装する場合と比べて、実装面積を減少させることが可能になり、実装効率を向上させることができる。
(再配置配線等)
電子基板の積層構造体を回路基板に実装するため、再配線64および応力緩和層65を形成することが望ましい。
電子基板の周縁部には複数の電極62が形成されているので、隣接する電極相互のピッチが狭くなっている。このような電子基板を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、電子基板の周縁部に形成された複数の電極62を中央部の接続端子63に引き出す再配線64が形成されている。また、電子基板1を回路基板に実装すると、電子基板1の基体10と回路基板との熱膨張係数の差により、両者間に熱応力が発生する。この熱応力を緩和するため、接続端子63と基体10との間に応力緩和層65が形成されている。
電子基板の積層構造体を回路基板に実装するため、再配線64および応力緩和層65を形成することが望ましい。
電子基板の周縁部には複数の電極62が形成されているので、隣接する電極相互のピッチが狭くなっている。このような電子基板を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、電子基板の周縁部に形成された複数の電極62を中央部の接続端子63に引き出す再配線64が形成されている。また、電子基板1を回路基板に実装すると、電子基板1の基体10と回路基板との熱膨張係数の差により、両者間に熱応力が発生する。この熱応力を緩和するため、接続端子63と基体10との間に応力緩和層65が形成されている。
具体的には、最下層となる電子基板の底面中央部に、樹脂材料等により応力緩和層65が形成されている。そして、電極62から応力緩和層65の表面にかけて、再配線64が形成されている。再配線64の端部には接続端子63が形成され、その接続端子63の表面にハンダバンプ78が形成されている。なお、電子基板の底面全体にはソルダーレジスト66等が成型されている。
(回路基板)
図11は、回路基板の斜視図である。図11では、電子基板1の積層構造体が、回路基板1000に実装されている。具体的には、最下層の電子基板1に形成されたバンプが、回路基板1000の表面に形成された電極パッドに対して、リフローやFCB(Flip Chip Bonding)等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、積層構造体を実装してもよい。
図11は、回路基板の斜視図である。図11では、電子基板1の積層構造体が、回路基板1000に実装されている。具体的には、最下層の電子基板1に形成されたバンプが、回路基板1000の表面に形成された電極パッドに対して、リフローやFCB(Flip Chip Bonding)等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、積層構造体を実装してもよい。
(電子機器)
次に、上述した電子基板を備えた電子機器の例について説明する。
図12は、携帯電話の斜視図である。上述した電子基板は、携帯電話1300の筐体内部に配置されている。この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板1を備えているので、電気的特性が良好で、かつ小型化が可能な電子機器を提供することができる。
次に、上述した電子基板を備えた電子機器の例について説明する。
図12は、携帯電話の斜視図である。上述した電子基板は、携帯電話1300の筐体内部に配置されている。この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板1を備えているので、電気的特性が良好で、かつ小型化が可能な電子機器を提供することができる。
なお、上述した電子基板は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)およびエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、電気的特性が良好で、かつ小型化が可能な電子機器を提供することができる。
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
例えば、上記実施形態では基体の能動面側、裏面側に2個のインダクタ素子を形成したが、3個以上のインダクタ素子を形成してもよい。また、上記実施形態では電子回路が形成された基体にインダクタ素子を形成したが、電気絶縁性材料からなる基体にインダクタ素子を形成してもよい。また、上記実施形態では電解メッキ法により巻き線等を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。また、成膜工程を経ずにインクジェト法等を採用して、インダクタのパターンを直接形成するようにしても良い。
以上に述べたすべての実施形態中で、電子基板上にはインダクタを形成する例について述べてきたが、これに限ることはなく、薄膜や厚膜のプロセスによりインダクタ以外の部品、例えばキャパシタやレジスタを電子基板上に形成した複合電子部品としても良い。また、それらの部品を別の手段、例えば表面実装技術によって電子基板上に形成した複合電子部品としても良い。
1…電子基板 10…基体 40,45…第1インダクタ素子 80,85…第2インダクタ素子 31…第1磁性層(磁性体材料) 36,76…第2磁性層(磁性体材料) 巻き線…41,41A,41B 39,79…非磁性層(非磁性材料) 39A…第1非磁性層(非磁性材料) 39B…第2非磁性層(非磁性材料) 能動面…18 裏面…19 50…導電部材 1300…携帯電話(電子機器)
Claims (6)
- 基体の能動面側または前記能動面の裏面側に、周囲を磁性体材料によって覆われた複数のインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする電子基板。
- 基体の能動面側および前記能動面の裏面側に、それぞれ周囲を磁性体材料によって覆われたインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填され、
前記基体の前記裏面側に形成された前記インダクタ素子は、前記基体を貫通する導電部材を介して前記能動面側に電気的接続されていることを特徴とする電子基板。 - 前記電子基板には、相互にインダクタンス値の異なる第1インダクタ素子および第2インダクタ素子が形成されていることを特徴とする請求項1または請求項2に記載の電子基板。
- 前記インダクタ素子は、前記巻き線が平面内に渦巻き状に形成されたスパイラルインダクタ素子であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の電子基板。
- 前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることを特徴とする請求項4記載の電子基板。
- 請求項1ないし請求項5のいずれか1項に記載の電子基板を備えたことを特徴とする電子機器。
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