JP2008103399A - 電子基板、その製造方法および電子機器 - Google Patents

Abstract

【課題】電気的特性を向上させることが可能であり、また放熱特性を向上させることが可能な電子基板、その製造方法および電子機器を提供する。
【解決手段】基体１０上にインダクタ素子４０を備えた電子基板１であって、相手側部材との接続に使用される接続端子と基体１０との間に設けられ、基体１０と相手側部材との応力差を緩和する応力緩和層を備え、インダクタ素子４０のコア４２は第２磁性層３１で形成されるとともに、インダクタ素子４０の周囲は磁性層３５，３１，３６で覆われ、さらに、インダクタ素子４０の隣接する巻き線４１の隙間には樹脂層３７，３８が形成されている。
【選択図】図２

Description

本発明は、電子基板、その製造方法および電子機器に関するものである。

携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された電子基板（半導体チップ）が搭載されている。この電子基板は、抵抗やインダクタ素子、キャパシタ等の受動素子とともに利用される場合がある。特許文献１および特許文献２には、電子基板上にスパイラルインダクタ素子を形成する技術が提案されている。スパイラルインダクタ素子は、コアとなる台座の表面に渦巻き状の巻き線が形成されたものである。また非特許文献１には、電子基板上にトロイダルインダクタ素子を形成する技術が提案されている。トロイダルインダクタ素子は、リング状のコアの周りに、らせん状の巻き線が形成されたものである。
特開２００２−１６４４６８号公報 特開２００３−３４７４１０号公報 Ｅｒｍｏｌｏｖ ｅｔ ａｌ，「ＭＩＣＲＯＲＥＰＬＩＣＡＴＥＤ ＲＦ Ｔｏｒｏｉｄａｌ Ｉｎｄｕｃｔｏｒ」，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．５２，Ｎｏ．１，Ｊａｎｕａｒｙ ２００４，ｐ２９−３６

しかしながら、インダクタ素子で発生する磁束と電子基板を構成するシリコンとの干渉により漏れ電流が発生するので、インダクタ素子のＱ値（インダクタンスと抵抗値との比）の向上に限界があるという問題がある。またインダクタ素子の形成により、電子基板が大型化するという問題がある。

近時では、電子基板や半導体チップ上に形成されたインダクタ素子をチョークコイルや変圧器等電源回路の一部として機能させることが検討されている。この場合には、インダクタ素子のインダクタンス値の向上が不可欠である。しかしながら、インダクタ素子のインダクタンス値の向上には、コイルの多巻き化が伴い、多くの電流を流すために発熱も伴うことになる。そのため、電子基板の大型化の抑制および温度上昇の抑制が望まれている。

本発明は、上記課題を解決するためになされたものであって、電気的特性を向上させることが可能であり、また小型化が可能な電子基板、その製造方法および電子機器の提供を目的とする。

上記目的を達成するため、本発明に係る電子基板は、基体上にインダクタ素子を備えた電子基板であって、相手側部材との接続に使用される接続端子と前記基体との間に設けられ、前記基体と前記相手側部材との応力差を緩和する応力緩和層を備え、前記インダクタ素子のコアは磁性体材料で形成されるとともに、前記インダクタ素子の周囲は磁性体材料で覆われ、さらに、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする。
この構成によれば、接続端子と基体との間に応力緩和層を設けたので、相手側部材との応力差に起因する電子基板の変形等を防止することが可能になり、電子基板の信頼性を向上させることができる。また、インダクタ素子のコアを磁性体材料で形成し、さらにインダクタ素子の周囲も磁性体材料で覆われて閉磁路が形成されるため、磁束密度を増加させ、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。したがって、電子基板の電気的特性を向上させることができる。
そして、インダクタ素子の隣接する巻き線の隙間に非磁性材料が充填されたため、巻き線の隙間で磁力線が相殺されることを抑制し、磁性体材料の内部に磁力線を集中させることができる。

また前記磁性体材料は、フェライトであることが望ましい。
また前記磁性体材料は、アモルファス金属であってもよい。
これらの構成によれば、磁性体材料を低コストで導入することができる。

また前記非磁性材料は、樹脂であることが望ましい。
この構成によれば、非磁性材料を低コストで導入することができる。

また前記インダクタ素子は、リング状のコアとらせん状の巻き線とを備えたトロイダルインダクタ素子であることが望ましい。
この構成によれば、磁束が閉ループを構成するため、高効率のインダクタ素子を形成することができる。

前記トロイダルインダクタ素子における前記リング状のコアの中心軸の周囲に、非磁性材料が充填されていることが望ましい。
この構成によれば、非磁性材料の外側においてインダクタ素子を覆う磁性体材料に、より磁力線を集中させることができる。

前記インダクタ素子は、渦巻き状の巻き線が平面内に形成されたスパイラルインダクタ素子であることが望ましい。
この構成によれば、薄型で高効率のインダクタ素子を形成することができる。

前記スパイラルインダクタ素子における前記渦巻き状の巻き線の中心軸の周囲に、非磁性材料が充填されていることが望ましい。
この構成によれば、非磁性材料の外側においてインダクタ素子を覆う磁性体材料に、より磁力線を集中させることができる。

前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることが望ましい。
この構成によれば、多くの磁束を発生させることができるので、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。

また前記応力緩和層は、前記基体と前記インダクタ素子との間に延設されていることが望ましい。
この構成によれば、基体とインダクタ素子との距離を確保することができるので、基体と磁束との干渉によって発生する漏れ電流を抑制することが可能になり、インダクタ素子のＱ値を向上させることができる。したがって、電子基板の電気的特性を向上させることができる。

また前記応力緩和層は、前記インダクタ素子を挟んで前記基体の反対側に形成されていることが望ましい。
この構成によれば、インダクタ素子の上方に応力緩和層を介して接続端子を配置することが可能になる。これにより、電子基板を省スペース化して小型化することができる。

また前記基体の周囲の全部または一部が、前記基体より熱伝導率の高い材料からなる放熱部材で覆われていることが望ましい。
この構成によれば、電子基板で発生した熱を迅速に外部に放出することが可能になる。
したがって、電子基板の温度上昇を抑制することができる。

また前記放熱部材は、金属微粒子を分散させた接着剤を介して、前記基体に固着されていることが望ましい。
金属微粒子を分散させることにより、接着剤の熱伝導率が高くなるので、電子基板で発生した熱を迅速に外部に放出することが可能になる。したがって、電子基板の温度上昇を抑制することができる。

一方、電子回路の接続端子の再配置配線と、渦巻き状の巻き線を備えたスパイラルインダクタ素子とが、基体の表面に形成されてなる電子基板の製造方法であって、前記基体上に第１磁性層を形成する工程と、前記第１磁性層上に、前記巻き線を形成する工程と、
前記巻き線の隙間に非磁性層を形成する工程と、前記巻き線を覆うように第２磁性層を形成する工程と、を備え、前記巻き線を形成する工程において、前記再配置配線を形成することを特徴とする。
この構成によれば、渦巻き状の巻き線と再配置配線を同時に形成することで、製造工程を簡略化して製造コストを低減することができる。

また前記巻き線の形成工程および前記非磁性層の形成工程を繰り返すことにより、複数の前記巻き線を、非磁性層を間に挟んで積層形成することが望ましい。
この構成によれば、多くの磁束を発生させることができるので、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。

前記巻き線の中心軸の周囲に、非磁性層を形成する工程を有することが望ましい。
この構成によれば、非磁性層の外側においてスパイラルインダクタ素子を覆う磁性層に、より磁力線を集中させることができるので、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。

一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、電気的特性に優れた小型の電子基板を備えているので、電気的特性に優れた小型の電子機器を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（第１実施形態）
図１は電子基板の説明図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。なお図１（ａ）では、後述するソルダーレジストおよび放熱部材、第１磁性層、第３磁性層、各樹脂層の記載を省略している。図１（ａ）に示すように、本実施形態に係る電子基板１は、例えばＩＣやＬＳＩ等の集積回路のベアチップであり、基体１０の表面上にインダクタ素子４０を備えている。

図１（ｂ）に示すように、電子基板１は、シリコンやガラス、石英、水晶等からなる基体１０を備えている。その基体１０の表面には、電子回路（不図示）が形成されている。
その電子回路は、少なくとも配線パターンが形成されており、複数のパッシブコンポーネント（部品）や複数のトランジスタ、複数の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）等の半導体素子や、それらを相互に接続する配線等によって構成されている。その電子回路を保護するため、基体１０の表面には、ＳｉＮ等の電気絶縁性材料からなるパッシベーション膜８が形成されている。一方、基体１０の表面周縁部や中央部には、電子回路を外部に電気的接続するための電極６２が形成されている。

（インダクタ素子）
図１（ａ）に示す電子基板１は、基体１０上にインダクタ素子４０を備えている。
図２はインダクタ素子の説明図であり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＣ−Ｃ線における側面断面図である。なお図２（ａ）では、後述するソルダーレジストおよび放熱部材の記載を省略している。図２（ａ）に示すように、このインダクタ素子４０は、第２磁性層３１により形成されたリング状のコア４２と、そのコア４２の周りに形成されたらせん状の巻き線４１とを備えている。その巻き線４１は、第２磁性層３１の裏面に配置された第１配線１２および第２磁性層３１の表面に配置された第２配線２２によって構成されている。

図２（ｂ）に示すように、インダクタ素子４０の形成領域の近傍に磁性体材料からなる第１磁性層３５が形成されている。
その磁性体材料としてフェライトを採用することにより、磁性体材料を低コストで導入することができる。フェライトは、Ｆｅ２Ｏ３を主成分とし、２価の金属酸化物との複合酸化物の総称である。後述するようにフェライトは、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等とを、酸化することによって得ることができる。なおスピネル型フェライト（ＭＦｅ２Ｏ４）は軟質磁性材料として、マグネトプランバイト型フェライト（ＭＦｅ１２Ｏ１９）は永久磁石として、ガーネット型フェライト（ＭＦｅ５Ｏ１２；Ｍ＝Ｙ，Ｓｍ、Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ）はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で第１磁性層３５を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はＦｅ系などに代表される透磁率の高いアモルファス金属層でも良い。

パッシベーション膜８及び第１磁性層３５上には第１配線１２が形成されている。
この第１配線１２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料で形成されている。なおインダクタ素子４０の巻き線４１として必要な抵抗レンジや耐許容電流値等の特性に応じて、第１配線１２の構成材料を適宜選択することができる。なお電解メッキ法により第１配線１２を形成する場合には、第１配線１２は下地層の表面に形成されるが、図２（ｂ）では下地層の記載を省略している。

図２（ａ）に示すように、第１配線１２は略台形状にパターニングされ、複数の第１配線１２が同一円周上に放射状に配置されている。なお隣接する第１配線１２間のスペースは、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。これにより、第１配線１２のＬ／Ｓ（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ）の比率が大きくなり、配線抵抗を低減することができる。そして複数の第１配線１２のうちの一つが、連結配線１２ａを介して、電極１１に連結されている。

ここで、隣接する各第１配線１２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる第１樹脂層３７が形成されている。この第１樹脂層３７は、フォトリソグラフィによりパターニングされ、第１磁性層３５の表面の隣接する第１配線１２間のスペースに第１配線１２と同層厚で形成されている。

第１配線１２を覆うように、磁性体材料からなる第２磁性層３１が前述した第１磁性層３５と平面視略同形状で形成されている。第２磁性層３１には、内側貫通孔（ビア）３３および外側貫通孔３４が形成されている。内側貫通孔３３は第１配線１２の内側端部が露出するように穿設され、複数の内側貫通孔３３が同一円周上に配置されている。また外側貫通孔３４は第１配線１２の外側端部が露出するように穿設され、複数の外側貫通孔３４が同一円周上に配置されている。これにより、複数の第１配線１２の中央部を覆うように第２磁性層３１が連続形成された状態となっている。
なお内側貫通孔３３および外側貫通孔３４の開口形状は、扇型や長方形、長円形、楕円形等に形成すればよい。また複数の内側貫通孔３３および／または複数の外側貫通孔３４をそれぞれ連結して、リング状の貫通孔を形成してもよい。

図２（ｂ）に示すように、第２磁性層３１の表面に第２配線２２が形成されている。この第２配線２２も、第１配線１２と同様の導電性材料で形成されている。なお第２配線２２は、内側貫通孔３３および外側貫通孔３４の内部にも充填され、第１配線１２に連結されている。

図２（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線上に形成された内側貫通孔３３と、他方の第１配線上に形成された外側貫通孔３４とを結ぶようにパターニングされている。すなわち、第２磁性層３１を横断するように第２配線２２が形成されている。なお第１配線１２と同様に、隣接する第２配線２２間のスペースも、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。そして複数の第２配線２２のうちの一つが、連結配線２２ａを介して、他の電極２１に連結されている。本実施例では、電極１１，２１間にインダクタ素子４０が挿入されている例について述べたが、挿入される場所は、電極と外部端子間や、外部端子と外部端子間、その他電子基板上に内蔵されたパッシブコンポーネント同士間等、接続先に関しては様々な変形が可能である。このことは、後述されるすべての実施形態で同様である。

このように、第１配線１２および第２配線２２が順次連結されて、らせん状の巻き線４１が形成されている。なおフェライトは高抵抗率の電気絶縁性材料であるため、フェライトに隣接して第１配線１２および第２配線２２を形成することができる。また巻き線４１の内側の第２磁性層３１により、リング状のコア４２が構成されている。そして、巻き線４１およびコア４２により、インダクタ素子４０が構成されている。このようにリング状のコアを備えたトロイダルインダクタ素子４０は、磁束が閉ループを構成するため、直線状のコアを備えたインダクタ素子に比べて効率がよい。

そしてインダクタ素子４０のコア４２を磁性体材料で構成することにより、磁束密度を増加させることが可能になり、インダクタ素子４０のＬ値（インダクタンス）およびＱ値を著しく向上させることができる。その結果、本実施形態のインダクタ素子４０を電源回路のチョークコイル等として機能させることが可能になる。

ここで、隣接する各第２配線２２間のスペースにも、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる第２樹脂層３８が形成されている。 図２（ｂ）に示すように、この第２樹脂層３８は、フォトリソグラフィ法等によりパターニングされ、第２磁性層３１の表面の隣接する第２配線２２間のスペースに第２配線２２と同膜厚で形成されている。

また、第２配線２２及び第２樹脂層３８を覆うように、磁性体材料からなる第３磁性層３６が形成されている。この第３磁性層３６は、前述した第２磁性層３１と平面視略同形状で形成されている。

図３は、図２（ａ）のＦ−Ｆ線に相当する部分における側面断面図である。
図３に示すように、基体１０上のインダクタ素子４０は、各磁性層３５，３１，３６によって取り囲まれ、外部から遮蔽された閉磁路が形成されている。そのため、インダクタ素子４０に流れる電流（図３中二点鎖線の矢印）により、図３の紙面に対して垂直方向に生じる磁界１００が、透磁率の高い磁性層３５，３１，３６の内部を主に通る。

このような、閉磁路タイプにおいては、インダクタ素子４０で発生する磁束が透磁率の高い磁性層３５，３１，３６の内部を主に通るため、インダクタ素子４０の周囲を遮蔽していない開磁路タイプと比して、外部への磁束の漏れが少ない。そのため、インダクタ素子４０と接触する基体１０等の周辺部材との干渉により発生する漏れ電流を防ぐことができる。また、磁束密度をさらに増加させ、より高いＬ値（インダクタンス）およびＱ値を得ることができる。

また、各第１配線１１及び第２配線２２の隣接する配線間のスペースに樹脂層３７，３８が形成されたため、第１配線１１及び第２配線２２の配線間のスペースで磁力線が相殺されることを抑制し、磁性層３５，３１，３６の内部に磁力線を集中させることができる。

さらに、図３に示すように、リング状のコア４２の中心軸Ｃの周囲であって、前述した巻き線４１の形成領域より内側に、パッシベーション膜８を露出する孔５１が形成されている。この孔５１には、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂等からなる中央樹脂層５０が形成されている。この中央樹脂層５０は、前述した磁性層３５，３１，３６と同層厚で形成されている。

このように、インダクタ素子４０の巻き線４１の内側には中央樹脂層５０が形成されているため、インダクタ素子４０で発生する磁束を拡散させずに、巻き線４１を覆う各磁性層３５，３１，３６の内部に集中させることができる。したがって、磁束密度を増加させ、より高いＬ値（インダクタンス）およびＱ値を得ることができる。

図４は、電子基板の変形例の説明図であり、図２（ａ）のＣ−Ｃ線に相当する部分における側面断面図である。図４に示す変形例では、パッシベーション膜８の裏側の略全面に導電層（電気的シールド層）７が形成されている。この導電層７は、電子回路の形成プロセスを利用して、ＡｌやＣｕ等の導電性材料により形成することが可能である。この導電層７を接地または一定電位に保持すれば、電磁シールド効果により、インダクタ素子４０の磁界が基体１０の能動素子を含む電子回路に及ぼす影響（カップリング）を低減することができる。なお導電層７は、インダクタ素子４０と電子回路との間であれば、いかなる位置に形成してもよい。また導電層７は、電子基板の略全面に形成されていなくても、少なくともインダクタ素子４０の形成領域に形成されていればよい。また、導電層のかわりに前述した磁性材料（フェライトやアモルファス金属層等）で磁気シールド層を形成してもよく、この方が磁気シールド特性は高く、インダクタ特性が向上する。また、図示しないが、インダクタの側面や上面にも、以下に説明するプロセスと同様のプロセスで電気もしくは磁気シールド層を形成しても良い。こうすることで、電気、磁気シールド特性は更に向上する。

（再配置配線等）
図１（ｂ）に示すように、本実施形態に係る電子基板１は、相手側部材との接続に使用される接続端子６３と、基体１０と相手側部材との応力差を緩和する応力緩和層３０とを備えている。また、基体１０の周囲が高熱伝導率の放熱部材７２で覆われている。

図１（ａ）に示すように、電子基板１の周縁部に沿って、複数の電極６２が整列配置されている。近年の電子基板１の小型化により、隣接する電極６２間のピッチは非常に狭くなっている。この電子基板１を相手側部材に実装すると、隣接する電極６２間に短絡が発生するおそれがある。そこで電極６２間のピッチを広げるため、電極６２の再配置配線６４が形成されている。

具体的には、電子基板１の表面中央部に、接続端子６３を構成する複数のパッドが形成されている。その接続端子６３に対して、電極６２から引き出された再配置配線６４が連結されている。これにより、狭ピッチの電極６２が中央部に引き出されて広ピッチ化されている。このような電子基板１の形成には、ウエハの状態において一括して再配置配線や樹脂封止等を行なってから個々の電子基板１に分離する、Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）技術が利用されている。

図５は、第１実施形態に係る電子基板の説明図であり、図１のＡ−Ａ線における断面図である。接続端子６３の表面には、バンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。このバンプ７８が、相手側部材の接続端子に対して実装されるようになっている。

そのバンプ７８の周囲には、ソルダーレジスト６６が形成されている。このソルダーレジスト６６は、電子基板１を相手側部材に実装する際にバンプ７８の隔壁となるものであり、電気絶縁性を有する樹脂材料等によって構成されている。このソルダーレジスト６６により、第２磁性層３１を含む基体１０の表面全体が覆われている。

ところで、電子基板１を相手側部材に実装すると、電子基板１の基体１０と相手側部材との熱膨張係数の差により、両者間に熱応力が発生する。この熱応力を緩和するため、接続端子６３と基体１０との間に応力緩和層３０が形成されている。この応力緩和層３０は、感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の樹脂材料により、所定の厚さに形成されている。

基体１０の表面には、各磁性層３５，３１，３６および応力緩和層３０が並んで略同層に形成されている。図１に示すように、本実施形態の電子基板１では、インダクタ素子４０の周辺領域のみに磁性層３５，３１，３６が形成され、それ以外の領域には応力緩和層３０が形成されている。

図５に戻り、基体１０の裏面および側面を覆うように、放熱部材７２が配置されている。この放熱部材７２は、基体１０の構成材料より熱伝導率の高い材料によって構成されている。例えば、基体１０を構成するシリコンより熱伝導率が高いＣｕにより、放熱部材７２を構成することが可能である。この放熱部材７２は、基体１０の裏面に配置された接着剤７１を介して基体１０に固定されている。その接着剤７１として、主成分となる樹脂ペーストに、熱伝導率の高い金属微粒子を分散させたものを採用することが望ましい。具体的には、Ａｇの微粒子を分散させたＡｇペーストを採用することが可能である。

上述したように、本実施形態の電子基板１を電源回路に使用すると、インダクタ素子に大きな電流が流れて電子基板１が発熱する。本実施形態では、電子基板１の周囲を放熱部材７２で覆うとともに、その放熱部材７２を高熱伝導率の接着剤で基体１０に固定したので、電子基板１で発生した熱を迅速に外部に放出することが可能になる。これにより、電子基板１の温度上昇を抑制することが可能になり、電子基板の信頼性を向上させることができる。その結果、本実施形態の電子基板を電源回路に使用することが可能になる。

（実装構造）
図６は、第１実施形態に係る電子基板の実装構造の説明図であり、図１のＡ−Ａ線に相当する部分における断面図である。図６に示すように、本実施形態に係る電子基板１は、相手側部材９０に実装して使用する。この相手側部材９０の表面には、配線パターン（不図示）およびランド９２，９４が形成されている。そのランド９２，９４の表面には、ハンダボール９３，９５が形成されている。本実施例では、はんだ接合方法についての説明を述べたが、ハンダボール９３，９５の代わりに、例えば銀ペーストなどの接着接合工法など、他の公知の実装方法を用いても良い。

そして、電子基板１のハンダバンプ７８と相手側部材９０のハンダボール９３とを結合させて、電子基板１の接続端子６３と相手側部材９０のランド９２とが電気的接続されている。また電子基板１の放熱部材７２が、ハンダボール９５を介して、相手側部材９０のランド９４に接続されている。これらの接続は、リフローやＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）等を用いて一括して行うことが可能である。

このように、放熱部材７２を相手側部材９０に接続することにより、電子基板１の放熱効率を向上させることができる。また、相手側部材９０を介して放熱部材７２を接地することが可能になり、電子基板１を外部から電気的に隔離することができる。これらにより、電子基板の信頼性を向上させることができる。

（電子基板の製造方法）
次に、第１実施形態に係る電子基板の製造方法について説明する。
図７および図８は、第１実施形態に係る電子基板の製造方法の工程図であり、図１のＡ−Ａ線に相当する部分における断面図である。なお電子基板の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。
まず図７（ａ）に示すように、ウエハ１０ａのパッシベーション膜８の表面に、第１磁性層３５を形成する。
ここでは、フェライトからなる第１磁性層３５の形成方法を例にして説明する。
まず、ウエハ１０ａの表面全体に金属膜を形成する。この金属膜は、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第１金属および第２金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第１金属および第２金属を交互に析出させれば、第１金属および第２金属が交互に積層された金属膜を形成することが可能である。第１金属と第２金属との割合は、例えば１：１とすればよい。なお第２金属として、ＭｎやＣｏ、Ｎｉ等のうち１種類の金属のみを採用するのではなく、２種類以上の金属を採用してもよい。

次に、金属膜を酸化する。金属膜の酸化は、酸素ガス等の雰囲気にウエハ１０ａを保持しつつ加熱することによって行うことが可能であり、また重クロム酸カリ等の酸化剤の液体に基体を浸漬することによって行うことも可能である。これらの処理により、金属膜を構成する第１金属および第２金属がともに酸化されて、フェライトが形成される。これらのプロセスを繰り返せば、任意の厚さのフェライトが形成される。

なお、フェライトの形成方法として、近時開発されたフェライトめっき法を採用することも可能である。フェライトめっき法は、室温〜９０℃程度の水溶液中で、強磁性フェライト膜を直接形成する方法である。具体的には、まず基体の表面に、金属イオンの吸着席となるＯＨ基を形成する。次にその基体を、Ｆｅ２＋やその他の金属イオン（Ｃｏ２＋やＮｉ２＋、Ｍｎ２＋、Ｚｎ２＋等）を含む溶液（ＦｅＣｌ２水溶液等）に浸漬する。すると、基体表面のＯＨ基に金属イオンが吸着する。次に、亜硝酸イオン（ＮＯ２−）や空気などの酸化剤を導入することにより、２価のＦｅ２＋の一部を３価のＦｅ３＋に酸化する。さらに、そのＦｅ３＋に金属イオンを吸着させることにより、スピネル型フェライトを生成することができる。なお、第１磁性層３５は前述したフェライト以外の物質で形成しても良い。

次に、インダクタ素子の形成領域の近傍のみに第１磁性層３５を残して、それ以外の領域の第１磁性層３５を除去する。ここで、巻き線の形成領域の内側の第１磁性層３５も除去し、円形の孔５１（図２（ａ）参照）を形成する。

第１磁性層３５のパターニングは、ウエットエッチングを用いて行うことが可能である。具体的には、まず第１磁性層３５の表面全体にレジスト膜を形成し、露光および現像することにより、第１磁性層３５を形成すべき領域にマスクを形成する。次に、塩化第二鉄やチオ硫酸ナトリウムなどのエッチャント水溶液に、ウエハ１０ａを浸漬する。なおエッチャント水溶液の濃度は、Ｆｅ層をエッチングする場合の濃度と同程度であればよく、磁性層の厚さに鑑みて適宜調整する。またウエハ１０ａの浸漬時間も、エッチャント水溶液の濃度および磁性層の厚さに鑑みて適宜調整する。なお第１磁性層３５のパターニングは、ドライエッチングを用いて行うことも可能である。以上により、所定パターンの第１磁性層３５が形成される。もちろん、第１磁性層３５は前述したフェライト以外の物質で形成してもよい。

次に、第１磁性層３５の表面に第１配線１２および連結配線（以下「第１配線１２等」という。）を形成する。その前提として、第１磁性層３５の表面に下地膜を形成する。この下地膜は、下層のバリア層と上層のシード層とで構成される。初めに、バリア層は、Ａｌ等からなる電極へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。シード層は、第１配線１２等を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に続けて形成する。それらはスパッタ法、ＣＶＤ法、無電解メッキ法などで形成されることが多い。次に、第１配線１２等の形成領域に開口部を有するマスクを形成する。次に、下地膜のシード層を電極として電解Ｃｕメッキを行い、マスクの開口部にＣｕを埋め込んで第１配線１２等を形成する。これは、無電解メッキ法などで形成しても良い。マスクを除去した後に、第１配線１２等をマスクとして下地膜をエッチングする。

次に、隣接する第１配線１２間のスペースに第１樹脂層３７（図２（ａ）参照）を形成する。
具体的には、まず第１磁性層３５および第１配線１２の表面全体に第１樹脂層３７となる感光性樹脂を液滴吐出法やスピンコート法等により塗布する。次に、露光および現像することにより、第１樹脂層３７を形成すべき領域、つまり隣接する第１配線１２間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。さらにエッチングを行い、パターニングされた第１樹脂層３７を第１配線１２と同膜厚に平坦化してもよい。
なお、この第１樹脂層３７の形成工程と同時に、後述する応力緩和層３０を形成してもよい。

次に図７（ｂ）に示すように、第１配線１２等を覆うように第２磁性層３１を形成する。
具体的には、第１配線１２および第１磁性層３５の表面に、上述した第１磁性層３５の形成方法と同様に第２磁性層３１を形成する。次に、上述した内側貫通孔および外側貫通孔を形成することにより、第１配線の端部を露出させつつ第１配線の中央部を覆うように第２磁性層３１を形成する。次に、第２磁性層３１の平面形状をパターニングする。その際、インダクタ素子の形成領域の近傍のみに第２磁性層３１を残して、それ以外の領域の第２磁性層３１を除去する。ここで、巻き線の形成領域の内側の第２磁性層３１も除去し、円形の孔５１（図２（ａ）参照）を形成する。もちろん、第２磁性層３１は前述したフェライト以外の物質で形成しても良い。

次に図７（ｃ）に示すように、ウエハ１０ａの表面に所定形状の応力緩和層３０を形成する。この応力緩和層３０の形成工程において、応力緩和層３０と同時に、第１磁性層３５および第２磁性層３１の内側の孔５１に中央樹脂層５０（図３参照）を形成する。具体的な方法は、印刷法やフォトリソグラフィを用いて行うことが可能である。特に、応力緩和層３０および中央樹脂層５０の構成材料として感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層３０および中央樹脂層５０をパターニングすることができる。このように、応力緩和層３０と同時に中央樹脂層５０を形成することにより、製造工程を簡略化して製造コストを低減することができる。

次に図７（ｄ）に示すように、応力緩和層３０の表面に、再配置配線６４および接続端子６３（以下「再配置配線６４等」という。）を形成する。この再配置配線等の形成工程において、再配置配線等と同時に、第２磁性層３１の表面に第２配線２２および連結配線（以下「第２配線２２等」という。）を形成する。その具体的な方法は、上述した第１配線１２等の形成方法と同様である。このように、再配置配線６４等と同時に第２配線２２等を形成することにより、製造工程を簡略化して製造コストを低減することができる。また、メッキやフォトリソグラフィ等を利用して正確に第２配線２２等を形成することが可能になり、所望の特性を備えたインダクタ素子を形成することができる。なお第２磁性層３１の表面に形成された第２配線２２をレーザ等でトリミングすることにより、インダクタ素子特性のチューニングを行うことも可能である。

次に、隣接する第２配線２２間のスペースに第２樹脂層３８（図２（ａ）参照）を形成する。
具体的には、まず第１磁性層３５および第２配線２２の表面全体に第２樹脂層３８となる感光性樹脂を液滴吐出法やスピンコート法等により塗布する。次に、露光および現像することにより、第２樹脂層３８を形成すべき領域、つまり隣接する第２配線２２間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。さらにエッチングを行い、パターニングされた第２樹脂層３８を第２配線２２と同膜厚に平坦化してもよい。
なお、この第２樹脂層３８の形成工程と同時に、前述した中央樹脂層５０を形成してもよい。

次に、インダクタ素子上に第３磁性層３６を形成する。
具体的には、第２磁性層３１の表面に、上述した第１磁性層３５および第２磁性層３１の形成方法と同様に第３磁性層３６を形成する。その際、インダクタ素子の形成領域の近傍のみに第３磁性層３６を残して、それ以外の領域の第３磁性層３６は除去するようにパターニングする。ここで、巻き線の形成領域の内側の第３磁性層３６も除去し、円形の孔５１（図２（ａ）参照）を形成する。第３磁性層３６のパターニングは、上述した第２磁性層３５および第２磁性層３１の形成方法と同様に、ウエットエッチング、またはドライエッチングを用いて行うことが可能である。
以上により、所定パターンの第３磁性層３６が形成される。もちろん、第３磁性層３６は前述したフェライト以外の物質で形成してもよい。

次に図８（ａ）に示すように、ウエハ１０ａの表面全体にソルダーレジスト６６を形成する。なお接続端子６３の上方に、ソルダーレジスト６６の開口部６７を形成する。
次に図８（ｂ）に示すように、その開口部の内側における接続端子６３の表面に、バンプ７８を形成する。
ここで、ウエハ１０ａから個々の電子基板１を分離する。電子基板１の分離は、ダイシング等によって行うことができる。

次に図８（ｃ）に示すように、基体１０の裏面に接着剤７１を塗布する。接着剤７１の塗布は、ディスペンサ等から吐出して行うことが可能である。
次に図８（ｄ）に示すように、放熱部材７２を装着する。まず、銅板を箱状にプレス成型して放熱部材７２を形成する。次に、その放熱部材７２の内側に基体１０を挿入し、放熱部材７２の底面と基体１０の裏面とを接着剤７１により固着する。
以上により、本実施形態に係る電子基板１が完成する。

以上に詳述したように、図５に示す本実施形態に係る電子基板１は、接続端子６３と基体１０との間に応力緩和層３０を設けたので、相手側部材との応力差に起因する電子基板１の変形等を防止することが可能になり、電子基板１の信頼性を向上させることができる。

また、インダクタ素子４０のコア４２が第２磁性層３１で形成されると共に、各磁性層３５，３１，３６がインダクタ素子４０の周囲を取り囲んで閉磁路が形成される。閉磁路タイプにおいては、インダクタ素子４０で発生する磁束が透磁率の高いコア４２の中を主に通るため、インダクタ素子４０の周囲を遮蔽していない開磁路タイプと比して、外部への磁束の漏れが少ない。そのため、インダクタ素子４０と接触する基体１０等の周辺部材との干渉により発生する漏れ電流を防ぐことができる。また、磁束密度をさらに増加させ、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。したがって、インダクタ素子４０の電気的特性を向上させることができる。その結果、本実施形態のインダクタ素子４０を電源回路のチョークコイル等として機能させることが可能になる。

さらに、インダクタ素子４０の巻き線４１の内側には中央樹脂層５０が形成されているため、中央樹脂層５０の外側においてインダクタ素子４０を覆う磁性層３５，３１，３６に、より磁力線を集中させることができる。
なお、中央樹脂層５０を形成しない構成としてもよい。この場合には、巻き線の中心軸の周囲に孔５１を形成することなく、磁性層３５，３１，３６を残留させることになる。

また、各第１配線１１及び第２配線２２の隣接する配線間のスペースに第１樹脂層３７及び第２樹脂層３８が形成されたため、第１配線１１及び第２配線２２の配線間のスペースで磁力線が相殺されることを抑制し、磁性層３５，３１，３６の内部に磁力線を集中させることができる。

（第１変形例）
図９は、第１実施形態の第１変形例に係る電子基板の説明図であり、図１のＡ−Ａ線に相当する部分における断面図である。図９に示すように、第１変形例に係る電子基板は、インダクタ素子４０と基体１０との間に、応力緩和層３０が延設されたものである。

第１変形例では、応力緩和層３０が、基体１０の表面の略全体に形成されている。その応力緩和層３０の表面の一部に、磁性層３５，３１，３６および巻き線４１が形成されている。各磁性層３５，３１，３６を覆うように、ソルダーレジスト６６が形成されている。

このように、インダクタ素子４０の巻き線４１の下層に応力緩和層３０を配置したので、インダクタ素子４０とシリコン等からなる基体１０との距離を確保することができる。
これにより、シリコンとの磁束の干渉によって発生する漏れ電流を抑制することが可能になり、インダクタ素子のＱ値を向上させることができる。したがって、インダクタ素子４０の電気的特性を向上させることができる。

（第２変形例）
図１０は、第１実施形態の第２変形例に係る電子基板の説明図であり、図１のＡ−Ａ線に相当する部分における断面図である。図１０に示すように、第２変形例に係る電子基板は、インダクタ素子４０を挟んで基体１０の反対側に、応力緩和層３０が形成されたものである。

第２変形例では、第１実施形態と同様に、磁性層３５，３１，３６および巻き線４１が形成されている。第２変形例では、各磁性層３５，３１，３６を覆うように、基体１０の表面の略全体に応力緩和層３０が形成されている。そして、インダクタ素子４０の上方における応力緩和層３０の表面に、接続端子１６３が形成されている。その応力緩和層３０を覆うように、ソルダーレジスト６６が形成されている。

このように、インダクタ素子４０の上方に応力緩和層３０を配置したので、インダクタ素子４０の上方に接続端子１６３を配置することが可能になる。これにより、電子基板を省スペース化して小型化することができる。
なお、第１変形例の構成および第２変形例の構成を同時に採用することも可能である。

（第３変形例）
図１１はインダクタ素子の変形例の説明図であり、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＤ−Ｄ線における断面図である。第１実施形態ではリング状のコアを有する立体型インダクタ素子（トロイダルインダクタ素子）を採用したが、これに代えて、図１１（ａ）に示す直線状のコアを有する立体型インダクタ素子１４０を採用することも可能である。

図１１（ａ）に示すように、第１変形例では、基体１０の表面に、フェライトからなる第１磁性層３５がインダクタ素子１４０の形成領域、つまり略直線状に形成されている。この第１磁性層３５は、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成することも可能であるが、液滴吐出法や印刷法等により直接描画形成することも可能である。

図１１（ａ）に示すように、基体１０および第１磁性層３５の表面に、複数の第１配線１２が形成されている。この第１配線１２は、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成されている。また、複数の第１配線１２が平行に配置されている。そして、複数の第１配線１２のうちの一つが、連結配線１２ａを介して、電極１１に連結されている。
さらに、隣接する各第１配線１２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、感光性樹脂からなる第１樹脂層３７が形成されている。この第１樹脂層３７は、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成されている。

その第１配線１２および第１樹脂層３７の端部を露出させつつ、中央部を覆うように、第２磁性層３１が形成されている。この第２磁性層３１は、第１実施形態と同等の材料により、略直線状に形成されている。図１１（ｂ）に示すように、第２磁性層３１の延在方向に垂直な断面は、略半円形状とされている。この第２磁性層３１は、第１実施形態と同様の方法で形成することも可能であるが、液滴吐出法や印刷法等により直接描画形成することも可能である。

図１１（ａ）に示すように、その第２磁性層３１の表面を横断するように、複数の第２配線２２が形成されている。この第２配線２２も、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成されている。また、複数の第２配線２２が平行に配置されている。そして、複数の第２配線２２のうちの一つが、連結配線２２ａを介して、電極２１に連結されている。

この第２配線２２は、隣接する第１配線１２のうち、一方の第１配線１２の内側端部と、他方の第１配線１２の外側端部とを連結するように形成されている。このように、第１配線１２および第２配線２２が順に連結されて、らせん状の巻き線４１が形成されている。また巻き線４１の内側の第２磁性層３１により、直線状のコア４２が構成されている。そして巻き線４１およびコア４２により、立体型インダクタ素子１４０が構成されている。
さらに、隣接する各第２配線２２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、感光性樹脂からなる第２樹脂層３８が形成されている。この第２樹脂層３８は、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成されている。この第２樹脂層３８は、隣接する第１樹脂層３７のうち、一方の第１樹脂層３７の内側端部と、他方の第１樹脂層３７の外側端部とを連結するように形成されている。これにより、隣接する巻き線４１の隙間の全てに第１樹脂層３７及び第２樹脂層３８が形成されることになる。

また図１１（ｂ）に示すように、インダクタ素子１４０の表面には、インダクタ素子１４０を覆うとともに、第１磁性層３５の端部に重なるように、フェライトからなる第３磁性層３６が形成されている。この第３磁性層３６は、第１実施形態と同等の材料により、第１実施形態と同様の方法で形成することも可能であるが、液滴吐出法や印刷法等により直接描画形成することも可能である。

このように、直線状の立体型インダクタ素子１４０を備えた電子基板においても、第１実施形態と同様の効果を奏することができる。

（第２実施形態）
図１２はインダクタ素子の第２実施形態の説明図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＥ−Ｅ線における断面図である。第１実施形態および上記第３変形例では立体型インダクタ素子を採用したが、これに代えて、図１２（ａ）に示す平面型インダクタ素子（スパイラルインダクタ素子）２４０を採用することも可能である。

図１２（ｂ）に示すように、基体１０の表面に第１磁性層３２が形成され、その第１磁性層３２の表面に巻き線４１が形成されている。この巻き線４１は、図１２（ｂ）に示す側面視において同一平面状に、図１２（ａ）に示す平面視において渦巻状に形成されている。なお巻き線４１は、図１２（ａ）に示す略矩形の渦巻状に限られず、略円形や略多角形の渦巻状に形成することも可能である。その巻き線４１の外側端部は、連結配線２２ａを介して電極２１に連結されている。また巻き線４１の内側端部は、連結配線１２ａを介して電極１１に連結されている。この連結配線１２ａは、第１磁性層３２に形成された孔３２ａから第１磁性層３２の裏面に引き回されて、第１磁性層３２の表面に形成された巻き線４１と短絡しないように配置されている。

そして、図１２（ｂ）に示すように、巻き線４１の下層の第１磁性層３２がコア４２として機能することにより、インダクタ素子２４０が構成されている。さらに、インダクタ素子２４０の巻き線４１の配線間に、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる樹脂層３９が形成されている。そして、渦巻き状に形成されたインダクタ素子２４０の表面を覆うように第２磁性層５３が形成され、これらの磁性層３２，５３により、インダクタ素子２４０が外部から遮蔽された閉磁路が形成されている。また、巻き線４１の中心軸の周囲であって、磁性層３２，５３に形成された孔３２ａには、中央樹脂層５０が形成されている。この中央樹脂層５０は、第１磁性層３２および第２磁性層５３と略同層厚に形成されている。

（インダクタ素子の製造方法）
次に、第２実施形態に係るインダクタ素子の製造方法について説明する。なお第１実施形態と同様となる部分については、その詳細な説明を省略する。
図１３および図１４は、本実施形態に係る電子基板の製造方法の工程図であり、図１２のＥ−Ｅ線に相当する部分における断面図である。なお電子基板の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。

まず、図１３（ａ）に示すように、ウエハ１０ａのパッシベーション膜８の表面に、連結配線１２ａを形成する。

次に、図１３（ｂ）に示すように、ウエハ１０ａおよび連結配線１２ａの表面に第１磁性層３２を形成する。また連結配線１２ａの一方端部が露出するように、第１磁性層３２の孔３２ａを形成する。
次に、ウエハ１０ａの表面に所定形状の応力緩和層３０（図１参照）を形成する。

次に、図１３（ｃ）に示すように、第１磁性層３２の表面に、巻き線４１を形成する。この巻き線４１の形成工程において、巻き線４１と同時に、第１磁性層３２の表面に再配置配線および接続端子を形成する。さらに、巻き線４１の内側端部は、連結配線１２ａを介して電極１１と連結し、外側端部には、電極２１とを連結する連結配線２２ａを形成する（図１２参照）。

次に、図１４（ａ）に示すように、巻き線４１の配線間に樹脂層３９を形成する。具体的には、ウエハ１０ａの全面に感光性樹脂を塗布し、巻き線４１の配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。
ここで、この樹脂層３９の形成工程において、樹脂層３９と同時に第１磁性層３２の孔３２ａに中央樹脂層５０を形成する。

続いて、図１４（ｂ）に示すように、巻き線４１を覆うように、第２磁性層５３を形成する。
以上により、本実施形態に係るインダクタ素子２４０をウエハ１０ａ上に形成できる。

上述の第２実施形態によれば、図１２（ｂ）に二点鎖線で示す磁力線が透磁率の高い磁性層３２、５３の内部を主に通る。これにより、磁束の漏れが減少し磁束密度が増加して、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。そのため、平面型インダクタ素子２４０を備えた電子基板においても、第１実施形態と同様の効果を奏することができる。
なお、巻き線４１の中央に形成された第１磁性層３２の孔３２ａに、中央樹脂層５０を形成せずに、第２磁性層５３を残留させる構成としてもよい。

（第１変形例）
図１５は図１２に示した平面型インダクタ素子２４０の変形例の断面図である。上記第２実施形態では基体１０上に単層の平面型インダクタ素子２４０を設け電子基板を構成したが、第１変形例では、基体１０上に２層のインダクタ素子（スパイラルインダクタ素子）２４０Ａ，２４０Ｂを積層形成する。

図１５に示すように、本変形例のインダクタ素子２４０Ａ，２４０Ｂは、第１磁性層３２の表面に形成された巻き線４１Ａと、この巻き線４１Ａの配線間および配線上に形成された第１樹脂層３９Ａと、第１樹脂層３９Ａ上に積層された巻き線４１Ｂとを備えている。さらに、巻き線４１Ｂの配線間にも第２樹脂層３９Ｂが巻き線４１Ｂと同膜厚で形成されている。そして、巻き線４１Ｂおよび第２樹脂層３９Ｂを覆うように、第２磁性層５３が形成されている。また、第１磁性層３２および第２磁性層５３に形成された孔３２ａには、中央樹脂層５０が第１磁性層３２および第２磁性層５３と略同層厚に形成されている。
巻き線４１Ａ、４１Ｂは、平面視で重なるように形成されている。また、巻き線４１Ｂは、図示しない電極により、基体１０の電子回路に接続されている。

（インダクタ素子の製造方法）
次に、第１変形例に係るインダクタ素子の製造方法について、図１６を用いるとともに、図１３を援用して説明する。なお、第１実施形態または第２実施形態と同様となる部分については、その詳細な説明を省略する。
図１６は、第１変形例に係る電子基板の製造方法の工程図であり、図１２（ａ）のＥ−Ｅ線に相当する部分における断面図である。なお電子基板の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。

まず、第１磁性層３２の表面に巻き線４１Ａを形成する工程までは、図１３（ｃ）に示す第２実施形態における巻き線４１を形成する工程と同様の方法で形成する。

次に、図１６（ａ）に示すように、巻き線４１Ａの表面および配線間に第１樹脂層３９Ａを形成する。この時、巻き線４１Ａの表面および配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。そして、パターニングされた第１樹脂層３９Ａの表面をエッチング等により平坦化する。
ここで、この第１樹脂層３９Ａの形成工程と同時に、第１磁性層３２の孔３２ａに中央樹脂層５０を形成する。

次に、図１６（ｂ）に示すように、平坦化された第１樹脂層３９Ａの表面に、さらに巻き線４１Ｂを形成する。
次に、図１６（ｃ）に示すように、巻き線４１Ｂの配線間にも第２樹脂層３９Ｂを巻き線４１Ｂと同膜厚に形成する。さらに、図１６（ｄ）に示すように、インダクタ素子２４０Ａ，２４０Ｂを覆うように第２磁性層５３を形成する。
以上により、本変形例に係るインダクタ素子２４０Ａ，２４０Ｂをウエハ１０ａ上に形成できる。

本変形例では、上記第２実施形態と同様の効果を奏することに加えて、基体１０上に２層のインダクタ素子２４０Ａ，２４０Ｂを積層形成するため、多くの磁束を発生させることができるので、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。
なお、巻き線の中央に形成された第１磁性層３２の孔３２ａに、中央樹脂層５０を形成せずに、第２磁性層５３を残留させる構成としてもよい。

（電子機器）
次に、上述した電子基板を備えた電子機器の例について説明する。
図１７は、携帯電話の斜視図である。上述した電子基板は、携帯電話３００の筐体内部に配置されている。この構成によれば、電気的特性に優れた小型の電子基板を備えているので、電気的特性に優れた小型の携帯電話を提供することができる。

なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、電気的特性に優れた小型の電子機器を提供することができる。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。

例えば、上記実施形態では電子基板の表面にインダクタ素子を形成したが、電子基板の裏面にインダクタ素子を形成して、貫通電極により表面との導通を確保してもよい。また上記実施形態では、電子回路が形成された電子基板にインダクタ素子を形成したが、電気絶縁性材料からなる電子基板にインダクタ素子を形成してもよい。また上記実施形態では、電解メッキ法により第１配線および第２配線を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。

以上説明してきた例では、応力緩和層を有する再配置配線型のウエハレベルパッケージ構造とインダクタ構造の混在構造について述べてきたが、ウエハレベルパッケージ構造はこれに限ることはなく、外部端子部に応力緩和構造を有するウエハレベルパッケージ構造（Ｃｕポスト型ウエハレベルパッケージ構造）など、その他の公知のウエハレベルパッケージ構造とインダクタ構造の混在構造にしても構わない。どちらでも、信頼性やインダクタ特性の双方に優れた構造を提供することができる。

また、上記実施形態では中央樹脂層を応力緩和層等と同時に形成したが、他の樹脂層と同時に形成することも可能である。例えば、中央樹脂層をソルダーレジストと同時に形成してもよい。なお、他の樹脂層の形成工程とは別に、中央樹脂層の形成工程を設けてもよい。

電子基板の説明図である。 インダクタ素子の説明図である。 インダクタ素子の説明図である。 電子基板の変形例の説明図である。 第１実施形態に係る電子基板の説明図である。 第１実施形態に係る電子基板の実装構造の説明図である。 第１実施形態に係る電子基板の製造方法の工程図である。 第１実施形態に係る電子基板の製造方法の工程図である。 第１実施形態の第１変形例に係る電子基板の説明図である。 第１実施形態の第２変形例に係る電子基板の説明図である。 第１実施形態の第３変形例に係る電子基板の説明図である。 第２実施形態に係る電子基板の説明図である。 第２実施形態に係る電子基板の製造方法の工程図である。 第２実施形態に係る電子基板の製造方法の工程図である。 第２実施形態の第１変形例に係る電子基板の説明図である。 第２実施形態の第１変形例に係る電子基板の製造方法の工程図である。 携帯電話の斜視図である。

符号の説明

１…電子基板 １０…基体 ３０…応力緩和層 ３１…第２磁性層 ３２…第１磁性層３５…第１磁性層 ３６…第３磁性層 ３７…第１樹脂層 ３８…第２樹脂層 ３９…樹脂層 ３９Ａ…第１樹脂層 ３９Ｂ…第２樹脂層 ４０，１４０，２４０，２４０Ａ，２４０Ｂ…インダクタ素子 ４１…巻き線 ４２…コア ５０…中央樹脂層 ５３…第２磁性層 ６３…接続端子 ７１…接着剤 ７２…放熱部材 ９０…相手側部材 ３００…電子機器

Claims (17)

1. 基体上にインダクタ素子を備えた電子基板であって、
   相手側部材との接続に使用される接続端子と前記基体との間に設けられ、前記基体と前記相手側部材との応力差を緩和する応力緩和層を備え、
   前記インダクタ素子のコアは磁性体材料で形成されるとともに、前記インダクタ素子の周囲は磁性体材料で覆われ、
   さらに、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする電子基板。
2. 前記磁性体材料は、フェライトであることを特徴とする請求項１に記載の電子基板。
3. 前記磁性体材料は、アモルファス金属であることを特徴とする請求項１に記載の電子基板。
4. 前記非磁性材料は、樹脂であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の電子基板。
5. 前記インダクタ素子は、リング状のコアとらせん状の巻き線とを備えたトロイダルインダクタ素子であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の電子基板。
6. 前記トロイダルインダクタ素子における前記リング状のコアの中心軸の周囲に、非磁性材料が充填されていることを特徴とする請求項５に記載の電子基板。
7. 前記インダクタ素子は、渦巻き状の巻き線が平面内に形成されたスパイラルインダクタ素子であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の電子基板。
8. 前記スパイラルインダクタ素子における前記渦巻き状の巻き線の中心軸の周囲に、非磁性材料が充填されていることを特徴とする請求項７に記載の電子基板。
9. 前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることを特徴とする請求項７又は請求項８に記載の電子基板。
10. 前記応力緩和層は、前記基体と前記インダクタ素子との間に延設されていることを特徴とする請求項１ないし請求項９のいずれか１項に記載の電子基板。
11. 前記応力緩和層は、前記インダクタ素子を挟んで前記基体の反対側に形成されていることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の電子基板。
12. 前記基体の周囲の全部または一部が、前記基体より熱伝導率の高い材料からなる放熱部材で覆われていることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の電子基板。
13. 前記放熱部材は、金属微粒子を分散させた接着剤を介して、前記基体に固着されていることを特徴とする請求項１２に記載の電子基板。
14. 電子回路の接続端子の再配置配線と、渦巻き状の巻き線を備えたスパイラルインダクタ素子とが、基体の表面に形成されてなる電子基板の製造方法であって、
    前記基体上に第１磁性層を形成する工程と、
    前記第１磁性層上に、前記巻き線を形成する工程と、
    前記巻き線の隙間に非磁性層を形成する工程と、
    前記巻き線を覆うように第２磁性層を形成する工程と、を備え、
    前記巻き線を形成する工程において、前記再配置配線を形成することを特徴とする電子基板の製造方法。
15. 前記巻き線の形成工程および前記非磁性層の形成工程を繰り返すことにより、
    複数の前記巻き線を、非磁性層を間に挟んで積層形成することを特徴とする請求項１４に記載の電子基板の製造方法。
16. 前記巻き線の中心軸の周囲に、非磁性層を形成する工程を有することを特徴とする請求項１４又は請求項１５に記載の電子基板の製造方法。
17. 請求項１ないし請求項１３のいずれか１項に記載の電子基板を備えたことを特徴とする電子機器。

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