JP2004221297A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2004221297A JP2004221297A JP2003006613A JP2003006613A JP2004221297A JP 2004221297 A JP2004221297 A JP 2004221297A JP 2003006613 A JP2003006613 A JP 2003006613A JP 2003006613 A JP2003006613 A JP 2003006613A JP 2004221297 A JP2004221297 A JP 2004221297A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- wiring
- wiring layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 149
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 88
- 239000007788 liquid Substances 0.000 claims abstract description 89
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 230000001681 protective effect Effects 0.000 claims description 21
- 238000007788 roughening Methods 0.000 claims description 12
- 238000005245 sintering Methods 0.000 claims description 5
- 238000000608 laser ablation Methods 0.000 claims description 4
- 238000005488 sandblasting Methods 0.000 claims description 4
- YXVFQADLFFNVDS-UHFFFAOYSA-N diammonium citrate Chemical compound [NH4+].[NH4+].[O-]C(=O)CC(O)(C(=O)O)CC([O-])=O YXVFQADLFFNVDS-UHFFFAOYSA-N 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 12
- 230000001939 inductive effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 366
- 239000010408 film Substances 0.000 description 42
- 235000012431 wafers Nutrition 0.000 description 41
- 229910000679 solder Inorganic materials 0.000 description 38
- 239000011651 chromium Substances 0.000 description 36
- 238000005516 engineering process Methods 0.000 description 31
- 239000002585 base Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 26
- 239000004020 conductor Substances 0.000 description 25
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 23
- 230000015572 biosynthetic process Effects 0.000 description 21
- 239000010949 copper Substances 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 21
- 229920001721 polyimide Polymers 0.000 description 21
- 239000009719 polyimide resin Substances 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 18
- 229910052804 chromium Inorganic materials 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 239000010409 thin film Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000003960 organic solvent Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum silicon copper Chemical compound 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910001338 liquidmetal Inorganic materials 0.000 description 1
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01056—Barium [Ba]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】電極12の形成されたウエーハ10の電極12の少なくとも一部を避けた状態となるようにウエーハ10上に応力緩和層14を形成する工程と、電極12から応力緩和層14上にかけて設けられる配線3からなる配線層16を形成する工程と、応力緩和層14の上方で配線層16の配線3に接続される外部電極24aを形成する工程とを有する半導体装置の製造方法であって、配線層16を形成する工程の後に、配線3において外部電極24aが接続される部分に、インクジェット法により誘電性液体を塗布して誘電体層104を形成する工程を有し、半導体装置にキャパシタを形成する
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、CSP(chip scale package)構造の半導体装置の製造方法および半導体装置に関するものである。
【0002】
【従来の技術】
半導体装置の高密度実装を追求すると、ベアチップ実装が理想的である。しかしながら、ベアチップは品質の保証及び取り扱いが難しい。そこで、チップサイズに近いパッケージのCSP(chip scale package)が開発されている。近年では、電子機器の更なる小型化の要求により、更なる高密度実装が要望され、基板上においてCSPの周囲に実装されていた受動部品をCSPに内蔵させてパッケージ化するようにした技術が開発されている。例えば、キャパシタをCSPに内蔵させた技術として、「回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置の製造方法において、前記半導体基板の回路素子形成領域上に絶縁膜を介して第1の導体層を形成する工程と、前記第1の導体層上に誘電体層を形成するとともに、前記誘電体層上に第2の導体層を設けて前記回路素子形成領域上に積層して容量素子を形成する工程と」を具備するものがある(例えば特許文献1)。
【0003】
また、インダクタをCSPに内蔵させた技術として、「回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第1の導体層と、前記複数の第1の導体層上に設けられた複数の柱状電極と、を備える半導体装置の製造方法において、前記絶縁体上に少なくとも1つの第2の導体層を形成する工程と、該第2の導体層により誘導素子を形成する工程と」を具備するものがある(例えば特許文献2)。
【0004】
【特許文献1】
特開2002−57291号公報
【特許文献2】
特開2002−57292号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、受動部品を形成するに際し、具体的な製造方法としてスパッタ法、フォトリソグラフィ法及び電界メッキ法などが用いられており、必要工程数が多くなってコスト高となる問題点があった。
【0006】
本発明は、このような点に鑑みなされたもので、製造工程を簡略化してコスト低減を図ることの可能な半導体装置の製造方法及び半導体製造装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後に、配線において外部電極が接続される部分に、インクジェット法により誘電性液体を塗布して誘電体層を形成する工程を有し、半導体装置にキャパシタを形成するものである。これにより、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって誘電体層を形成する場合に比べて製造工程が簡略化される。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【0008】
また、本発明に係る半導体装置の製造方法は、上記配線層を形成する工程の後において、配線層上に保護膜を形成する工程と、外部電極を形成する工程の前において、保護膜の外部電極に対応する少なくとも一部の領域に開口部を形成する工程と、を更に有し、上記誘電体層を形成する工程では、開口部に対しインクジェット法により誘電性液体を塗布することで誘電体層を形成するものである。これにより、開口部の内側面がガイドとなって開口部内に誘電性液体を収容することができる。よって、開口部内の体積を所定体積に設定した上で打ち込み回数の制御を行うことにより、精度の高い膜厚のコントロールが可能となる。
【0009】
また、本発明に係る半導体装置の製造方法は、上記誘電体層を形成する工程の後において、誘電体層を焼結する工程を有するものである。これにより、誘電体層の誘電率が高まると共に、誘電率が安定する。
【0010】
また、本発明に係る半導体装置の製造方法は、上記誘電体層を形成する工程の後において、誘電体層を焼結する工程と、焼結した誘電体層の上に、導電性液体をインクジェット法により塗布して導電体層を形成する工程とを実施するようにしてもよい。
【0011】
また、本発明に係る半導体装置の製造方法は、上記誘電体層を形成する工程では、インクジェット法により誘電性液体を塗布する吐出ヘッドによる誘電性液体の打ち込み回数を制御して誘電体層の厚みを制御することにより、所望の静電容量を有するキャパシタを形成するものである。このように、インクジェット法を用いることにより、最終的に形成されるキャパシタの静電容量を容易にコントロールすることが可能となる。
【0012】
また、本発明に係る半導体装置の製造方法は、上記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、多層配線層を形成する工程において、多層配線層において隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に前記誘電体層を形成することによりキャパシタを形成し、多層配線層を形成する工程の後、多層配線層の最上層の配線層上に外部電極を形成するものである。このように、多層配線層を有する半導体装置においても、上記と同様にしてキャパシタを形成することが可能である。
【0013】
本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後において、インクジェット法により導電性液体を渦巻状に塗布することにより、配線に電気的に接続されるインダクタを、応力緩和層上に形成する工程を有するものである。これにより、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いた薄膜形成技術により渦巻状の導電体層で成るインダクタを形成する場合に比べて製造工程が簡略化される。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【0014】
また、本発明に係る半導体装置の製造方法は、上記配線層を形成する工程の後において、配線層上に保護膜を形成する工程と、インダクタを形成する工程の前において、保護膜にインダクタに対応する渦巻状の開口パターンを形成する工程と、を更に有し、インダクタを形成する工程では、開口パターンにインクジェット法により導電性液体を塗布することでインダクタを形成するものである。これにより、開口パターンの内側面がガイドとなって開口パターン内に導電性液体を収容することができる。よって、開口パターンの精度、換言すればフォトリソグラフィによるレジストパターンの精度で配線幅を決定できるので、インダクタを精度良く形成することができる。
【0015】
また、本発明に係る半導体装置の製造方法は、上記インダクタを形成する工程の前において、応力緩和層に渦巻状の表面粗化処理を行う工程を有し、インダクタを形成する工程では、表面粗化処理が行われた渦巻状の部分にインクジェット法により導電性液体を塗布することによりインダクタを形成するものである。これにより、導電性液体と応力緩和層との密着性が高まり、信頼性の高い半導体装置を形成することができる。表面粗化処理には、レーザアブレーション又はサンドブラストを用いることができる。
【0016】
また、本発明に係る半導体装置の製造方法は、上記インダクタを形成する工程では、インクジェット法により導電性液体を塗布する吐出ヘッドの導電性液体の打ち込み回数を制御して導電層の厚みを制御することにより、所望の抵抗値を有するインダクタを形成するものである。このように、インクジェット法を用いることにより、最終的に形成されるインダクタの抵抗値を容易にコントロールすることが可能となる。
【0017】
また、本発明に係る半導体装置の製造方法は、上記インダクタを形成する工程では、インクジェット法を用いて導電性液体を塗布する吐出ヘッドの動作を制御して渦巻状の巻数を制御することにより、所望のインダクタンスを有するインダクタを形成するものである。このように、インクジェット法を用いることにより、最終的に形成されるインダクタのインダクタンスを容易にコントロールすることが可能となる。
【0018】
また、本発明に係る半導体装置の製造方法は、上記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、多層配線層を形成する工程において、多層配線層内の少なくとも1つの配線層を、インクジェット法により導電性液体を渦巻状に塗布して形成することにより前記インダクタとするものである。このように、多層配線層を有する半導体装置においても、上記と同様にしてインダクタを形成することが可能である。
【0019】
また、本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、多層配線層を形成する工程は、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に誘電体層を備えてなるキャパシタと、多層配線層の少なくとも1つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも1つずつ有するフィルターを形成する工程を含み、フィルターを形成する工程において、誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成するものである。これにより、インダクタとキャパシタとを有するフィルターを、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて簡略化された製造工程で製造できる。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【0020】
また、本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続された多層配線層を形成する工程を更に有し、多層配線層を形成する工程では、応力緩和層の一面側の配線層がマイクロストップライン構造の線路となるように、応力緩和層の他方の面側の配線層を面状に形成してGNDプレーンとし、マイクロストリップライン構造の線路をインクジェット法により導電性液体を塗布することにより、互いに電磁結合され一定量離間する複数本のストリップ線路を形成してバンドパスフィルタを形成する工程を含むものである。このように、インピーダンスコントロールが容易なマイクロストリップライン構造の線路を形成するに際し、インクジェット法を用いることにより、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて、少ない工程数で製造することが可能となる。その結果、マイクロストリップライン構造の線路によって構成されるバンドパスフィルタを少ない工程数で製造することができ、これにより生産性が向上し、コスト低減を図ることが可能となる。
【0021】
また、本発明に係る半導体装置は、上記の半導体装置の製造方法により製造されたものである。
【0022】
【発明の実施の形態】
本発明の好適な実施の形態について説明する前に、本発明の前提となる技術を説明する。
【0023】
(前提技術)
図4は、本発明の前提となる半導体装置を示す平面図である。この半導体装置は、いわゆるCSPに分類されるもので、半導体チップ1の周辺部に形成された電極12から、能動素子形成面である能動面1aの中央方向に配線3が形成され、各配線3には外部電極5が設けられている。全ての外部電極5は、応力緩和層7の上に設けられているので、回路基板(図示せず)に実装されたときの外部電極と回路基板との間に生じる応力を緩和できるようになっている。また、外部電極5を除く領域には、保護膜としてソルダレジスト層8が形成されている。
【0024】
ここで、電極12は、図1では外部電極5とほぼ同じ程度の大きさで示されているが、実際は外部電極5よりも非常に小さいものである。この電極12は、通常、半導体チップ1の周辺部に配置されることから、半導体チップ1の小型化による電極12間の狭ピッチ化や多ピン化には限界がある。しかしながら、応力緩和層7を能動領域に設け、更に、配線3を能動領域内に配設する(引き込む)ことで、外部電極5については能動領域内の任意の場所に設けることが可能となる。このため、外部電極5を配置する際に能動領域内、すなわち一定の面としての領域が提供できることになり、設置位置の自由度が非常に増し、外部電極5を、回路基板上の電極位置に合わせて例えば図4に示すように格子状に配置するなど、自由に配置位置を決定することができるようになる。
【0025】
図4に示した外部電極5は、配線3を応力緩和層7の上で屈曲させて、格子状に並ぶように設けている。しかし、これは、本発明の必須の構成ではなく、外部電極5は必ずしも格子状に並ぶように設けなくても良い。また電極2と配線3との接合部において、図示させている電極12の幅と配線3の幅は、
配線3<電極12
となっているが、
電極12≦配線3
とすることが好ましい。特に、
電極12<配線3
となる場合には、配線3の抵抗値が小さくなるばかりか、強度が増すので断線が防止される。
【0026】
図1〜図3は、第1の前提技術の半導体装置の製造方法を説明する図である。これらの図は、図4のI−I線断面図に対応するが、図4の外周にさらに応力緩和層が存在する状態として示されている。図1〜図3はウエーハにおける一部拡大図であり、特に半導体装置としたときの1つ分に該当する箇所をとりあげたものである。
【0027】
まず、周知の技術によって、通常、ダイシングを行う前の状態までウエーハ10に電極12その他の素子を形成しておく。なお、本例では、電極12はアルミニウムで形成される。電極12に他の例としてアルミニウム合金系の材料(例えば、アルミニウムシリコンやアルミニウムシリコン銅など)もしくは銅系の材料を用いても良い。
【0028】
また、ウエーハ10の表面には、化学的変化を防止するための酸化膜などからなるパッシベーション膜(図示せず)が形成されている。パッシベーション膜は、電極12を避けるのみならず、ダイシングが行われるスクライブラインも避けて形成される。スクライブラインにパッシベーション膜を形成しないことで、ダイシング時に、パッシベーション膜により発生するゴミの発生を避けることができ、さらに、パッシベーション膜のクラックの発生も防止することができる。
【0029】
図1(A)に示すように、電極12を有するウエーハ10に、絶縁層14を形成する。この絶縁層14は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ10に、感光性のポリイミド樹脂を塗布することにより形成される。絶縁層14は、1〜100μmの範囲、更に好ましくは10μm程度の厚みで形成されることが好ましい。なお、スピンコーティング法では、無駄になるポリイミド樹脂が多いので、ポンプによって帯状にポリイミド樹脂を吐出する装置を使用してもよい。このような装置として、例えばFAS社製のFAS超精密吐出型コーティングシステム(米国特許第4696885号参照)などがある。
【0030】
図1(B)に示すように、絶縁層14に、電極12に対するコンタクトホール14aを形成する。具体的には、露光、現像及び焼成処理によって、電極12の付近からポリイミド樹脂を除去することで、絶縁層14にコンタクトホール14aを形成する。なお同図においては、コンタタトホール14aを形成したときに絶縁層14が電極12と重なる領域を全く残していない。全く絶縁層14を電極12に残さないことで、次工程以降で設けられる配線等の金属との電気的なコンタクトが良好な状態になるという利点があるものの、必ずしもこのような構造にしなければならないわけではない。すなわち、電極12の外周付近に絶縁層14がかかっている構造であったとしても電極12の一部が露出するようにホールが形成されているのであれば充分目的が達成される。この場合には、配線層の屈曲数が減るので断線等による配線信頼性の低下を防止できる。
【0031】
ここで、コンタクトホール14aにはテーパが付けられている。したがって、コンタタトホール14aを形成する端部において、絶縁層14は傾斜して形成されている。このような形状は、露光及び現像の条件を設定することで形成される。さらに、電極12上をO2 プラズマ処理すれば、たとえ電極12上に若干ポリイミド樹脂が残っていたとしてもそのポリイミド樹脂を完全に除去できる。こうして形成された絶縁層14は、完成品としての半導体装置において応力緩和層となる。
【0032】
なお、本例では樹脂に感光性ポリイミド樹脂を用いたが、感光性のない樹脂を用いても良い。例えばシリコーン変性ポリイミド樹脂、エポキシ樹脂やシリコーン変性エポキシ樹脂等、固化したときのヤング率が低く(1×1010Pa以下)、応力緩和の働きを果たせる材質を用いると良い。
【0033】
図1(C)に示すように、スパッタリングによってウエーハ10の全面に配線層としてのクローム(Cr)層16を形成する。このクローム(Cr)層16から、最終的に配線3(図4参照)が形成される。クローム(Cr)層16は、電極12上から絶縁層14上にかけて形成される。ここで、クローム(Cr)層16の材質は、絶縁層14を構成するポリイミドとの密着性が良いことから選択された。あるいは、耐クラック性を考慮すれば、アルミニウムやアルミシリコン、アルミカッパー等のアルミニウム合金又はカッパー合金又は銅(Cu)又は金のような延展性(延びる性質)のある金属でもよい。または、耐湿性に優れたチタンを選択すれば、腐食による断線を防止することができる。チタンは、ポリイミドとの密着性の観点からも好ましく、チタンタングステンを用いても良い。
【0034】
クローム(Cr)層16との密着性を考慮すると、ポリイミド等からなる絶縁層14の表面を荒らすことが好ましい。例えば、プラズマ(O2、CF4)にさらすドライ処理や、酸又はアルカリによるウエット処理を行うことで、絶縁層14の表面を荒らすことができる。
【0035】
また、コンタタトホール14a内において絶縁層14の端部が傾斜しているので、この領域ではクローム(Cr)層16も同様に傾斜して形成される。クローム(Cr)層16は、完成品としての半導体装置においては配線3(図4参照)になるとともに、製造途中においてはその後に層を形成する際のポリイミド樹脂に対する拡散防止層となる。なお拡散防止層としてはクローム(Cr)に限るものではなく、前述の配線材料全てのものが有効である。
【0036】
図1(D)に示すように、クローム(Cr)層16の上に、フォトレジストを塗布してレジスト層18を形成する。
図1(E)に示すように、露光、現像及び焼成処理によって、レジスト層18の一部を除去する。残されたレジスト層18は、電極12から絶縁層14の中央方向に向けて形成されている。詳しくは、残されたレジスト層18は、絶縁層14の上では、一つの電極12上のレジスト層18と他の電極12上のレジスト層18とか連続しないように(各々独立した状態に)なっている。
【0037】
そして、図1(E)に示すレジスト層18によって覆われた領域のみを残して(すなわちレジスト層18をマスクとして)、クローム(Cr)層16をエッチングし、レジスト層18を剥離する。以上、これらの前工程ではウエーハプロセスにおける金属薄膜形成技術を適用したものである。こうしてエッチングされたクローム(Cr)層16は、図2(A)に示すようになる。
【0038】
図2(A)において、クローム(Cr)層16は、電極12から絶縁層14にかけて形成されている。詳しくは、クローム(Cr)層16は、一つの電極12と他の電極12との間が連続しないようになっている。つまり、それぞれの電極12に対応する配線を構成できるように、クローム(Cr)層16が形成される。
【0039】
図2(B)に示すように、少なくともクローム(Cr)層16を含む最上段の層に、導電体層としての銅(Cu)層20を、スパッタリングによって形成する。銅(Cu)層20は、外部電極との密着性を高める接合層となるバリアメタル層である。この導電体層には、銅(Cu)の代わりにニッケル(Ni)を使用しても良い。
【0040】
図2(C)に示すように銅(Cu)層20の上にレジスト層22を形成し、図2(D)に示すようにレジスト層22の一部を、露光、現像及び焼成処理して、取り除く。そうすると、取り除く領域は、絶縁層14の上方であって、かつ、クローム(Cr)層16の上方に位置するレジスト層22の少なくとも一部が除去される。
【0041】
図2(E)に示すように、レジスト層22が部分的に除去された領域に、外部電極5(図4参照)としてのハンダボールになるハンダ24を厚層状に形成する。ここで厚みは、その後のハンダボール形成時に要求されるボール径に対応したハンダ量で決まる。ハンダ24の層は、電解メッキや印刷等により形成される。
【0042】
図2(F)に示すように、図2(B)に示すレジスト層22を剥離し、銅(Cu)層20をエッチングする。そして、図2(G)に示すように、ハンダ24を、ウェットバックによって半球以上のボール状にして、外部電極(図4参照)としてのハンダボール24aを形成する。
【0043】
続いて、クローム(Cr)層16等の酸化を防止するためや、完成した半導体装置における耐湿性の向上や、表面の機械的保護等の目的を達成するための処理を、図3A及び図3Bに示すようにして行う。
【0044】
図3Aに示すように、ウエーハ10の全面に、感光性のソルダレジスト層28を塗布により形成する。そして、露光、現像及び焼成処理を行って、ソルダレジスト層28のうち、ハンダボール24aを覆っている部分及びその付近の領域を除去する。こうして、残されたソルダレジスト層28は、酸化防止膜として、また最終的に半導体装置となったときの保護膜としてや、更には防湿性の向上を目的とした保護膜となる。そして、電気的特性の検査を行い、必要であれば製品番号や製造者名などを印刷する。
【0045】
続いて、ダイシングを行って、図3Cに示すように個々の半導体装置に切断する。ここで、ダイシングを行う位置は、図4Bと図4Cを比較して明らかなように、絶縁層14を避ける位置である。したがって、ウエーハ10に対してのみダイシングが行われので、性質の異なる材料からなる複数層を切断するときの問題を避けることができる。ダイシング工程は従来通りの方法によって行われる。
【0046】
こうして形成された半導体装置によれば、絶縁層14が応力緩和層7(図4参照)となるので、回路基板(図示せず)と半導体チップ1(図4参照)との間の熱膨張係数の差による応力が緩和される。
【0047】
以上説明した半導体装置の製造方法によれば、ウエーハプロセスにおいてほぼ全ての工程が完結する。言い換えると、実装基板と接続する外部端子を形成する工程がウエーハプロセス内で行えることになり、従来のパッケージング工程、すなわち個々の半導体チップを扱って、個々の半導体チップに対してそれぞれインナーリードボンディング工程や外部端子形成工程等を行わなくとも良い。また、応力緩和層を形成するときに、パターニングされたフィルムなどの基板が不要になる。これらの理由から、低コストかつ高品質の半導体装置を得ることができる。
【0048】
本例では応力緩和層としての樹脂を感光性のポリイミド樹脂としたが、それ以外にも非感光性の樹脂を用いても良い。また、本例において配線層16を二層以上に設けても良い。層を重ねれば一般的に層厚が増し、配線抵抗を下げることができる。特に配線のうちの一層をクローム(Cr)とした場合には、銅(Cu)や金はクローム(Cr)よりも電気的抵抗が低いため、組み合わせることで配線抵抗を下げることができる。あるいは、応力緩和層上にチタン層を形成し、このチタン層の上にニッケル層、又は白金及び金からなる層を形成してもよい。または、白金及び金の二層を配線としてもよい。
【0049】
以上の説明により本発明の前提技術が明らかになったところで、続いて本発明の実施の形態を説明する。なお、以降の各図面は、説明を分かりやすくするために一部を拡大して示したものである。特に以下の説明においては、最終的に個片にしたときの1つの半導体装置を想定して説明してあるため、用いている用語や形状等において若干実際と異なる箇所がある。半導体チップと記載している箇所は、その意味の通り個片(すなわちチップ状)のものを指す場合にとどまらず、個片になっていないウエーハ状のものを指す場合もある。すなわち、ここでいう半導体チップとは、ベース基板(例えばシリコンからなる)上に切り離したとしても使える所定の回路が形成されていれば良く、切り離されて個片となっているかそれとも一体となっているかについては特に限定する必要はない。また配線等の説明に必要な個所の代表的な箇所のみを取り上げているので、各図にはその他の箇所に同様のものやその他の構造が省略されている。
【0050】
また、以下の各実施の形態における半導体装置の製造方法は、ダイシング前のウエーハ上で行っても、ウエーハをダイシングした後の個々の半導体装置上で行ってもよいものとする。
【0051】
実施の形態1.
本実施の形態1及び後述の実施の形態2は、上記前提技術によるCSP構造の半導体装置にキャパシタを形成するものである。
【0052】
図5は本実施の形態1の半導体装置の製造方法の説明図である。なお、本実施の形態1は、図1(A)〜(E)、図2(A)に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態1が前提技術と相違する部分を中心に説明する。
配線層としてクローム(Cr)層16に配線3を形成した後、図5(A)に示すように、ウエーハ10の全面に絶縁層102を形成する。この絶縁層102は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ10に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図5(B)に示すように、絶縁層102において応力緩和層としての絶縁層14の上方にあたる一部の領域に開口部102aを形成して配線3の一部を露呈させる。具体的には、フォトリソグラフィ法による露光、現像及び焼成処理によって、絶縁層14の上方にあたる一部の領域から絶縁層102の一部を除去することで絶縁層102に開口部102aを形成し、これにより開口部102aの底面から配線3を露呈させるものである。
【0053】
そして、図5(C)に示すように、開口部102aによって露呈された配線3上に、インクジェット法により誘電性液体を塗布して誘電体層104を形成する。具体的には、インクジェットプリンタなどで用いられる吐出ヘッド101を用いて誘電性液体を塗布することにより形成される。ここで、この誘電性液体には、比誘電率が例えば4以上の高誘電材料を用いることが好ましく、具体的には、例えば液晶ポリマーなどの誘電体や、チタン酸バリウムフィラーと有機溶剤を混合した誘電体混合液体、ニオブ酸リチウムフィラーと有機溶剤とを混合した誘電体混合液体が用いられる。
【0054】
そして、誘電体層104を焼結して誘電体層104の誘電率を高めると共に、誘電率を安定させる。その後、焼結された誘電体層104上に、上記前提技術で述べたように外部電極としてのハンダボール24aを形成する。ハンダボール24a形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置100に切断する。以上により、本実施の形態1の半導体装置100が形成される。
【0055】
なお、図5では、図1に示された導電体層(銅(Cu)層)20が省略されているが、上記と同様の手順で形成しても、形成しなくても良く、いずれにしても誘電体層104上に外部電極としてのハンダボール24aが形成されていればよい。また、本実施の形態1では、絶縁層102がウエーハ10の全面に塗布されているため、上記の前提技術においてハンダボール24a形成後に形成されていた保護膜26と同様の機能を有していることから、ハンダボール24a形成後の保護膜形成工程は省略してもよい。なお、省略せずに、図5(D)で示したウエーハ10に対して保護膜形成工程を行って保護膜を2重に設けた構造としても良い。
【0056】
以上により、誘電体層104の下面の配線3と、誘電体層104の上面のハンダボール24aとが誘電体層104を挟む電極となってキャパシタが形成される(なお、誘電体層104の上面に導電体層が形成されている場合には、導電体層が電極として機能する)。なお、インクジェット法による吐出を行う吐出ヘッド101としては、1回の打ち込みで液体を所定量吐出できる形式のものであればよく、圧電駆動式、静電駆動式、バブルジェット(登録商標)式など、各種の方式のものを採用できる。
【0057】
なお、本実施の形態1では、配線層としてのクローム(Cr)層16上に絶縁層102を形成し、その絶縁層102に開口部102aを形成して、その開口部102aに対して誘電性液体を塗布して誘電体層104を形成しているが、絶縁層102及び開口部102aを形成することなく、配線3において外部電極が接続される部分に、直接誘電性液体を塗布して誘電体層104を形成するようにしても良い。
【0058】
このように、本実施の形態1によれば、キャパシタを構成する誘電体層104を形成するに際し、インクジェット法を用いるため、フォトリソグラフィ法、スパッタ法を用いて誘電体層を形成する従来技術と比較して製造工程が簡略化される。従来技術では、具体的にはまず、絶縁層102を形成し、フォトリソグラフィ法を用いて絶縁層102に所望の開口部を形成し、その後、誘電体材料をスパッタ法を用いて堆積させることにより誘電体層104を形成している。これに対し、本発明のインクジェット法を用いた膜形成技術によれば、目的箇所をねらって誘電性材料を塗布するだけで誘電体層を形成できる。このように、製造工程の簡略化が図れるため、生産性が向上し、製造コスト低減を図ることが可能となる。
【0059】
また、インクジェット法によれば、必要な箇所のみに対してだけ誘電材料を有する液体を塗布できるため、スパッタ法及びフォトリソグラフィ法などを用いて誘電体層を形成する方法と比較して、材料の使用量低減を図ることが可能となり、この面からも製造コスト低減を図ることができる。
【0060】
また、インジェット法によれば、吐出ヘッド101による誘電性液体の打ち込み回数によって必要量だけ塗布できるため、スパッタ法を用いた薄膜形成に比べて誘電体層104の膜厚コントロールが容易となる。ここで、図6に示すように誘電体層の膜厚をt、誘電体の比誘電率をεr 、真空の誘電率をε0 、誘電体の、電極の面積をS、静電容量をCとすると、次式(1)式が成り立つことから、上述したように膜厚の制御が可能となることにより、静電容量Cの制御も容易となる。よって、誘電性液体の打ち込み回数を制御して誘電体層104の厚みを制御することにより、所望の静電容量を有するキャパシタを容易に形成することが可能となる。
【0061】
C=εrε0・S/t ・・・ (1)
【0062】
また、本実施の形態1では、開口部102a内に誘電性液体を塗布するようにしているので、開口部102aの内側面がガイドとなって開口部102a内に誘電性液体を収容することができる。よって、開口部102a内の体積を所定体積に設定した上で打ち込み回数の制御を行うことにより、精度の高い膜厚のコントロールが可能となっている。
【0063】
また、開口部102aの内側面が外方に傾斜する形状となっているため、誘電性液体が開口部102a内へ確実に流れ込み、塗布した誘電性液体を確実に開口部102a内に収容することができるようになっている。なお、開口部102aの内側面は、上記のように外方に傾斜する形状に限られたものではなく、垂直に形成するようにしても良い。この場合、上記利点は多少軽減するものの、膜厚のコントロールを更に容易に行うことが可能となる。
【0064】
また、インクジェット法によれば、ウエーハ10上の異なる場所にそれぞれ異なる量の塗布が可能となるため、半導体チップ毎に塗布量を変えることにより、半導体チップ毎に異なる静電容量のキャパシタを形成することができる。
【0065】
また、インクジェット法によれば、誘電性液体を貯留するタンクを複数設け、各タンクそれぞれに異なる誘電性液体を貯留しておくことにより、半導体チップ毎に誘電性液体を変えて塗布することも可能となる。
【0066】
実施の形態2.
図7は実施の形態2の半導体装置の製造方法の説明図である。なお、本実施の形態2は、実施の形態1において図5(C)に示した工程の後、誘電体層104を焼結するまでの工程は上記と同様であるため、ここでは本実施の形態2が実施の形態1と相違する部分を中心に説明する。
【0067】
本実施の形態2は、焼結された誘電体層104上に、図7(A)に示すように吐出ヘッド101により導電性液体を塗布することにより導電体層112形成する。この導電体層112は、上記の前提技術の銅(Cu)層20に相当するもので、銅(Cu)で形成される他、ニッケル(Ni)で形成するようにしてもよい。そして、導電体層112上に、上記前提技術で述べたように外部電極としてのハンダボール24aを形成する。ハンダボール24a形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置110に切断する。以上により、本実施の形態2の半導体装置110が形成される。
【0068】
本実施の形態2は、上記実施の形態1とほぼ同様の作用効果が得られると共に、上記の前提技術においてスパッタ法で形成されていた導電体層を、インクジェット法により形成できるため、インクジェット法による誘電体層104の形成の場合と同様に、製造工程の簡略化、材料の使用量低減、製造コスト低減を果たすことができる。
【0069】
なお、上記実施の形態1及び実施の形態2では、配線層が一層の単配線構造においてインクジェット法により誘電体層を形成してキャパシタを形成する場合を例示して説明したが、多層配線構造においても同様にしてキャパシタを形成することができる。
【0070】
図8は、多層配線構造内にキャパシタが形成された半導体装置を示す図である。図8に示す半導体装置120においては、電極122が設けられたウエーハ124上に、第1の絶縁層(第1の応力緩和層)126、第1の配線層128、第2の絶縁層(第2の応力緩和層)130、第2の配線層132が設けられている。第2の絶縁層130には、窪み部130aが形成されており、窪み部130aの底面からは第1の配線層128に設けられた第1の配線128aの一部が露呈されている。その露呈された部分に、吐出ヘッド101により誘電性液体が塗布されて誘電体層134を形成している。そして、第2の配線層132には、誘電体層134の上面から窪み部130aの図示右側側面を経て第2の絶縁層130の上面にかけて第2の配線132aが形成され、そして、最上層の配線層である第2の配線132aにおいて誘電体層134の上方にあたる部分に、外部電極としてのハンダボール136が形成された構造となっている。
【0071】
このように第1の配線128aと第2の配線132aとの間に誘電体層134が形成されてキャパシタが構成されている。ここで、誘電体層形成後は実施の形態1、実施の形態2の何れの製造方法を採用しても良く、要するに、絶縁層(応力緩和層)と配線層とが交互に積層され、隣接する配線層同士が電気的に接続される多層配線構造においても、上記実施の形態1及び実施の形態2の製造方法によりキャパシタを形成することが可能である。なお、多層構造は、図8に示した2層に限られたものではなく、何層であっても本発明の実施の形態に含まれるものとみなす。
【0072】
実施の形態3.
本実施の形態3は、上記前提技術によるCSP構造の半導体装置にインダクタを形成するものである。
【0073】
図9は、実施の形態3の半導体装置の製造方法の説明図である。図10は図9に示す製造方法により形成された半導体装置の平面図である。なお、図9に示した製造過程は、図10のA−A断面における製造過程に相当する。
本実施の形態3は、図1(A)〜(E)、図2(A)に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態3が前提技術と相違する部分を中心に説明する。
【0074】
配線層としてクローム(Cr)層16に配線3を形成した後、その上に、渦巻状の凹状の開口パターンを有する層を形成する。具体的には、まず、図9(A)に示すようにウエーハ10の全面に絶縁層142を形成する。この絶縁層142は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ10に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図9(B)、図10に示すように、フォトリソグラフィ法による露光、現像及び焼成処理によって絶縁層142に渦巻状の凹状の開口パターン142aを形成する。
【0075】
渦巻状の開口パターン142aは、渦巻状の外方端部が配線3において電極12と反対側の端部上に位置し、その電極12の端部を露呈させると共に、内方端部がハンダボールが形成される箇所に位置するように形成される。ここで、渦巻状の開口パターン142aは、所定のターン数、所定の線幅となるように形成される。そして、図9(C)に示すように渦巻状の開口パターン142a部分にと出ヘッド101により導電性液体を塗布する。これにより渦巻状に形成された導電体層でなるインダクタ144が形成される。ここで、この導電性液体には、例えば、導体、導体混合液体、液体金属などが用いられ、具体的には例えば水銀や、銀フィラーを含有する有機溶剤や、銀フィラーを含有するエポキシ樹脂などが用いられる。
【0076】
そして、上記前提技術と同様の方法により、図9(D)に示すようにインダクタ144の内方端部上に外部電極としてのハンダボール24aを形成する。ハンダボール24a形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置140に切断する。以上により、本実施の形態3の半導体装置140が形成される。
【0077】
なお、本実施の形態3では、絶縁層142は、配線3の上に形成されているため、配線3の保護膜として機能しているが、インダクタ144については露呈された状態となっているため、このインダクタ144を保護するために更に保護膜としての絶縁層を形成することが好ましい。
【0078】
また、本実施の形態3では、配線層16上に絶縁層142を形成し、その絶縁層142に渦巻状の開口パターン142aを形成しているが、換言すると、配線層16上に、以降の工程で塗布される導電性液体を保持するための開口パターン142aを有する層を形成しているが、この層を形成することなく、直接、インクジェット法により導電性液体を渦巻状に塗布することにより、配線3に電気的に接続されるインダクタ144を、絶縁層14上に形成するようにしてもよい。
【0079】
本実施の形態3によれば、インダクタ144を形成するに際し、インクジェット法を用いているため、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いてインダクタを形成する従来技術と比較して製造工程が簡略化される。従来技術では、具体的には、まず、スパッタ法によりUBM層を形成し、その後、レジスト層を形成し、フォトリソグラフィ法を用いてレジスト層に所望の渦巻状の開口パターンを形成する。その後、この渦巻状の開口パターン部分に電界メッキ法を用いて導電体層を形成することによりインダクタを形成している。これに対し、本発明のインクジェット法を用いた膜形成技術によれば、単に吐出ヘッド101を制御して導電性液体を渦巻状に塗布することによりインダクタ144を形成できる。このように、製造工程の簡略化が図れるため、生産性が向上し、製造コスト低減を図ることが可能となる。
【0080】
また、インクジェット法によれば、渦巻状の開口パターン142aのみに対してだけ導電性液体を塗布することが可能となる。このため、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いてインダクタを形成する方法と比較して、必要箇所だけに塗布できるため、材料の使用量低減を図ることが可能となり、この面からも製造コスト低減を図ることができる。
【0081】
また、インクジェット法によれば、吐出ヘッド101による導電性液体の打ち込み回数によって必要量だけ塗布できるため、電解メッキ法を用いた薄膜形成に比べてインダクタ144を構成する導電体層の膜厚コントロールが容易に行える。よって、膜厚に依存する抵抗値の調整も容易であり、膜厚を制御することにより、所望の抵抗値を有するインダクタ144を容易に形成することが可能となる。また、膜厚は、吐出ヘッド101からの導電性液体の打ち込み回数で決定されるため、非常に精度の高い膜厚コントロールが可能となっている。
【0082】
また、インクジェット法によれば、ウエーハ10上の異なる場所に、それぞれ異なる打ち込み回数で導電性液体を塗布できるため、半導体チップ毎に異なる抵抗値のインダクタを形成することができる。
【0083】
また、開口パターン142aにおける渦巻状部分の巻数を変更し、その巻数に合わせて吐出ヘッド101の駆動を制御して導電性液体を塗布する渦巻状部分の巻数を制御することにより、所望のインダクタンスを有するインダクタ144を形成することが可能となる。
【0084】
また、渦巻状の凹状の開口パターン142a部分に導電性液体を塗布するようにしたため、開口パターン142aの内側面がガイドとなって開口パターン142a内に導電性液体を収容することができる。よって、開口パターン142aの形成精度、換言すればフォトリソグラフィによるレジストパターンの精度で配線幅を決定できるので、インダクタ144を精度良く形成することができる。なお、開口パターン142aの内側面は図9では垂直に形成されているが、外方側に傾斜させた形状としても良い。この場合、塗布された導電性液体の開口パターン142a内への流れ込みが容易となり、塗布した導電性液体を確実に開口パターン142a内に収容することが可能となる。
【0085】
また、インクジェット法によれば、導電性液体を貯留するタンクを複数設け、各タンクそれぞれに異なる導電性液体を貯留しておくことにより、半導体チップ毎に導電性液体を変えて塗布することも可能となる。
【0086】
実施の形態4.
本実施の形態4は、インダクタを形成する層の表面に表面粗化処理を行い、その表面粗化処理を施した部分にインクジェット法を用いて渦巻状に導電性液体を塗布することでCSP構造の半導体装置にインダクタを形成するようにしたものである。
【0087】
図11は、実施の形態4の半導体装置の製造方法の説明図である。なお、本実施の形態4は、図1(A)〜(E)、図2(A)に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態4が前提技術と相違する部分を中心に説明する。
【0088】
配線層としてクローム(Cr)層16に配線3を形成した後、図11(A)に示すように、ウエーハ10の全面に絶縁層152を形成する。この絶縁層152は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ10に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図11(B)に示すように、絶縁層152において、絶縁層14の上方にあたる一部の領域に開口部152aを形成して配線3の一部を露呈させる。具体的には、フォトリソグラフィ法による露光、現像及び焼成処理によって、絶縁層14の上方にあたる一部の領域から絶縁層152の一部を除去することで絶縁層152に開口部152aを形成し、これにより開口部152aの底面から配線3を露呈させる。
【0089】
そして、図11(C)に示すように、配線3が露呈した部分から絶縁層152上において、渦巻状に表面粗化処理を行い、次の工程で塗布される導電性液体との密着性を高める処理を行う。具体的には、レーザーヘッド160を用いたレーザーアブレーションやサンドブラストにより絶縁層152上に物理的な疎密を作り出すことで、絶縁層152の表面を荒らす。なお、表面粗化処理が施された渦巻状のパターン152bは、外方端部が配線3において電極12と反対側の端部上に位置し、内方端部がハンダボール24aが形成される箇所に位置するように形成される。ここで、渦巻状の開口パターン142aは、所定のターン数、所定の線幅となるように形成される。
【0090】
そして、図11(D)に示すように、その表面が荒らされた部分、すなわち渦状のパターン152b部分をねらって吐出ヘッド101により導電性液体を塗布する。これにより、渦巻状に形成された導電体層でなるインダクタ154が形成される。ついで、インダクタ154の内方端部上に外部電極としてのハンダボール24aを形成する。ハンダボール24a形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置150に切断する。以上により、本実施の形態3の半導体装置150が形成される。
【0091】
なお、本実施の形態4では、絶縁層152が配線3の上に形成されているため、配線3の保護膜として機能しているが、インダクタ154については露呈された状態となっているため、このインダクタ154を保護するために更に保護膜としての絶縁層を形成することが好ましい。以下に、インダクタ154を保護するための保護膜を形成する場合の工程について説明する。
【0092】
図12は、インダクタを保護するための保護膜を形成する工程の説明図である。
図11(D)で示す工程の後、図12(A)に示すようにウエーハ10の全面に例えば感光性のポリイミド樹脂を塗布することで絶縁層156を形成する。この絶縁層156が保護膜となる。そして、図12(B)に示すようにフォトリソグラフィにより絶縁層156の一部を除去してインダクタ154の外方端部を露呈させ、図11(C)に示すように、その露呈された部分に外部電極としてのハンダボール24aを形成する。
【0093】
本実施の形態4によれば、絶縁層152において導電性液体を塗布する部分に予め表面粗化処理を施しておくため、導電性液体との密着性が高まり、信頼性の高い半導体装置150を得ることができる。
【0094】
また、本実施の形態4では、完成品としての半導体装置150において応力緩和層となる絶縁層14の上に配線層16が形成され、配線層16の上に応力緩和層となる絶縁層152が形成され、絶縁層152の上にインダクタ154を構成する導電体層(配線層)が形成され、隣接する配線層同士が電気的に接続された多層配線構造を成している。しかしながら、本発明のインクジェット法を用いたインダクタの形成は、図14に示したような多層配線構造の配線層を形成する際に限られず、単配線構造の配線層を形成する際にも同様に適用できる。また、多層配線層の層の数は、特に限定されるものではなく、何層でも本発明の実施の形態に含まれるものとみなす。
【0095】
実施の形態5.
本実施の形態5は、上記前提技術によるCSP構造の半導体装置上に形成される多層配線層内にキャパシタとインダクタとをそれぞれ少なくとも1つずつ有するフィルターを形成するもので、キャパシタの形成に際しては上記実施の形態1又は2の製造方法を使用し、インダクタの形成に際しては実施の形態3又は4の製造方法を使用するものである。以下では、ローパスフィルタを形成する場合を例に説明する。
【0096】
図13は、本実施の形態5の半導体装置の説明図で、特に(A)は、本実施の形態5の半導体装置の平面図、(B)は(A)の回路図である。図14は図13の半導体装置の製造方法の説明図である。なお、本実施の形態5は、図11(A)〜(D)に示す工程を実施後、図12(A)、(B)を実施して絶縁層156に開口部156aを形成するまでの工程は実施の形態4と同様であるため詳細説明は省略し、それ以降の工程について説明する。
【0097】
絶縁層156に開口部156aを形成した後、図14(A)に示すように、絶縁層156上面の一部に表面粗化処理を行い、次の工程で塗布される導電性液体との密着性を高める処理を行う。具体的には、レーザーヘッド160を用いたレーザーアブレーションやサンドブラストにより絶縁層156上に物理的な疎密を作り出すことで、絶縁層156の表面を荒らす。
【0098】
そして、図14(B)に示すように、インダクタ154の内方端部から絶縁層156において表面粗化処理が施された部分をねらって吐出ヘッド101により導電性液体を塗布して配線172を形成する。ついで、配線172においてインダクタ154の内方端部の上方に位置する部分に、図14(C)に示すように、吐出ヘッド101により誘電性液体を塗布して誘電体層174を形成し、該誘電体層174を焼結させる。
【0099】
そして、図14(D)に示すように、焼結された誘電体層174上に、上記前提技術で述べたように外部電極としてのハンダボール24aを形成する。なお、ハンダボール24aを形成する前に、実施の形態2のように、焼結された誘電体層174上に導電体層112を形成するようにしてもよい。このハンダボール24aをGNDに設定することにより、インダクタ154の一方の端部が電極12に接続され、他方の端部が誘電体層174を介してGNDに接続された構造となり、図13(B)の回路図に示すようなローパスフィルタが形成される。このように構成されたローパスフィルタにおいては、半導体チップ1からの出力信号が電極12を介してローパスフィルタに入力される。
【0100】
ハンダボール24a形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置170に切断する。以上により、本実施の形態5の半導体装置170が形成される。
【0101】
本実施の形態5によれば、インダクタとキャパシタとを有するフィルターを形成するに際し、インクジェット法により導電性液体、誘電性液体を必要箇所に塗布して膜形成を行う方法を用いるため、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて製造工程が簡略化される。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【0102】
なお、本実施の形態5では、ローパスフィルタを形成する場合を例に説明したが、ローパスフィルタに限られたものではない。要は、CSP構造の半導体装置上に形成された多層配線層内において、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と外部電極との間に誘電体層を備えてなるキャパシタと、多層配線層の少なくとも1つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも1つずつ有するフィルターを形成するに際し、前記誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成するようにされればよく、最終的に形成されるフィルターの種類は特に限定されるものではない。
【0103】
実施の形態6.
本実施の形態6は、マイクロストリップライン構造の線路部分をインクジェット法による導電性液体の塗布により形成するようにしたものである。
【0104】
図15は本実施の形態6の半導体装置の平面図、図16(A)は図15のA−A断面図、図16(B)は図15のB−B断面図、図16(C)は図15のC−C断面図を示す図である。
図15及び図16に示す半導体装置180においては、ウエーハ10上に、接地電位が供給されるGND182と、第1の電極184と、第2の電極186とが形成されている。そして、図16(A)に示すように、GND182から第1の絶縁層188にかけてGNDプレーン190が形成されている。GNDプレーン190の上部には第2の絶縁層192が形成されている。
【0105】
第2の絶縁層192には、第1の外部電極としての第1のハンダボール194を形成するための第1の窪み部192a(図16B参照)と、第2の外部電極としての第2のハンダボール196を形成するための第2の窪み部(図示せず)とが形成されている。第1の電極184から第1の窪み部192aにかけては配線198が形成されており、この配線198は、マイクロストリップライン構造の線路となっている。
【0106】
ここで、マイクロストリップライン構造とは、図17に示すように、GNDプレーンの上に誘電体層(絶縁層)を配置し、その上に配線を配置した構造を指し、配線の特性インピーダンスを容易にコントロールできる線路構造として知られているものである。
【0107】
ここで、図17に示したマイクロストリップライン構造の線路の特性インピーダンスZ0 は、次式(2)に示す近似式で表される。
Z0 =(σ0 )/ε1/2(a/b+2/π(1+ln(1+πa/2b)))・・・ (2)
【0108】
ただし、σ0 :真空の特性インピーダンス377Ω、a:線路幅(mm)、b:絶縁層の厚み(mm)、ε:絶縁層の比誘電率である。
【0109】
配線198は、図16(B)の断面に示されるように、GNDプレーン190の上に絶縁層192が配置され、その上に配置されたマイクロストリップライン構造の線路となっている。本実施の形態6では、この配線198が吐出ヘッド101により導電性液体を塗布することにより形成される。
【0110】
また、第2の絶縁層192上には、マイクロストリップライン構造を用いてバンドパスフィルタが構成されている。すなわち、互いに電磁結合された複数本(ここでは3本)のストリップ線路200、202、204が一定量離間して形成されている。なお、第1のストリップ線路200は第2の電極186側の端部が延出され第2の電極186パッドに接続されている。また、第3のストリップ線路204の第2の電極186と反対側の端部が図示しない第2の窪み部内に位置するように形成されている。そして、その第2の窪み部内に位置した第3のストリップ線路204上に第2の外部電極としてのハンダボール196が形成されている。なお、第1のストリップ線路200、第2のストリップ線路202及び第3のストリップ線路204は、通過周波数がぼぼ1/4波長のインピーダンス線路となるように構成されている。これら線路もまた、吐出ヘッド101により導電性液体を塗布することにより形成される。
【0111】
かかる構成により、第2の電極186から入力した電気信号が、第2のストリップ線路202に結合して半波長共振を起こし、その電磁エネルギーが第3のストリップ線路204にも結合する。これにより、第2のハンダボール196側に電気信号を伝えることになり、特定周波数で電気信号を通過させるバンドパスフィルタが構成されている。
【0112】
本実施の形態5によれば、マイクロストリップライン構造の線路を形成するに際しても、インクジェット法により導電性液体を塗布することにより形成できる。インクジェット法を用いた場合には、同様の線路をスパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて、少ない工程数で製造することが可能となる。その結果、マイクロストリップライン構造の線路によって構成されるバンドパスフィルタを少ない工程数で製造することができ、これにより生産性が向上し、コスト低減を図ることが可能となる。
【0113】
ところで、高周波を扱う半導体装置においては、半導体チップに近接して受動部品を実装する事が求められている。次の図はその説明図である。
【0114】
図18(A)は、周波数の異なる波形を複数示した図で、横軸に配線長、縦軸に電圧を取って示した図である。図8Bは、基板300上に設けられた配線長Xcmの配線302を示す図である。
図18(B)に示す配線302の図示右端部と図示左端部とでは、図8Aより明らかなように、例えば高周波信号aではV1ボルトの差があるのに対し、信号bではV2(<V1)ボルトの差となっている。すなわち、高周波信号を伝送する場合には、配線長による波形の位相の違いが伝送特性に大きく影響することが示されている。従って、高周波になればなるほど、配線長を短くする必要がある。
【0115】
上記各実施の形態によれば、基板上にチップ部品で外付けされていた受動部品(キャパシタ、インダクタ、フィルタ)をCSP構造の半導体装置上に形成できるため、電気特性の向上を図ることができる共に、実装の高密度化を図ることが可能となる。
【0116】
なお、上記各実施の形態における製造方法は、上述したように、ダイシング前のウエーハ上で行っても、ウエーハをダイシングして個々の半導体装置上で行ってもよい。製造コスト面からすると、ダイシング前のウエーハ上で一括して処理する方が好適である。また、本発明の方法は、従来のフォトリソグラフィ法やスパッタ法を用いた方法では製造コスト面から見てほぼ実施不可能であると思われる、ダイシング前のウエーハに対して各半導体チップ毎に異なる電気特性を有する受動部品(インダクタ、キャパシタ、フィルタ)の形成が可能となるという優れた利点がある。すなわち、従来のフォトリソグラフィ法やスパッタ法を用いた薄膜形成技術を用いて、各半導体チップ毎に異なる電気特性を有する受動部品を形成しようとすると、ウエーハを半導体チップに分割してから個々の半導体チップに対して成膜時の膜厚を変えるなどして形成する必要があり、作業効率が悪く製造時間が長時間化してしまい、製造コストが増大化することから現実的には困難であると思われる。
【図面の簡単な説明】
【図1】本発明の前提となる半導体装置の製造方法の説明図(その1)。
【図2】本発明の前提となる半導体装置の製造方法の説明図(その2)。
【図3】本発明の前提となる半導体装置の製造方法の説明図(その3)。
【図4】本発明の前提となる半導体装置を示す平面図。
【図5】本発明の実施の形態1の半導体装置の製造方法の説明図。
【図6】キャパシタの構成説明図。
【図7】本発明の実施の形態2の半導体装置の製造方法の説明図。
【図8】多層配線構造におけるキャパシタ形成例を示す図。
【図9】実施の形態3の半導体装置の製造方法の説明図。
【図10】図9に示す製造方法により形成された半導体装置の平面図。
【図11】本発明の実施の形態4の半導体装置の製造方法の説明図。
【図12】インダクタを保護するための保護膜を形成する工程の説明図。
【図13】本発明の実施の形態5の半導体装置の説明図。
【図14】図13の半導体装置の製造方法の説明図。
【図15】本発明の実施の形態6の半導体装置の平面図。
【図16】図15の断面図。
【図17】マイクロストリップライン構造の説明図。
【図18】高周波信号を扱う半導体装置における配線長と伝送特性との関係説明図。
【符号の説明】
3 配線、10 ウエーハ、12,122, 電極、14 絶縁層、16 配線層、24a,136 ハンダボール、100,110,120,140,150,170,180 半導体装置、101 吐出ヘッド、102 絶縁層(保護層)、102a 開口部、104,134,174 誘電体層、112 導電体層、124 ウエーハ、126 第1の絶縁層(第1の応力緩和層)、128 第1の配線層、128a 第2の配線、130 第2の絶縁層(第2の応力緩和層)、132 第2の配線層、132a 第2の配線、142 絶縁層(保護層)、142a 開口パターン、144,154 インダクタ、152 絶縁層(保護層,応力緩和層)、152a 開口部、156 絶縁層(応力緩和層)、156a 開口部、160 レーザーヘッド、186 第2の電極、188 第1の絶縁層(応力緩和層)、190 GNDプレーン、192 第2の絶縁層(応力緩和層)、196 第2のハンダボール、200 第1のストリップ線路、202 第2のストリップ線路、204 第3のストリップ線路
Claims (16)
- 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
前記配線層を形成する工程の後に、前記配線において前記外部電極が接続される部分に、インクジェット法により誘電性液体を塗布して誘電体層を形成する工程を有し、前記半導体装置にキャパシタを形成することを特徴とする半導体装置の製造方法。 - 前記配線層を形成する工程の後において、前記配線層上に保護膜を形成する工程と、前記外部電極を形成する工程の前において、前記保護膜の前記外部電極に対応する少なくとも一部の領域に開口部を形成する工程と、を更に有し、前記誘電体層を形成する工程では、前記開口部に対しインクジェット法により誘電性液体を塗布することで前記誘電体層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記誘電体層を形成する工程の後において、前記誘電体層を焼結する工程を有することを特徴とする請求項1又は請求項2記載の半導体装置の製造方法。
- 前記誘電体層を形成する工程の後において、前記誘電体層を焼結する工程と、該焼結した誘電体層の上に、導電性液体をインクジェット法により塗布して導電体層を形成する工程と、を更に有することを特徴とする請求項1又は請求項2記載の半導体装置の製造方法。
- 前記誘電体層を形成する工程では、インクジェット法により前記誘電性液体を塗布する吐出ヘッドによる前記誘電性液体の打ち込み回数を制御して前記誘電体層の厚みを制御することにより、所望の静電容量を有するキャパシタを形成することを特徴とする請求項1乃至請求項4の何れかに記載の半導体装置の製造方法。
- 前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程において、前記多層配線層において隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に前記誘電体層を形成することにより前記キャパシタを形成することを特徴とする請求項1乃至請求項5の何れかに記載の半導体装置の製造方法。
- 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
配線層を形成する工程の後において、インクジェット法により導電性液体を渦巻状に塗布することにより、前記配線に電気的に接続されるインダクタを、前記応力緩和層上に形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記配線層を形成する工程の後において、前記配線層上に保護膜を形成する工程と、前記インダクタを形成する工程の前において、前記保護膜に前記インダクタに対応する渦巻状の開口パターンを形成する工程と、を更に有し、前記インダクタを形成する工程では、前記開口パターンにインクジェット法により導電性液体を塗布することで前記インダクタを形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記インダクタを形成する工程の前において、前記応力緩和層に渦巻状の表面粗化処理を行う工程を有し、前記インダクタを形成する工程では、前記表面粗化処理が行われた前記渦巻状の部分にインクジェット法により導電性液体を塗布することにより前記インダクタを形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記表面粗化処理を、レーザアブレーション又はサンドブラストにより実施することを特徴とする請求項9記載の半導体装置の製造方法。
- 前記インダクタを形成する工程では、インクジェット法により前記導電性液体を塗布する吐出ヘッドの前記導電性液体の打ち込み回数を制御して前記導電層の厚みを制御することにより、所望の抵抗値を有するインダクタを形成することを特徴とする請求項7乃至請求項10の何れかに記載の半導体装置の製造方法。
- 前記インダクタを形成する工程では、インクジェット法を用いて前記導電性液体を塗布する吐出ヘッドの動作を制御して前記渦巻状の巻数を制御することにより、所望のインダクタンスを有するインダクタを形成することを特徴とする請求項7乃至請求項11の何れかに記載の半導体装置の製造方法。
- 前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程において、前記多層配線層内の少なくとも1つの配線層を、インクジェット法により導電性液体を渦巻状に塗布して形成することにより前記インダクタとすることを特徴とする請求項7乃至請求項12の何れかに記載の半導体装置の製造方法。
- 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程は、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に誘電体層を備えてなるキャパシタと、前記多層配線層の少なくとも1つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも1つずつ有するフィルターを形成する工程を含み、該フィルターを形成する工程において、前記誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、前記インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成することを特徴とする半導体装置の製造方法。 - 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程では、応力緩和層の一面側の配線層がマイクロストップライン構造の線路となるように、前記応力緩和層の他方の面側の配線層を面状に形成してGNDプレーンとし、前記マイクロストリップライン構造の線路をインクジェット法により導電性液体を塗布することにより、互いに電磁結合され一定量離間する複数本のストリップ線路を形成してバンドパスフィルタを形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項15の何れかに記載の半導体装置の製造方法により製造された半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003006613A JP4341249B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置の製造方法 |
US10/671,010 US7029946B2 (en) | 2003-01-15 | 2003-09-25 | Method for manufacturing semiconductor device and semiconductor device |
CNB031598560A CN1291480C (zh) | 2003-01-15 | 2003-09-26 | 半导体装置的制造方法及半导体装置 |
CNA2006100946254A CN1905130A (zh) | 2003-01-15 | 2003-09-26 | 半导体装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003006613A JP4341249B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004221297A true JP2004221297A (ja) | 2004-08-05 |
JP4341249B2 JP4341249B2 (ja) | 2009-10-07 |
Family
ID=32709079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003006613A Expired - Fee Related JP4341249B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7029946B2 (ja) |
JP (1) | JP4341249B2 (ja) |
CN (2) | CN1905130A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108146A (ja) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | 機能膜の製造方法、薄膜トランジスタの製造方法 |
JP2007019149A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 電子基板とその製造方法及び電子機器 |
JP2007103831A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
JP2007150023A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 電子基板および電子機器 |
JP2007173357A (ja) * | 2005-12-20 | 2007-07-05 | Seiko Epson Corp | 電子基板とその製造方法及び回路基板並びに電子機器 |
JP2008103399A (ja) * | 2006-10-17 | 2008-05-01 | Seiko Epson Corp | 電子基板、その製造方法および電子機器 |
JP2010098799A (ja) * | 2008-10-15 | 2010-04-30 | Ricoh Co Ltd | 圧電アクチュエータと液滴吐出ヘッド及び画像形成装置 |
JP2010165730A (ja) * | 2009-01-13 | 2010-07-29 | Mitsubishi Electric Corp | 高周波帯用esd保護回路 |
JP2010232230A (ja) * | 2009-03-25 | 2010-10-14 | Casio Computer Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050046022A1 (en) * | 2003-08-26 | 2005-03-03 | Micrel, Incorporated | Semiconductor devices integrated with wafer-level packaging |
DE10349749B3 (de) * | 2003-10-23 | 2005-05-25 | Infineon Technologies Ag | Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen |
US7773365B2 (en) * | 2004-04-30 | 2010-08-10 | Hewlett-Packard Development Company, L.P. | Dielectric material |
JP4238843B2 (ja) * | 2005-06-21 | 2009-03-18 | セイコーエプソン株式会社 | 半導体チップ、半導体チップの製造方法および電子機器 |
US20070040165A1 (en) * | 2005-08-16 | 2007-02-22 | Klaus Dimmler | Method of fabricating organic FETs |
JP2008192725A (ja) * | 2007-02-02 | 2008-08-21 | Spansion Llc | 半導体装置及びその製造方法並びに半導体装置の製造装置 |
US8178965B2 (en) | 2007-03-14 | 2012-05-15 | Infineon Technologies Ag | Semiconductor module having deflecting conductive layer over a spacer structure |
JP4522435B2 (ja) * | 2007-06-05 | 2010-08-11 | 富士通テン株式会社 | 高周波回路装置、及びレーダ装置 |
US8318540B2 (en) * | 2008-05-19 | 2012-11-27 | Infineon Technologies Ag | Method of manufacturing a semiconductor structure |
GB2464549B (en) * | 2008-10-22 | 2013-03-27 | Cambridge Silicon Radio Ltd | Improved wafer level chip scale packaging |
US8710658B2 (en) | 2011-11-18 | 2014-04-29 | Cambridge Silicon Radio Limited | Under bump passive components in wafer level packaging |
US8952530B2 (en) * | 2012-09-14 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post passivation interconnect structures and methods for forming the same |
CN106486340B (zh) * | 2015-08-31 | 2019-08-27 | 中芯国际集成电路制造(北京)有限公司 | 晶圆结构及其形成方法和喷淋装置 |
US11158571B2 (en) * | 2018-12-20 | 2021-10-26 | Micron Technology, Inc. | Devices including conductive interconnect structures, related electronic systems, and related methods |
CN112062085B (zh) * | 2020-09-10 | 2024-02-23 | 浙江集迈科微电子有限公司 | 一种硅基光刻胶介质横向传输线结构的制作工艺 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW480636B (en) * | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
JP3540728B2 (ja) | 2000-08-11 | 2004-07-07 | 沖電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
JP3540729B2 (ja) | 2000-08-11 | 2004-07-07 | 沖電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
US6737364B2 (en) * | 2002-10-07 | 2004-05-18 | International Business Machines Corporation | Method for fabricating crystalline-dielectric thin films and devices formed using same |
KR100916602B1 (ko) * | 2002-11-11 | 2009-09-11 | 엘지디스플레이 주식회사 | 소다라임 글라스를 이용한 액정표시장치와 그 제조방법 |
-
2003
- 2003-01-15 JP JP2003006613A patent/JP4341249B2/ja not_active Expired - Fee Related
- 2003-09-25 US US10/671,010 patent/US7029946B2/en not_active Expired - Fee Related
- 2003-09-26 CN CNA2006100946254A patent/CN1905130A/zh active Pending
- 2003-09-26 CN CNB031598560A patent/CN1291480C/zh not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108146A (ja) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | 機能膜の製造方法、薄膜トランジスタの製造方法 |
JP2007019149A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 電子基板とその製造方法及び電子機器 |
JP4572759B2 (ja) * | 2005-07-06 | 2010-11-04 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
JP2007103831A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
JP2007150023A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 電子基板および電子機器 |
JP2007173357A (ja) * | 2005-12-20 | 2007-07-05 | Seiko Epson Corp | 電子基板とその製造方法及び回路基板並びに電子機器 |
JP2008103399A (ja) * | 2006-10-17 | 2008-05-01 | Seiko Epson Corp | 電子基板、その製造方法および電子機器 |
JP2010098799A (ja) * | 2008-10-15 | 2010-04-30 | Ricoh Co Ltd | 圧電アクチュエータと液滴吐出ヘッド及び画像形成装置 |
JP2010165730A (ja) * | 2009-01-13 | 2010-07-29 | Mitsubishi Electric Corp | 高周波帯用esd保護回路 |
JP2010232230A (ja) * | 2009-03-25 | 2010-10-14 | Casio Computer Co Ltd | 半導体装置およびその製造方法 |
US8278734B2 (en) | 2009-03-25 | 2012-10-02 | Teramikros, Inc. | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP4341249B2 (ja) | 2009-10-07 |
CN1518094A (zh) | 2004-08-04 |
US7029946B2 (en) | 2006-04-18 |
CN1905130A (zh) | 2007-01-31 |
US20040137660A1 (en) | 2004-07-15 |
CN1291480C (zh) | 2006-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4341249B2 (ja) | 半導体装置の製造方法 | |
JP3939504B2 (ja) | 半導体装置並びにその製造方法および実装構造 | |
CN107039144B (zh) | 电感器部件 | |
JP3981710B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US6852621B2 (en) | Semiconductor device and manufacturing method therefor, circuit board, and electronic equipment | |
KR100647180B1 (ko) | 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조방법 | |
KR100443954B1 (ko) | 반도체장치 | |
US7573119B2 (en) | Semiconductor device | |
US20020025587A1 (en) | Semiconductor device and method for manufacturing the same | |
KR20090042753A (ko) | 인터포저 | |
KR20010110170A (ko) | 반도체 장치 및 그 제조방법, 적층형 반도체 장치, 회로기판 및 전자기기 | |
US10128163B2 (en) | Chip part and method for manufacturing a chip part | |
US20040072413A1 (en) | Semiconductor device and method of manufacturing the same, circuit board and electronic instrument | |
CN115720677A (zh) | 薄膜电容器及具备其的电子电路基板 | |
US7462937B2 (en) | Semiconductor device | |
US20040135269A1 (en) | Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment | |
JP2022159478A (ja) | キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法 | |
JP4367070B2 (ja) | 半導体装置及びその製造方法 | |
US11289825B2 (en) | Radio frequency module and method of manufacturing radio frequency module | |
JP2007081267A (ja) | 半導体装置およびその製造方法 | |
TWI452673B (zh) | 電子裝置及其製造方法 | |
JP2009290173A (ja) | 半導体装置 | |
JP5590984B2 (ja) | 電子装置及びその製造方法 | |
JP2003045746A (ja) | 薄膜コンデンサ | |
JP2001345232A (ja) | 薄膜電子部品および基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070425 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070703 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090616 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090629 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |