JP2007173357A - 電子基板とその製造方法及び回路基板並びに電子機器 - Google Patents

Abstract

【課題】生産性の低下を招くことなく抵抗素子を内蔵し、小型化した半導体装置を提供する。
【解決手段】高抵抗である第１導電層２０ａ及び低抵抗である第２導電層２０ｂを有する基板１２１上に感光層２１を形成し、配線領域の感光層２１ｂを残留させ、非配線領域の第1導電層、第2導電層をエッチング除去する。抵抗素子Ｒ形成領域に位置する残った感光層を除去した後、第２導電層２０ｂをエッチング除去することで、抵抗素子を形成する。
【選択図】図４

Description

本発明は、電子基板とその製造方法及び回路基板並びに電子機器に関するものであり、特に基板上に抵抗体が設けられる電子基板とその製造方法及び回路基板並びに電子機器に関するものである。

近年、半導体装置は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化または高密度化が求められようになっている。
例えば、特許文献１及び特許文献２には、インターポーザ基板に膜体の抵抗素子が設けられた半導体装置（半導体パッケージ）に関する技術が開示されている。
特開平１０−４１４３４号公報 特開２００３−２０４０１６号公報

しかしながら、上述したような従来技術には、以下のような問題が存在する。
いずれの技術も、インターポーザ基板に抵抗体を内蔵しているため、小型化が充分に達成されているとは言えない。
また、配線の一部をパターニングして抵抗素子を形成することにより小型化することも考えられるが、この場合、配線形成時のパターニング及び抵抗体形成時に配線の一部を除去するためのパターニングのそれぞれでレジストを塗布する必要があり、生産性が低下するという問題が生じてしまう。

本発明は、以上のような点を考慮してなされたもので、生産性の低下を招くことなく抵抗素子を形成でき、小型化を実現できる電子基板とその製造方法及び回路基板並びに電子機器を提供することを目的とする。

上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子基板の製造方法は、基板上の配線領域に第１導電層及び第２導電層を有する配線パターンが形成される電子基板の製造方法であって、前記第１導電層上の前記配線領域のうち、抵抗素子形成領域を除く範囲に前記第２導電層を成膜する工程を有することを特徴とするものである。

従って、本発明の電子基板の製造方法では、配線パターンの一部の抵抗素子形成領域が第２導電層を有しないことから、他の部分と比較して抵抗値が高くなり、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、小型化を実現できるとともに、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
また、本発明では、第２導電層を形成する際にレジストを塗布すればよく、第２導電層の一部を除去して抵抗素子を形成する場合のように、レジストを再度塗布する必要がなくなり、生産性の向上に寄与することが可能になる。

また、本発明では、前記第１導電層に感光層を形成する工程と、前記感光層の前記配線領域のうち、前記抵抗素子形成領域を除く範囲を除去して開口部を形成する工程と、前記開口部を介して前記第１導電層に前記第２導電層を成膜する工程と、前記第２導電層及び前記抵抗素子形成領域の前記感光層をマスクとして、前記配線領域外の前記第１導電層を除去する工程と、前記抵抗素子形成領域の前記感光層を除去する工程と有する手順を好適に採用できる。
これにより、本発明では、一度塗布した感光層により、抵抗素子形成領域に抵抗素子が形成された配線パターンを容易に形成することができる。

また、本発明では、前記感光層をポジ型のレジストで形成し、少なくとも前記抵抗素子形成領域を遮光しつつ、前記配線領域外の前記感光層を感光させる工程を有する手順を好適に採用できる。
従って、本発明では、この基板を現像することにより前記配線領域外の前記感光層を除去でき、露出した第１導電層をエッチング等により除去することにより配線パターンを容易にパターニングできる。このとき、抵抗素子形成領域の感光層は感光されないため、現像しても除去されずに、エッチング処理時のマスクとして機能することが可能になる。

また、本発明の電子基板の製造方法は、第１導電層及び第２導電層を有する基板に感光層を形成する工程と、前記感光層のうち、配線領域に位置する前記感光層を残留させ、非配線領域に位置する前記感光層を感光させて開口部を形成する工程と、前記開口部を介して前記第１導電層及び第２導電層をパターニングする工程とを有する電子基板の製造方法であって、前記配線領域に残留する前記感光層のうち、抵抗素子形成領域に位置する前記感光層を感光させて第２開口部を形成する工程と、前記第２開口部を介して前記抵抗素子形成領域に位置する前記第２導電層を除去する工程とを有することを特徴とするものである。

従って、本発明の電子基板の製造方法では、一度塗布した感光層を用いて非配線領域に位置する第１導電層及び第２導電層を除去してパターニングできるとともに、抵抗素子形成領域に位置する第２導電層を除去することができる。この場合、配線パターンの一部の抵抗素子形成領域が第２導電層を有しないことから、他の部分と比較して抵抗値が高くなり、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、小型化を実現できるとともに、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。

また、本発明では、前記第１導電層が前記第２導電層よりも抵抗値が大きい材料を含むことが好ましい。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。

この配線パターンとしては、電極部と接続される構成や、少なくとも一部が接続端子を形成する構成を採用できる。
また、配線パターンとしては、電極部と接続され、少なくとも一部が外部端子に接続される構成（例えば、ウエハレベルＣＳＰ（Wafer Level Chip Size Package）パッケージ体）としてもよい。

前記接続端子としては、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成される構成を好適に採用できる。
これにより、本発明では、バンプ電極の近傍に抵抗素子を形成できるので、バンプ電極と抵抗素子との間の経路を最短にでき、配線を極小とできる。

また、前記基板に半導体素子が設けられ、前記配線パターンに電気的に接続されている構成も好適に採用できる。
これにより、本発明では、半導体素子の近傍に抵抗素子を形成できるので、半導体素子と抵抗素子との間の経路を最短にでき、配線を極小とできる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体チップを能動領域に実装する構成とすることができる。
また、本発明では、基板に半導体素子が非搭載状態、つまり半導体素子が設けられていない、例えばシリコン基板状態であっても適用可能である。

そして、本発明の電子基板は、先に記載の製造方法で製造されたことを特徴とするものである。
従って、本発明では、効率よく容易に抵抗素子を得ることが可能になる。
また、本発明では、前記抵抗素子を有する前記配線パターンに、絶縁層を介して積層された第２配線パターンが電気的に接続される構成も好適に採用できる。
これにより、本発明では、配線パターンが積層された電子基板に容易、且つ効率的に抵抗素子を形成することが可能になる。

また、本発明の回路基板は、先に記載の電子基板を備えることを特徴とするものである。そして、本発明の電子機器は、先に記載の電子基板を備えることを特徴とするものである。
従って、本発明では、生産性が低下することなく効率的に回路基板及び電子機器を得ることができる。

以下、本発明の電子基板とその製造方法及び回路基板並びに電子機器の実施の形態を、図１ないし図１０を参照して説明する。
［電気光学装置］
図１は電気光学装置の一実施形態である液晶表示装置を示す模式図である。
図示の液晶表示装置（電気光学装置）１００は、液晶パネル１１０と、半導体装置１２１とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。

液晶パネル１１０は、ガラスやプラスチックなどで構成される基板１１１及び１１２を備えている。基板１１１と基板１１２は対向配置され、図示しないシール材などによって相互に貼り合わされている。基板１１１と基板１１２の間には電気光学物質である液晶（不図示）が封入されている。基板１１１の内面上にはＩＴＯ（Indium Tin Oxide）などの透明導電体で構成された電極１１１ａが形成され、基板１１２の内面上には上記電極１１１ａに対向配置される電極１１２ａが形成されている。なお、電極１１１ａ及び電極１１２ａは直交するように配置されている。そして、電極１１１ａ及び電極１１２ａは基板張出部１１１Ｔに引き出され、その端部にはそれぞれ電極端子１１１ｂｘ及び電極端子１１１ｃｘが形成されている。また、基板張出部１１１Ｔの端縁近傍には入力配線１１１ｄが形成され、その内端部にも端子１１１ｄｘが形成されている。

基板張出部１１１Ｔ上には、封止樹脂１２２を介して、半導体装置１２１が実装されている。この半導体装置１２１は、例えば液晶パネル１１０を駆動する液晶駆動用ＩＣチップである。半導体装置１２１の下面には図示しない多数のバンプ電極が形成されており、これらのバンプは基板張出部１１１Ｔ上の端子１１１ｂｘ，１１１ｃｘ，１１１ｄｘにそれぞれ導電接続される。

また、入力配線１１１ｄの外端部に形成された入力端子１１１ｄｙには、異方性導電膜１２４を介してフレキシブル配線基板１２３が実装されている。入力端子１１１ｄｙは、フレキシブル配線基板１２３に設けられた図示しない配線にそれぞれ導電接続されている。そして、外部からフレキシブル配線基板１２３を介して制御信号、映像信号、電源電位などが入力端子１１１ｄｙに供給され、半導体装置１２１において液晶駆動用の駆動信号が生成されて、液晶パネル１１０に供給されるようになっている。

以上のように構成された本実施形態の液晶表示装置１００によれば、半導体装置１２１を介して電極１１１ａと電極１１２ａとの間に適宜の電圧が印加されることにより、両電極１１１ａ，１１２ａが対向配置される画素部分の液晶を再配向させて光を変調することができ、これによって液晶パネル１１０内の画素が配列された表示領域に所望の画像を形成することができる。

図２は図１のＨ−Ｈ線における側面断面図であり、上記液晶表示装置１００における半導体装置１２１の実装構造の説明図である。図２に示すように、半導体装置１２１の能動面（図示下面）には、ＩＣ側端子として複数の電極１０が接続端子として設けられ、その先端は上記基板１１１の端子１１１ｂｘ，１１１ｄｘに直接導電接触している。電極１０と端子１１１ｂｘ，１１１ｄｘとの間の導電接触部分の周囲には、熱硬化性樹脂などで構成される硬化された封止樹脂１２２が充填されている。

［半導体装置の製造方法］
（第１実施形態）
次に、第１実施形態に係る電子基板としての半導体装置１２１の製造方法について説明する。ここでは、半導体装置１２１がウエハレベルＣＳＰ型の場合について説明する。
図３〜図５は、半導体装置１２１の製造方法の一例を示す工程図である。
この半導体装置１２１は、例えば液晶表示装置の画素を駆動するＩＣチップであり、その能動面側には薄膜トランジスタ等の複数の電子素子や各電子素子間を接続する配線等の電子回路（集積回路）等の半導体素子が形成されたものである（いずれも不図示）。

まず、図３（ａ）に示すように、図示しない半導体素子が形成された基板Ｐの能動面１２１ａ上にパッシベーション膜２６を形成する。すなわち、成膜法によりＳｉＯ_２やＳｉＮ等のパッシベーション膜２６を基板Ｐ上に形成した後に、フォトリソグラフィ法を用いたパターニングにより電極パッド（電極部）２４が露出する開口部２６ａを形成する。この電極パッド２４は、Ａｌ等で形成されており、上述した電子素子等から引き出され、電子回路の外部電極として機能するものである。

開口部２６ａの形成は、パッシベーション膜２６上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行って電極パッド２４を露出させる開口部２６ａを形成し、剥離液等を用いてレジストパターンを除去する。

ここで、エッチングにはドライエッチングを用いるのが好ましく、ドライエッチングとしては反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。エッチングとしてウェットエッチングを用いることもできる。
パッシベーション膜２６上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜を、開口部以外全表面もしくは一部に、更にフォトリソ法等を用いて形成しても良い。すなわち、以下手法で形成される抵抗素子Ｒ（後述）は、有機樹脂膜（絶縁膜）上に形成されていても良い。

次に、例えばＡｒ逆スパッタ処理により、電極パッド２４上の酸化膜（Ａｌ酸化膜）を除去した後に、図３（ｂ）に示すように、電極パッド２４及びパッシベーション膜２６を覆う導電膜２０ａ及び２０ｂをスパッタリングにより順次成膜する。導電膜２０ａは、第１配線パターンを形成するものであり、バリアメタル層としてＴｉＷにより、例えば０．１μｍの厚さで成膜される。導電膜２０ｂは、シード層としてＣｕにより、例えば０．３μｍの厚さで成膜される。これら導電膜２０ａ、２０ｂは、本発明に係る第１導電層を構成するものである。
これらの導電膜２０ａ、２１ａは、ここではパターニングされたものではなく、いわゆるベタ膜として全面的に成膜される。

この後、パッシベーション膜２６と同様に、フォトリソグラフィ法を用いて、導電膜２０ａ、２０ｂをパターニングする。
具体的には、図３（ｃ）に示すように、導電膜２０ａ、２０ｂ上にスピンコート法、ディッピング法、スプレーコート法等によってポジ型のレジスト層（感光層）２１を形成し、さらに所定のパターン（配線パターンを形成する配線領域のうち、抵抗素子領域を除く範囲が開口し、配線領域外の非配線領域及び上記抵抗素子形成領域が露光光から遮光されるパターン）が形成されたマスクＭ１を用いてレジスト層２１に露光処理及び現像処理を施し、図３（ｄ）に示すように、配線パターン形成領域に開口部２１ａが設けられたレジストパターン（配線部が開口するパターン）を形成する。
このとき、抵抗素子形成領域については、レジスト層２１に開口部が形成されないため、導電膜２０ａ、２０ｂ上に残留部２１ｂとしてレジスが残留する。また、配線パターンの幅としては、後述するエッチング処理時に生じるサイドエッチング量も考慮して設定される。

そして、このレジストパターンをマスクにしてＣｕ電解メッキを行って、図３（ｅ）に示すように、開口部２１ａにＣｕ（銅）を埋め込み、開口部２１ａから露出する導電膜２０ｂのシード層上にＣｕの導電膜（第２導電層）２０ｃを成膜する。

続いて、図４（ａ）に示すように、残留部２１ｂを露光光に対して遮光し、非配線領域を含む残留部２１ｂ以外の領域に対応して開口するマスクＭ２を用いて、レジスト層２１に露光処理を施し、その後、現像処理を施すことにより、図４（ｂ）に示すように、残留部２１ｂ以外のレジスト層２１が除去される。

そして、これら導電膜２０ｃ及び残留部２１ｂをマスクとして、エッチング処理により、図４（ｃ）に示すように、露出する導電膜２０ａ、２０ｂを除去する。このとき、導電膜２０ｃの表面も除去されるため、導電膜２０ｃの厚さは、予めこの除去量を考慮した厚さで成膜することが望ましい。
これにより、非配線領域の導電膜２０ａ、２０ｂが除去される。
続いて、図４（ｄ）に示すように、剥離液等を用いて残留部２１のレジストを除去し、露出した導電膜２０ｂを再エッチングして除去する。
これにより、図４（ｅ）に示すように、基板Ｐ上に導電膜２０ａからなる抵抗素子Ｒを有する配線パターン１が形成される。

ここで、抵抗素子Ｒの材質や膜厚、面積は、要求される抵抗値に応じて設定される。
導電膜２０ａを構成するＴｉＷは、比抵抗値ρが約７５μΩ・ｃｍであり、導電膜２０ｂを構成するＣｕの比抵抗値（約１．６７μΩ・ｃｍ）よりも大きい。
抵抗素子Ｒが膜厚ｔ、幅ｗ、長さＬの場合、抵抗値は以下の式で表される。
抵抗値＝（Ｌ／（ｔ×ｗ））×ρ …（１）
そこで、例えば抵抗値５０Ωを設定する場合には、式（１）を用いて、抵抗素子Ｒをｔ＝０．１μｍ、ｗ＝１５μｍ、Ｌ＝１００μｍで形成すればよい。

この後、配線パターン１を覆うように、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料で応力緩和層（絶縁層）２を形成し、この応力緩和層２上に配線パターン１を形成する手順と同様の手順及び材料で、当該配線パターン１に電気的に接続し、バリアメタル層の導電膜３ａ、シード層の導電膜３ｂ、メッキ層の導電膜３ｃからなる配線パターン（第２配線パターン）３を形成する。

そして、配線パターン３及び応力緩和層２を覆うソルダーレジスト層４を形成した後に、配線パターン３を露出する開口部４ａをパターニング形成し、この開口部４ａに上述した電極１０となるハンダ端子を形成することにより、半導体装置１２１が製造される。
この電極１０を用いることで、基板Ｐに設けられた集積回路等の半導体素子に対して各種の機能検査や機能調整を電気的に行うことも可能である。

半導体装置１２１の実装は、公知のＳＭＴ（Surface Mount Technology）にて行うことができる。

以上のように、本実施形態では、配線パターン１の一部に抵抗素子Ｒを形成しているので、新たに抵抗部材等を実装する必要がなく、容易に抵抗部を形成することができ、装置の小型化及び製造効率の向上に寄与できる。また、本実施形態では、抵抗素子形成領域を除く範囲で導電膜２０ａ、２０ｂ上に導電膜２０ｃを形成することで抵抗素子Ｒを形成しているので、レジスト層２１を一度形成すればよく、導電膜２０ｃの一部を除去して抵抗素子Ｒを形成する場合のように、抵抗素子形成のために別途レジスト層を形成する必要がなくなり、生産性の低下を招くことなく製造効率の向上に一層寄与することができる。

また、本実施形態では、抵抗素子Ｒを形成する材料及び、抵抗素子Ｒの面積に応じた抵抗値を設定できるため、所望の抵抗値を高精度で確保することが可能となり、半導体装置（電子基板）１２１としての信頼性を向上させることができる。
特に、本実施形態では、スパッタリング、メッキ、フォトリソ法等、膜組成及び厚さ精度、寸法精度に優れた方法により配線パターン１、３を形成しているため、抵抗素子Ｒの抵抗値をより高精度に制御・管理することが可能である。

さらに、本実施形態では、下層に位置する導電膜２０ａが上層の導電膜２０ｂ、２０ｃよりも大きな抵抗を有しているので、より大きな抵抗値を容易に得ることが可能である。
つまり、本実施形態では、抵抗としての必要値に応じて膜の種類や、積層構造の導電膜の中、どの層の導電膜を用いるかを選択することで、抵抗のレンジ、耐許容電流値の設計選択度を向上させることができる。
なお、三層以上の構造も同様である。

加えて、本実施形態では、電極パッド２４を介して半導体素子の近傍に抵抗素子Ｒを形成できるので、半導体素子から抵抗素子Ｒへの電気的な経路を最短にすることができ、余計な配線を極小とすることが可能になる。そのため、配線による寄生容量、スタブ等を最小に抑えることが可能になり、特に高周波領域での電気特性（ロス、ノイズ輻射）を向上させることができる。

（第２実施形態）
続いて、半導体装置の製造方法の第２実施形態について、図６及び図７を参照して説明する。
本実施形態では、樹脂コアバンプ電極を有する半導体装置を製造する場合について説明する。
なお、これらの図において、図１乃至図５に示す第１実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略または簡略化する。

まず、図６（ａ）に示すように、図示しない半導体素子が形成された基板Ｐの能動面１２１ａ上にパッシベーション膜２６を形成する。すなわち、成膜法によりＳｉＯ_２やＳｉＮ等のパッシベーション膜２６を基板Ｐ上に形成した後に、フォトリソグラフィ法を用いたパターニングにより電極パッド（電極部）２４が露出する開口部２６ａを形成する。

次に、図６（ｂ）に示すように、電極パッド２４及びパッシベーション膜２６が形成された基板Ｐの能動面１２１ａ上に、例えばインクジェット法（液滴吐出方式）を用いて樹脂突起１２を形成する。このインクジェット法は、液滴吐出ヘッドに設けられたノズルから１滴あたりの液量が制御された液滴状の樹脂材（液体材料）を吐出（滴下）するとともに、ノズルを基板Ｐに対向させ、さらにノズルと基板Ｐとを相対移動させることによって、基板Ｐ上に樹脂材の所望形状の膜パターンを形成する。そして、この膜パターンを熱処理することにより樹脂突起１２を得る。

この樹脂突起１２は、ポリイミド樹脂やアクリル樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、変性ポリイミド樹脂等の弾性を有する樹脂材料からなっており、例えばインクジェット法を用いて形成されている。樹脂突起１２の断面形状は、図に示すような半円状や台形状等の弾性変形が容易な形状とすることが望ましい。こうすることで、相手側基板との当接時に電極１０を容易に弾性変形させることが可能になり、相手側基板との導電接続の信頼性を向上させることができる。

ここで、液滴吐出ヘッドから複数の液滴を滴下して樹脂材の配置を行うことにより、樹脂材からなる膜の形状を任意に設定可能となるとともに、樹脂材の積層による樹脂突起１２の厚膜化が可能となる。例えば、樹脂材を基板Ｐ上に配置する工程と、樹脂材を乾燥する工程とを繰り返すことにより、樹脂材の乾燥膜が積層されて樹脂突起１２が確実に厚膜化される。また、液滴吐出ヘッドに設けられた複数のノズルから樹脂材を含む液滴を滴下することにより、樹脂材の配置量や配置のタイミングを部分ごとに制御することが可能である。
また、フォトリソ法等で樹脂突起１２を形成し、硬化時に突起周辺をだらすことにより、所望の樹脂突起１２形状を得ても良い。

次に、例えばＡｒ逆スパッタ処理により、電極パッド２４上の酸化膜（Ａｌ酸化膜）を除去した後に、図６（ｃ）に示すように、電極パッド２４の表面から樹脂突起１２の表面にかけて、電極パッド２４と樹脂突起１２の頂部とを覆う導電膜２０ａ及び２０ｂをスパッタリングにより順次成膜する。この導電膜２０ａ、２０ｂは、ここではパターニングされたものではなく、ベタ膜として全面的に製膜される。
本実施形態では、導電膜２０ａはバリアメタル層としてＴｉＷにより、例えば０．１μｍの厚さで成膜され、導電膜２０ｂは導電層としてＡｕにより、例えば０．５μｍの厚さで成膜される。

この後、フォトリソグラフィ法を用いて、導電膜２０ａ、２０ｂをパターニングする。
具体的には、図６（ｄ）に示すように、導電膜２０ａ、２０ｂ上にポジ型のレジスト層（感光層）２１を形成し、さらに所定のパターン（配線パターンを形成する配線領域が露光光から遮光され、非配線領域が開口するパターン）が形成されたマスクＭ３を用いてレジスト層２１に露光処理及び現像処理を施し、図３（ｄ）に示すように、非配線領域に開口部２１ｃが設けられ、配線領域がレジストで覆われたレジストパターンを形成する。

そして、残留したレジスト層２１をマスクにしてエッチング処理を行って、開口部２１ｃに露出する導電膜２０ａ、２０ｂを除去することにより、図７（ａ）に示すように、導電膜２０ａ、２０ｂが所定形状にパターニングされる。

次いで、図７（ｂ）に示すように、抵抗素子形成領域の形状、位置に対応して開口し、他の配線領域が露光光を遮光するマスクを用いて、導電膜２０ａ、２０ｂ上に残留するレジスト層２１のうち、抵抗素子形成領域に位置するレジスト層を感光させる露光処理及び現像処理を施し、図７（ｃ）に示すように、レジスト層２１の抵抗素子形成領域に開口部（第２開口部）２１ｄを形成する。そして、このレジスト層２１をマスクとして、開口部２１ｄから露出する導電膜２０ｂのみを選択的にエッチングして除去し、導電膜２０ａを露出させる。

そして、剥離液等を用いてレジスト層２１を除去することにより、図７（ｅ）に示すように、導電膜２０ａ、２０ｂが積層され、一部（抵抗素子形成領域）が導電膜２０ａのみで形成されて抵抗値が大きくなる抵抗素子Ｒを有するとともに、樹脂コアバンプ電極１０を有する配線パターン１が形成される。

このように、本実施の形態でも、配線パターン１の一部に抵抗素子Ｒを形成しているので、新たに抵抗部材等を実装する必要がなく、容易に抵抗部を形成することができ、装置の小型化及び製造効率の向上に寄与できることに加えて、一度形成したレジスト層２１を用いて抵抗素子Ｒを有する配線パターン１が形成できるので、抵抗素子形成のために別途レジスト層を形成する必要がなくなり、生産性の低下を招くことなく製造効率の向上に一層寄与できる等、第１実施形態と同様の効果を得ることができる。

［回路基板］
本発明の回路基板は、図７（ｅ）に示す半導体装置１２１が、樹脂コアバンプ電極１０において、例えば図２に示した基板１１１に実装されたり、図５に示した半導体装置１２１がプリント配線基板（図示せず）に実装されることで形成される。
すなわち、半導体装置１２１の外部接続端子１０が、外部構造体の導電部に電気的に接続されることにより、本発明の一実施形態となる回路基板が形成される。
この回路基板によれば、小型化及び製造効率の向上が図られた半導体装置１２１が実装されているので、その分高密度実装及び生産性の向上が可能となり、したがって高機能化及び低コスト化を図ることができる。

［電子機器］
図８は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上述した電気光学装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの場合にも抵抗値が高精度に確保されて品質に優れ、また高機能化及び低コスト化が図られた電子機器を提供することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、抵抗素子の抵抗値を調整する方法としては、上記式（１）で示した膜厚ｔ、幅ｗ、長さＬを調整する方法以外にも、導電膜の形状そのものを調整することでも実現できる。例えば図９（ａ）に示すように、他の部分よりも細い線幅で九十九折り状に屈曲したミアンダ型の電極膜により形成された抵抗値の大きい抵抗素子や、図９（ｂ）に示すように、抵抗の大きな縮径部（絞り形状）を有する抵抗素子としてもよい。

また、上記実施形態では、導電膜の厚さや幅で抵抗素子における抵抗値を調整するものとして説明したが、例えば図１０に示すように、配線パターンの一部に導電膜２０ａを露出させて形成した抵抗素子Ｒに対して、レーザ等を用いてトリミングして導電膜２０ａの一部を切り欠いた（除去した）切欠部Ｒａを設ける構成としてもよい。
この場合、切欠部Ｒａの大きさ（すなわち導電膜２０ａがつながっている大きさ）を調整することにより、抵抗値を微調整することもでき、高精度の抵抗素子をより容易に形成することが可能である。特に、上記実施形態では、半導体装置１２１の表面近傍に抵抗素子Ｒが配置されるため、容易に抵抗値の微調整が可能である。

また、上記実施形態で示した導電膜（抵抗素子）の材料は一例であり、その他にも例えば、Ａｇ、Ｎｉ、Ｐｄ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、ＮｉＶ等、または鉛フリーはんだ等の導電性材料等を用いることができる。この場合でも、複数の材料を用いて積層構造の導電膜を形成する際には、下層に位置する導電膜が上層に位置する導電膜よりも抵抗値が大きくなるように材料を選択することが好ましい。
また、上述した導電膜２０、２１も本実施形態ではスパッタリングやメッキ法を用いて形成されているが、インクジェット法を用いてもよい。

また、上記実施形態では、電子基板が半導体素子を有してなる半導体装置の例を用いたが、本発明に係る電子基板としては、必ずしも半導体素子が設けられている必要はなく、例えば半導体チップ等の外部デバイスの搭載領域（能動領域）に外部デバイスが搭載されていない非搭載状態のシリコン基板や、ガラス基板、セラミクス基板、有機基板、フィルム基板も含まれる。この場合、本発明に係る電子基板が、例えば半導体素子を有する回路基板等に、バンプ電極１０を介して接続された構成であってもよいし、それらの基板に他の電子回路が組み込まれていても良い。それらは、液晶パネル、プラズマディスプレー、水晶発振器等の電子デバイスであっても良い。

また、これらの実施形態では、形成された抵抗素子は、配線の一部を用いて形成されていれば良いので、必ずしも電子基板の電極に接続されていなくともよく、電極同士の接続のみに寄与し、外部電極や外部端子と接続されていなくとも良い。
また、電子機器においても、上記実施形態では、電気光学装置を備えた携帯電話を例示したが、必ずしも電気光学装置を備える必要はなく、電気光学装置を備えずに、上述した電子基板を備える電子機器も本発明に含まれる。

電気光学装置の一実施形態である液晶表示装置を示す模式図である。 液晶表示装置における半導体装置の実装構造の説明図である。 半導体装置の製造方法を説明するための工程図である。 同、半導体装置の製造方法を説明するための工程図である。 同、半導体装置の製造方法を説明するための工程図である。 第２実施形態に係る半導体装置の製造方法を説明するための工程図である。 同、半導体装置の製造方法を説明するための工程図である。 電子機器の一例を示す斜視図である。 抵抗素子の変形例を示す平面図である。 抵抗値を微調整する方法を説明するための図である。

符号の説明

Ｒ…抵抗素子、 １…配線パターン、 ２…応力緩和層（絶縁層）、 ３…配線パターン（第２配線パターン）、 １０…電極（バンプ電極）、 ２０ａ、２０ｂ…導電膜（第１導電層）、 ２０ｃ…導電膜（第２導電層）、 ２１…レジスト層（感光層）、 ２１ａ、２１ｃ…開口部、 ２１ｄ…開口部（第２開口部）、 ２４…電極パッド（電極部）、 １００…液晶表示装置（電気光学装置）、 １２１…半導体装置（電子基板）、 １２１ａ…能動面、 １３００…携帯電話（電子機器）

Claims (13)

1. 基板上の配線領域に第１導電層及び第２導電層を有する配線パターンが形成される電子基板の製造方法であって、
   前記第１導電層上の前記配線領域のうち、抵抗素子形成領域を除く範囲に前記第２導電層を成膜する工程を有することを特徴とする電子基板の製造方法。
2. 請求項１記載の電子基板の製造方法において、
   前記第１導電層に感光層を形成する工程と、
   前記感光層の前記配線領域のうち、前記抵抗素子形成領域を除く範囲を除去して開口部を形成する工程と、
   前記開口部を介して前記第１導電層に前記第２導電層を成膜する工程と、
   前記第２導電層及び前記抵抗素子形成領域の前記感光層をマスクとして、前記配線領域外の前記第１導電層を除去する工程と、
   前記抵抗素子形成領域の前記感光層を除去する工程と有することを特徴とする電子基板の製造方法。
3. 請求項２記載の電子基板の製造方法において、
   前記感光層をポジ型のレジストで形成し、
   少なくとも前記抵抗素子形成領域を遮光しつつ、前記配線領域外の前記感光層を感光させる工程を有することを特徴とする電子基板の製造方法。
4. 第１導電層及び第２導電層を有する基板に感光層を形成する工程と、前記感光層のうち、配線領域に位置する前記感光層を残留させ、非配線領域に位置する前記感光層を感光させて開口部を形成する工程と、前記開口部を介して前記第１導電層及び第２導電層をパターニングする工程とを有する電子基板の製造方法であって、
   前記配線領域に残留する前記感光層のうち、抵抗素子形成領域に位置する前記感光層を感光させて第２開口部を形成する工程と、
   前記第２開口部を介して前記抵抗素子形成領域に位置する前記第２導電層を除去する工程とを有することを特徴とする電子基板の製造方法。
5. 請求項１から４のいずれかに記載の電子基板の製造方法において、
   前記第１導電層は、前記第２導電層よりも抵抗値が大きい材料を含むことを特徴とする電子基板の製造方法。
6. 請求項１から５のいずれかに記載の電子基板の製造方法において、
   前記配線パターンは電極部と接続されることを特徴とする電子基板の製造方法。
7. 請求項６記載の電子基板の製造方法において、
   前記配線パターンは、少なくとも一部が接続端子を形成していることを特徴とする電子基板の製造方法。
8. 請求項７記載の電子基板の製造方法において、
   前記接続端子は、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成されることを特徴とする電子基板の製造方法。
9. 請求項１から８のいずれかに記載の電子基板の製造方法において、
   前記基板に半導体素子が設けられ、前記配線パターンに電気的に接続されていることを特徴とする電子基板の製造方法。
10. 請求項１から９のいずれか一項に記載の製造方法で製造されたことを特徴とする電子基板。
11. 請求項１０記載の電子基板において、
    前記配線パターンに、絶縁層を介して積層された第２配線パターンが電気的に接続されることを特徴とする電子基板。
12. 請求項１０または請求項１１記載の電子基板を備えることを特徴とする回路基板。
13. 請求項１０または請求項１１記載の電子基板を備えることを特徴とする電子機器。
    

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