CN1905130A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片上的电极的至少一部分的状态，形成应力缓和层的工序；形成由从电极被设置到应力缓和层上的布线所构成的布线层的工序；在应力缓和层的上方形成连接到布线层的布线的外部电极的工序；其特征在于，包括：在形成布线层的工序之后，通过采用喷墨法将导电性液体涂敷成螺旋状，应力缓和层上形成与布线电连接的电感器的工序。

Description

半导体装置的制造方法
技术领域
本发明涉及一种CSP(chip scale package)结构的半导体装置的制造方法及半导体装置。
背景技术
若追求半导体装置的高密度安装，裸芯片安装是理想的。但是，裸芯片很难保证品质并且操作困难。因此，开发了接近于芯片大小的封装的CSP(chip scale package)。近年来，根据电子设备的更小型化的要求，要求更高密度地进行安装，开发了在基板上使安装在CSP周围的无源部件内置到CSP中后进行封装的技术。例如，作为使电容器内置到CSP中的技术，存在一种半导体装置的制造方法，该半导体装置具有形成电路元件形成区域和多个连接垫(pad)的半导体基板、在该电路元件形成区域上形成的绝缘膜、连接在所述连接垫(pad)的多个柱状电极，该半导体装置的制造方法包括：经绝缘膜在所述半导体基板的电路元件形成区域上形成第一导体层的工序；在所述第一导体层上形成电介质层的同时，在所述电介质层上设置第二导体层，层叠在所述电路元件形成区域上，而形成电容器元件的工序(例如：专利文献1)。
另外，作为使电感器内置在CSP中的技术，存在一种半导体装置的制造方法，该半导体装置具有形成电路元件形成区域和多个连接垫的半导体基板、在该电路元件形成区域上形成的绝缘膜、在连接到所述多个连接垫的同时，在所述电路元件形成区域上经所述绝缘膜配置的多个第一导电层、设置在所述多个第一导体层上的多个柱状电极，在该制造方法中，包括：在所述绝缘体上至少形成一个第二导体层的工序，由该第二导体层形成电感元件的工序(例如：专利文献2)。
专利文献1特开2002-57291号公报
专利文献2特开2002-57292号公报
但是，在上述现有技术中，在形成无源部件时，作为具体的制造方法，使用喷射法、光刻法和电场镀法等，存在所需工序数多，成本高的问题。
发明内容
本发明鉴于上述问题而作出，其目的是提供一种半导体装置的制造方法和半导体制作装置，可简略制造工序，实现成本的降低。
根据种本发明的一种半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片上的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成连接到所述布线层的布线的外部电极的工序；包括：在形成所述布线层的工序之后，在所述布线中的连接所述外部电极的部分上，通过采用喷墨法来涂敷介电性液体而形成电介质层的工序；在所述半导体装置上形成电容器。由此，与通过使用喷射法和光刻法的薄膜形成技术形成电介质层的情况相比，简化了制造工序。结果，可提高生成能力，实现成本降低。
根据本发明的半导体装置的制造方法，还包括：在形成所述布线层的工序之后，在所述布线层上形成保护膜的工序；在形成所述外部电极的工序之前，在对应于所述保护膜的所述外部电极的至少一部分区域形成开口部的工序；在形成所述电介质层的工序中，通过采用喷墨法对所述开口部涂敷介电性液体而形成所述电介质层。由此，开口部的内侧面成为导向而可将介电性液体容纳到开口部内。因此，不但将开口部内的体积设定到规定体积，而且进行喷入次数的控制，而可进行高精度的膜厚控制。
根据本发明的半导体装置的制造方法，包括在形成所述电介质层的工序之后，烧结电介质层的工序。由此，在提高电介质层的介电常数的同时，可稳定介电常数。
根据本发明的半导体装置的制造方法，也可实施在形成所述电介质层的工序之后，烧结电介质层的工序，在该烧结后的电介质层上通过采用喷墨法涂敷导电性液体而形成导电体层的工序。
根据本发明的半导体装置的制造方法，在形成所述电介质层的工序中，通过控制由采用喷墨法涂敷介电性液体的喷出头进行的介电性液体的喷入次数来控制所述电介质层的厚度，而形成具有所希望静电容器量的电容器。由此，通过采用喷墨法，可容易地控制最终形成的电容器的静电容器量。
根据本发明的半导体装置的制造方法，还包括：在形成所述布线层的工序之后，交替层叠应力缓和层和布线层，电连接相邻的各个布线层，并且形成最上层的布线层的布线与所述外部电极连接的多层布线层的工序，在形成该多层布线层的工序中，通过在电连接所述多层布线层中相邻的各个布线层的部分的该布线层间，或者在最上层的布线层和所述外部电极之间形成所述电介质层，而形成所述电容器。在形成多层布线层的工序之后，在多层布线层的最上层的布线层上形成外部电极。这样，即使在具有多层布线层的半导体装置中，也可与上述相同地形成电容器。
根据本发明的半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片上的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成连接到所述布线层的布线的外部电极的工序；包括：在形成布线层的工序之后，通过采用喷墨法将导电性液体涂敷成螺旋状，所述应力缓和层上形成与所述布线电连接的电感器的工序。由此，与使用喷射法、光刻法和电场镀法的薄膜形成技术来形成由螺旋状的导电体层形成电感器的情况相比简化了制造工序。结果，生产能力提高，可实现成本降低。
根据本发明的半导体装置的制造方法，还包括：在形成所述布线层的工序之后，在所述布线层上形成保护膜的工序，在形成所述电感器的工序之前，在所述保护膜上形成对应于所述电感器的螺旋状的开口图案的工序；在形成所述电感器的工序中，通过采用喷墨法将导电性液体涂敷到所述开口图案上而形成所述电感器。由此，开口图案的内侧面成为导向而可将导电性液体容纳到开口图案内。因此，由于可通过开口图案的精度，换而言之，由光刻法形成的抗蚀剂图案的精度来决定布线宽度，所以可高精度地形成电感器。
根据本发明的半导体装置的制造方法，包括在形成所述电感器的工序之前，在应力缓和层上进行螺旋状的表面粗化处理的工序，在形成电感器的工序中，通过喷墨法将导电性液体涂敷到进行了表面粗化处理的螺旋状的部分而形成电感器。由此，可提高导电性液体和应力缓和层间的密合度，形成可靠性高的半导体装置。对于表面粗化处理，可使用激光打磨或喷砂。
根据本发明的半导体装置的制造方法，在形成所述电感器的工序中，通过控制由采用喷墨法涂敷导电性液体的喷出头的所述导电性液体的喷入次数来控制导电层的厚度，形成具有所希望的阻抗值的电感器。由此，通过使用喷墨法，可容易地控制最终形成的电感器的阻抗值。
根据本发明的半导体装置的制造方法，在形成所述电感器的工序中，通过控制采用喷墨法涂敷导电性液体的喷出头的动作来控制螺旋状的匝数，形成具有所希望的电感的电感器。由此，通过使用喷墨法而可容易地控制最终形成的电感器的阻抗值。
根据本发明的半导体装置的制造方法，还包括：形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序，在形成该多层布线层的工序中，通过采用喷墨法将导电性液体涂敷成螺旋状而形成所述多层布线层内的至少一个布线层，而成为所述电感器。这样，即使在具有多层布线层的半导体装置中，可与上述相同地形成电感器。
根据本发明的半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成与所述布线层的布线连接的外部电极的工序；其特征在于，
还包括：在形成所述布线层的工序后，形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序；形成该多层布线层的工序包含，形成至少具有：一个在电连接相邻的各个布线层的部分的该布线层之间，或者在最上层的布线层与所述外部电极间具备电介质层的电容器；和一个通过将所述多层布线层的至少一个布线层形成为螺旋状而构成的电感器的滤波器的工序，在形成该滤波器的工序中，通过采用喷墨法涂敷介电性液体而形成所述电介质层，通过采用喷墨法将导电性液体涂敷成螺旋状而形成所述电感器。由此，与通过使用喷射法和光刻法的薄膜形成技术形成具有电感器和电容器的滤波器的情况相比，可通过简单的制造工序来制造。结果，提高了生成能力，可实现成本降低。
根据本发明的半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成与所述布线层的布线连接的外部电极的工序；其特征在于，
还包括：在形成所述布线层的工序后，形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序；在形成该多层布线层的工序中，包含：使应力缓和层的一面侧的布线层成为微带线结构的线路那样地将所述应力缓和层的另一面侧的布线层形成为面状，构成GND平面，通过采用喷墨法在所述微带线结构的线路上涂敷导电性液体，形成彼此电磁耦合，相隔一定距离的多条窄带线路，而形成带通滤波器的工序。这样，在形成阻抗值控制容易的微带线结构的线路时，通过使用喷墨法，与通过使用喷射法或光刻法的薄膜形成技术形成的情况相比，可通过较少的工序数来制造。结果，可通过较少的工序数来制造由微带线结构的线路结构的带通滤波器，由此，生产能力提高，可实现成本降低。
根据本发明的半导体装置，可根据所述的半导体装置的制造方法来制造。
附图说明
图1是为本发明前提的半导体装置的制造方法的说明图(其一)；
图2是为本发明前提的半导体装置的制造方法的说明图(其二)；
图3是为本发明前提的半导体装置的制造方法的说明图(其三)；
图4是表示为本发明前提的半导体装置的平面图；
图5是本发明实施例1的半导体装置的制造方法的说明图；
图6是电容器的结构的说明图；
图7是本发明实施例2的半导体装置制造方法的说明图；
图8是表示多层布线结构的电容器形成例的图；
图9是实施例3的半导体装置的制造方法的说明图；
图10是由图9所示的制造方法而形成的半导体装置的平面图；
图11是本发明实施例4的半导体装置制造方法的说明图；
图12是形成用于保护电感器的保护膜的工序说明图；
图13A是本发明实施例5的半导体装置的说明图；
图13B是图13A的半导体装置的电路图；
图14是图13A的半导体装置的制造方法的说明图；
图15是本发明实施例6的半导体装置的平面图；
图16A～图16C是图15的装置的截面图；
图17是微带线(micro stripe line)结构的说明图；
图18是处理高频信号的半导体装置的布线长度与传输特性的关系的说明图。
具体实施方式
在说明本发明的最佳实施例之前，说明为本发明前提的技术。
(前提技术)
图4是表示为本发明前提的半导体装置的平面图。该半导体装置被分类为所谓的CSP，从在半导体芯片1外围部形成的电极12开始，在作为有源元件形成面的有源面1a的中央方向上形成布线3，在各布线3上设置外部电极5。由于全部外部电极5被设置在应力缓和层7上，所以可缓和在电路基板(图中未示出)上安装时在外部电极和电路基板间生成的应力。另外，在除去外部电极5的区域上形成固体抗蚀剂层8来作为保护膜。
这里，虽然电极12在图1中表示为与外部电极5具有大致相同的大小，但是实际上电极12比外部电极5小得多。由于通常该电极12被配置在半导体芯片1的外围部，所以由半导体芯片1的小型化所需要的电极12间的窄距离和多管脚受到限制。但是，通过将应力缓和层7设置在有源区域，并进一步将布线3设置(引入)到有源区域内，则外部电极5可设置在有源区域内的任意位置上。因此，在配置外部电极5时，可提供在有源区域，即为规定面的区域，设置位置的自由度大大增加，例如，如图4所示，可使外部电极5配合电路基板上的电极位置，配置为格子状等，而可自由地决定配置位置。
设置图4所示的外部电极5，使布线3在应力缓和层7上弯曲，并排列成格子状。但是，这不是本发明的必须结构成，外部电极5也可不一定被设置成排列为格子状。另外，在电极2和布线3的连接部中，虽然图示的电极12的宽度和布线3的宽度是布线3＜电极12，但最好是电极12≤布线3。尤其是，在电极12＜布线3时，不但能使布线3的阻值变小，并且强度增强，所以防止了断线。
图1～图3是说明第一前提技术的半导体装置的制造方法的图。这些图虽然对应于图4的I-I线截面图，但是还被表示为在图4的外围进一步存在应力缓和层的情况。图1～图3是晶片的局部放大图，尤其取作为半导体装置时的一个相应部位。
首先，由公知技术通常在进行切割前的状态下在晶片10上预先形成电极12及其它元件。在本例中，电极12由铝形成。作为其他例的电极12也可使用铝合金系的材料(例如铝硅或铝硅铜等)或铜系材料。
另外，在晶片10的表面上形成由用于防止化学变化的氧化膜等构成的钝化膜(图中未示)。钝化膜不仅避开电极12，还避开进行切割的划线(scribe line)来形成。通过不在划线上形成钝化膜，在进行切割时，可避免由钝化膜产生的润滑油积炭(gome)的产生。进一步，还可防止钝化膜断裂的产生。
如图1(A)所示，在具有电极12的晶片10上形成绝缘膜14。这里，该绝缘膜14由感光性的聚酰亚胺树脂构成，通过在晶片10上涂敷感光性的聚酰亚胺树脂来形成成绝缘膜14。绝缘膜14的厚度最好形成为在1～100um范围，并且最好在10um左右。另外，由于在旋转覆层(spin coating)法中，浪费的聚酰亚胺树脂很多，所以也可使用由泵带状地排出聚酰亚胺树脂的装置。作为这样的装置，有例如FAS公司制造的FAS超精度排出型覆层系统(参照美国专利第4696885号)。
如图1(B)所示，在绝缘层14上形成对于电极12的接触孔14a。具体而言，由曝光、显像和烧结处理，通过从电极12的附近去除聚酰亚胺树脂，而在绝缘层14上形成接触孔14a。在同一图中，形成接触孔14a时，绝缘层14全部不保留与电极12重合的部分。通过使所有绝缘层14都不残留在电极12上，可具有与下面工序设置的布线等的金属电接触良好的优点，但是不一定必须为这样的结构。即，只要形成的孔，使得即使是绝缘膜14覆盖在电极12的外围附近的结构，也露出电极12的一部分，便充分地达到了目的。这时，由于布线层的弯曲数目减少，所以可防止由断路等造成的布线可靠性的降低。
这里，接触孔14a内形成锥形。因此，在形成接触孔14a的端部，倾斜地形成绝缘层14。可通过设定曝光和显像条件来形成这样的形状。进一步，若在电极12上进行O2等离子处理，则即使在电极12上残留有一些聚酰亚胺树脂，也可完全去除该聚酰亚胺树脂。这样形成的绝缘层14在为完成件的半导体装置中，为应力缓和层。
另外，虽然在本例中是使用感光性聚酰亚胺树脂，但是也可使用没有感光性的树脂。可使用例如硅变性聚酰亚胺树脂、环氧树脂或硅变性环氧树脂等固化时的纵弹性模量低(小于1×1010Pa)、达到应力缓和运动的材料。
如图1(C)所示，通过喷溅在晶片10的整个面上形成作为布线层的铬(Cr)层16。由该铬(Cr)层16最终形成布线3(参照图4)。从电极12上开始在绝缘层14上覆盖地形成铬(Cr)层16。这里，铬(Cr)层16的材料最好选择与构成绝缘层14的聚酰亚胺的密合性好的材料。或者，若考虑耐断裂性，可以是铝或铝硅、铝铜等的铝合金或铜合金或铜(Cu)、金这样的有延展(延伸性质)性的金属。或者，若选择耐湿优良的钛，则可防止因腐蚀造成的断路。从与聚酰亚胺的密合性的观点来看，最好使用钛钨合金。
若考虑与铬(Cr)层16的密合性，最好使由聚酰亚胺等构成的绝缘膜14的表面粗糙化。例如，通过进行等离子(O2、CF4)晒干处理或由酸或者碱进行的湿处理，可使绝缘膜14的表面粗糙化。
另外，由于在接触孔14a内，绝缘层14的端部倾斜，所以在该区域也同样倾斜地形成铬(Cr)层16。铬(Cr)层16在为完成件的半导体装置中成为布线3(参照图4)，同时，在制造过程中是对其后形成层的聚酰亚胺树脂的防止扩散层。另外，作为防止扩散层，并不限于铬(Cr)，所述全部布线材料都是有用的。
如图1(D)所示，在铬(Cr)层16上涂敷光电抗蚀剂来形成抗蚀剂层18。
如图1(E)所示，通过曝光、显像和烧成处理，除去抗蚀剂层18的一部分。从电极12向绝缘层14的中间方向形成残留的抗蚀剂层18。具体而言，残留的抗蚀剂层18在绝缘层14上面，成为一个电极12上的抗蚀剂层18和另一电极12上的抗蚀剂层18不连续的状态(各自独立的状态)。
并且，只残留由图1(E)所示的抗蚀剂层18所覆盖的区域(即作为掩蔽抗蚀剂层18)，蚀刻铬(Cr)层16，剥离抗蚀剂层18。上面，之前的工序适用于晶片工艺的金属薄膜形成技术。这样，蚀刻后的铬(Cr)层16如图2(A)所示。
在图2(A)中，从电极12开始在绝缘层14上覆盖地形成铬(Cr)层16。具体讲，铬(Cr)层16成为在一个电极12和其他电极12之间不连续的状态。即，形成铬(Cr)层16，使得可构成对应于各个电极12的布线。
如图2(B)所示，至少在包含铬(Cr)层16的最上层的层中，通过喷溅形成作为导电体层的铜(Cu)层20。铜(Cu)层20成为提高与外部电极的密合性的连接层的势垒金属层。该导电体层可使用镍(Ni)来代替铜(Cu)。
如图2(C)所示，在铜(Cu)层20上形成抗蚀剂层22，如图2(D)所示，由曝光、显像和烧结处理来除掉抗蚀剂层22的一部分。这样，除掉的区域在绝缘层14的上方，并且，去除位于铬(Cr)层16上方的抗蚀剂层22的至少一部分。
如图2(E)所示，在部分去除抗蚀剂层22的区域上，将构成为作为外部电极5(参照图4)的支撑球(hander ball)的支撑块24形成为厚层状。这里，其厚度由对应于其后形成支撑球时所需要的球的直径的支撑量来决定，可由电镀或印刷等来形成支撑块24层。
如图2(F)所示，剥离图2(E)所示的抗蚀剂层22，蚀刻铜(Cu)层20。并且，如图2(G)所示，通过湿洗(wet buck)将支撑块24做成大于半球的球状，形成作为外部电极(参照图4)的支撑球24a。
接着，如图3(A)和图3(B)所示地进行用于防止铬(Cr)层16等的氧化，提高完成后的半导体装置的耐湿性、或用于实现表面的机械保护等目的的处理。
如图3(A)所示，在晶片10的整个面上通过涂敷感光性的固体抗蚀剂层26形成。并且，如图3(B)所示，通过曝光、显像和烧成处理，在固体抗蚀剂层26中去除覆盖支撑球24a的部分和其附近部分区域。这样，所残留的固体抗蚀剂层26成为防止氧化膜，另外成为最终为半导体装置时的保护膜和进一步实现了提高防湿性目的的保护膜。并且，可进行电特性的检查，必要时，可印刷产品序号和制造者的姓名等。
接着，进行切割，如图3(C)所示，切割为各个半导体装置。这里，比较图3(B)和图3(C)可看出，进行切割的位置避开了绝缘层14。因此，由于只对晶片10进行切割，所以避免了切断由性质不同的材料构成的多个层时产生的问题。可通过现有通用的方法来进行切割工序。
根据这样形成的半导体装置，由于绝缘层14成为应力缓和层7(参照图4)，所以可缓和由电路基板(图中未示)和半导体芯片1(参照图4)间的热膨胀系数差而造成的应力。
根据以上说明的半导体装置的制造方法，在晶片工艺中完成了几乎所有的工序。换而言之，而变为可在晶片工艺内进行形成与安装基板连接的外部端子的工序，可以不进行现有的封装工序，即，处理各个半导体芯片，对各个半导体芯片分别进行内部导线连接工序和外部端子形成工序等。另外，在形成应力缓和层时，不需要形成了图案的薄膜等的基板。由于这些理由，可得到低成本、高品质的半导体装置。
在本例中虽然采用感光性的聚酰亚胺树脂作为应力缓和层的树脂，但也可用除此之外的非感光性树脂。另外，在本例中也可将布线层16设置成两层以上。如果重叠层，通常增加了层厚，可降低布线阻抗。尤其在将布线中的一层设为铬(Cr)时，由于铜(Cu)和金比铬(Cr)的电阻抗还低，所以可通过使其组合来降低布线阻抗。或者，也可在应力缓和层上形成钛层后，在该钛层上形成镍层或者白金和金构成的层。另外，也可将白金和金两层作为布线。
通过上面的说明已清楚了本发明的前提技术，接着说明本发明的实施例。另外，为了容易理解说明，下面的各个附图，是局部放大地进行显示的。尤其在下面的说明中，由于假定最终为单个片时的一个半导体装置来进行说明，所以存在所使用的术语和形状等与实际有一些不同的地方。记为半导体芯片的地方其意思不仅指单个片(即芯片状)的情况，有时还指还未形成单片的晶片状的情况。即，这里所说的半导体芯片也可以是在基底基板(例如：由硅构成)上形成即使分开也可使用的规定电路，并不需要特别限定在切开的单个片还是与其成为一体。另外，由于只取布线等的说明所需地方的代表位置，所以在各个图上省略了在其他位置上相同的部分和其他结构。
另外，下面各个实施例的半导体装置的制造方法可在切割前的晶片上进行也可在切割晶片后的各个半导体装置上进行。
实施例1
本实施例1和后述的实施例2将电容器形成在根据前提技术制成的CSP结构的半导体装置上。
图5是本实施例1的半导体装置的制造方法的说明图。另外，本实施例1也与所述前提技术相同的进行图1(A)～(E)，图2(A)所示的工序。因此，下面，省略了关于与上述前提技术相同的工序的详细说明，其后主要说明本实施例1与前提技术不同的部分。
如图5(A)所示，在铬(Cr)层16上形成布线3来作为布线层后，在晶片10的整个面上形成绝缘层102。这里，该绝缘层102是由感光性的聚酰亚胺树脂构成的，并且通过涂敷感光性的聚酰亚胺树脂在晶片10上形成。并且，如图5(B)所示，在绝缘层102中位于作为应力缓和层的绝缘层14的上方的一部分区域上形成开口部102a，使布线3的一部分露出。具体讲，通过由光刻法进行的曝光、显像和烧成处理，通过从位于绝缘层14的上方的一部分区域中去除绝缘层102的一部分，在绝缘层102上形成开口部102a，由此使布线3从开口部102a的底面露出。
并且，如图5(C)所示，在由开口部102a露出的布线3上，通过喷墨法涂敷介电性液体而形成电介质层104。具体而言，通过使用喷墨打印等所用的喷出头101来涂敷介电性液体来形成。这里，该介电性液体最好使用相对介电常数例如大于4的高介电材料，具体讲，使用例如将有机溶剂与液晶聚合物等的电介质或钛酸钡填充剂(filler)相混合的电介质混合液体，混合铌酸锂和有机溶剂的电介质混合液体。
并且，烧结电介质层104后，提高了电介质层104的介电常数，同时，还使介电常数稳定。之后，在烧结后的电介质层104上如所述前提技术那样形成作为外部电极的支撑球24a。在形成支撑球24a后，如所述的前提技术那样，进行切割而切断为各个半导体装置100。这样，形成本实施例1的半导体装置100。
在图5中，虽然省略了图2所示的导电体层(铜(Cu)层)20，但是也可通过与上述相同的工序形成导电体层，也可不形成，任何一种都可在电介质层104上形成作为外部电极的支撑球24a。另外，在本实施例1中，由于将绝缘层102涂敷在晶片10的整个面上，所以具有与在上述前提技术中在形成支撑球24a后形成的保护膜26相同的功能，所以可省略支撑球24a形成后的保护膜形成工序。另外，也可不省略，也可对图5(D)所示的晶片10进行保护膜形成工序，而设置两层保护膜。
如上所述，电介质104下面的布线3、电介质104上面的支撑球24a夹着电介质层104而形成电容器(另外，在电介质层104的上面形成导电体层时，导电体层具有作为电极的功能)。另外，作为根据喷墨法来进行排出的喷出头101，可采用通过一次喷入排出规定量液体的形式，也可采用压电驱动式、静电驱动式、喷泡(bubble jet)(登陆商标)式等各种方式。
另外，在本实施例1中，虽然在作为布线层的铬(Cr)层16上形成绝缘体层102，在该绝缘体层102上形成开口部102a，对该开口部102a涂敷介电性液体而形成电介质层104，但是也可不形成绝缘体层102和开口部102a，而在布线3中连接外部电极的部分直接涂敷介电性液体而形成电介质层104。
这样，根据本实施例1，在形成构成电容器的电介质层104时，由于使用喷墨法，所以与使用光刻法、喷射法形成电介质层的现有技术相比简化了制造工序。在现有技术中，具体讲，首先形成绝缘层102，使用光刻法在绝缘层102上形成所希望的开口部，之后，通过用喷射法使电介质材料堆积来形成电介质层104。与此相反，根据本发明的使用喷墨法的膜形成技术，只要认定目的位置来涂敷感应性材料就可形成电介质层。这样，由于实现了制造工序的简化，所以可提高生成能力、实现了制造成本降低。
另外，根据喷墨法，由于可只对需要的位置涂敷具有介电材料的液体，所以与使用喷射法及光刻法等来形成电介质层的方法相比较，可实现材料的使用量降低。从该方面来看，也可实现制造成本的降低。
另外，根据喷墨法，由于可根据由喷出头101进行的介电性液体的喷入次数仅涂敷需要量，所以与用喷射法的薄膜形成相比，电介质层104的膜厚控制变得容易。这里，如图6所示，若将电介质层的膜厚设为t、将电介质的相对介电常数设为εr，将真空的介电常数设为ε0，将电介质的、电极的面积设为S，将静电容器量设为C，由于下面的式(1)成立，则如上述所述，可通过控制膜厚，来容易地控制静电电容器量C。因此，通过控制介电性液体的喷入次数来控制电介质层104的厚度，可容易地形成具有所希望的静电容器量的电容器。
C＝εrε0·S/t    (1)
另外，在本实施例1中，由于将介电性液体涂敷在开口部102a内，所以，开口部102a的内侧面成为导向(guide)，而可将介电性液体容纳在开口部102a内。因此，不但将开口部102a内的体积设定为规定体积，还可通过控制喷入次数，而使高精度的膜厚控制成为可能。
另外，由于开口部102a的内侧面为向外部倾斜的形状，所以介电性液体可以可靠地流入到开口部102a内，而可将涂敷的介电性液体可靠地容纳到开口部102a内。另外，开口部102a的内侧面，可以不限于上述这样的向外部倾斜的形状，也可以垂直地形成。这时，会多多少少减少上述优点，但是可更容易地控制膜厚。
另外，根据喷射法，由于可在晶片10上的不同部位分别涂敷不同量，所以可通过对每个半导体芯片改变涂敷量，而可对每个半导体芯片形成静电电容器量不同的电容器。
另外，根据喷射法，由于设有多个存储介电性液体的槽(tank)，通过对各个槽分别存储不同的介电性液体，而可对每个半导体芯片改变介电性液体地进行涂敷。
实施例2
图7是实施例2的半导体装置的制造方法的说明图。另外，由于本实施例2与上述的实施例1中图5(C)所示的工序之后到烧结电介质层104的工序相同，所以这里主要说明本实施例2与实施例1不同的部分。
如图7(A)所示，本实施例2，通过由喷出头101来涂敷导电性液体而在烧结后的电介质层104上形成导电性层112。该导电性层112由于相当于上述的前提技术的铜(Cu)层20，所以除由铜(Cu)来形成外，也可由镍(Ni)来形成。并且，在导电层112上如上述前提技术所述这样，形成作为外部电极的支撑球24a。在形成支撑球24a后，如上述前提技术所述那样，进行切割而切断为各个半导体装置110。这样，形成了本实施例2的半导体装置110。
本实施例2在得到与上述实施例1大致相同的作用效果的同时，由于可通过喷墨法形成在上述前提技术中由喷射法来形成的导电体层，所以与由喷墨法形成电介质层104的情况相同，可实现制造工序的简略化、材料的使用量降低、制造成本降低。
另外，在上述实施例1和实施例2中，虽然将布线层为一层的单布线结构中由喷墨法形成电介质层来形成电容器的情况作为示例来进行说明，但是在多层布线结构中也可同样形成电容器。
图8是表示在多层布线结构内形成电容器的半导体装置的图。在图8所示的半导体装置120中，在设有电极122的晶片124上，设置第一绝缘层(第一应力缓和层)126、第一布线层128、第二绝缘层(第二应力缓和层)130、第二布线层132。在第二绝缘层130上形成凹部130a，从凹部130a的底面露出设置在第一布线层128的第一布线128a的一部分。通过喷出头101涂敷介电性液体而在该露出的部分形成电介质层134。并且，在第二布线层132上从电介质层134的上面开始经图示的凹部130a的右侧侧面在第二绝缘层130的上面覆盖地形成第二布线132a，并且，成为在为最上层的布线层的第二布线132a中位于电介质层134的上方的部分形成作为外部电极的支撑球136的结构。
这样，在第一布线128a和第二布线132a之间形成电介质层134而构成电容器。这里，在形成电介质层后，也可采用实施例1、实施例2的其中一种制造方法，在需要时，在交替地层叠绝缘层(应力缓和层)和布线层，电连接相邻的各个布线层的多层布线结构中，也可通过上述实施例1和实施例2的制作方法来形成电容器。另外，多层结构并不限于图8所示的两层，无论多少层都可看作包含在本发明的实施例中。
实施例3
本实施例3在根据上述前提技术形成的CSP结构的半导体装置上形成电感器。
图9是实施例3的半导体装置的制造方法的说明图。图10是通过图9所示的制造方法形成的半导体装置的平面图。图9所示的制造过程相当于图10的A-A截面的制造过成。
本实施例3中与上述前提技术相同地进行图1(A)～(E)、图2(A)所示的工序。因此，下面，省略与上述前提技术相同的工序的详细说明，其后主要说明本实施例3与前提技术不同的部分。
在铬(Cr)层16上形成布线3来作为布线层后，在其上形成具有螺旋状凹状的开口图案。具体讲，首先，如图9(A)所示，在晶片10的整个面上形成绝缘层142。这里，该绝缘层142由感光性聚酰亚胺树脂构成，通过涂敷感光性的聚酰亚胺树脂而在晶片10上形成。并且，如图9(B)、图10所示，通过由光刻法进行的曝光、显像和烧结处理，在绝缘层142上形成螺旋状的凹状开口图案142a。
螺旋状的开口图案142a位于与布线3中电极12相反侧的端部上，在使该电极12的端部露出的同时，形成螺旋状的外端部，使得内端部位于形成支撑球的位置上。这里，形成螺旋状的开口图案142a，使其为规定的匝数、规定的线宽。并且，如图9(C)所示，通过喷出头101在螺旋状的开口图案142a部分涂敷导电性液体。由此，形成在形成螺旋状的导电体层后构成电感器144。这里，该导电性液体可使用例如：导体、导体混合液体、液体金属等，具体讲，例如使用含有水银或、银填充剂的有机溶剂或含有银填充剂的环氧树脂等。
并且，通过与上述前提技术相同的方法，如图9(D)所示，在电感器144的内端部上形成作为外部电极的支撑球24a。在形成支撑球24a后，如上面的前提技术所述那样，进行切割，而切断为各个半导体装置140。这样，形成本实施例3的半导体装置140。
另外，在本实施例3中，由于在布线3上形成绝缘层142，所以具有作为布线3的保护膜的功能，但由于露出了电感器144，所以为保护该电感器144，最好还形成作为保护膜的绝缘层。
另外，在本实施例3中，虽然在布线层16上形成绝缘层142，在该绝缘层142上形成螺旋状的开口图案142a，换而言之，在布线层16上形成保持由下面的工序涂敷的导电性液体用的具有开口图案142a的层，但是也可不形成该层，也可直接地，通过由喷墨法将导电性液体涂敷成螺旋状，而使得可将电连接在布线3上的电感器144形成在绝缘层14上。
根据本实施例3，由于在形成电感器144时，使用了喷墨法，所以与使用喷射法、光刻法和电场镀法形成电感器的现有技术相比，简略了制造工序。在现有技术中，具体讲，首先，通过喷射法形成UBM层，之后，形成抗蚀剂层后，使用光刻法在抗蚀剂层上形成所希望的螺旋状的开口图案。之后，通过使用电场镀法形成导电体层而在该螺旋状的开口图案部分形成电感器。与此相反，根据本发明的使用喷墨法的膜形成技术，可仅通过控制喷出头101将导电性液体涂敷成螺旋状而可形成电感器144。这样，由于实现了制造工序的简化，生产能力提高，可实现制造成本降低。
另外，根据喷墨法，可仅对螺旋状的开口图案142a涂敷导电性液体。因此，与使用喷射法、光刻法和电场镀法形成电感器的方法相比，由于可仅涂敷在需要位置，所以可实现材料的使用量降低，从这一方面可实现制造成本的降低。
另外，根据喷墨法，由于可根据由喷出头101进行的导电性液体的喷入次数仅涂敷需要量，所以与用电镀法的薄膜形成相比，可容易地控制构成电感器144的导电体层的膜厚。因此，依赖于膜厚的阻抗值的调整也变得容易，可通过控制膜厚，可容易地形成具有所希望阻抗值的电感器144。另外，由于膜厚可通过来自喷出头101的导电性液体的喷入次数来决定，所以精度很高的膜厚控制成为可能。
另外，根据喷墨法，由于可在晶片10上的不同部位分别通过不同的喷入次数来涂敷导电性液体，所以对每个半导体芯片可形成阻抗值不同的电感器。
另外，通过改变开口图案142a的螺旋状部分的匝数，配合于该匝数地控制喷出头101的驱动来控制涂敷导电性液体的螺旋状部分的匝数，可形成具有所希望的电感值的电感器144。
另外，由于在螺旋状的凹状开口图案142a部分涂敷导电性液体，所以开口图案142a的内侧面成为导向，而可在开口图案142a内容纳导电性液体。因此，可根据开口图案142a的形成精度、换而言之通过由光刻法形成的抗蚀剂图案的精度来决定布线宽度，所以可高精度地形成电感器144。另外，虽然在图9中垂直地形成开口图案142a的内侧面，但是也可以是使其向外侧倾斜的形状。这时，涂敷的导电性液体可容易地流入开口图案142a内，而可将涂敷的导电性液体可靠地容纳在开口图案142a内。
另外，根据喷射法，由于设有多个存储导电性液体的槽(tank)，通过对各个槽分别存储不同的导电性液体，而可对每个半导体芯片改变导电性液体地进行涂敷。
实施例4
本实施例4是通过在形成电感器的层的表面上进行表面粗化处理，在该进行了表面粗化处理的部分采用喷墨法将导电性液体涂敷成螺旋状，而在CSP结构的半导体装置上形成电感器。
图11是实施例4的半导体装置的制造方法的说明图。本实施例4与上述前提技术相同地进行图1(A)～(E)，图2(A)所示的工序。因此，下面省略与上述前提技术相同的工序的详细说明，其后，主要说明本实施例4与前提技术不同的部分。
如图11(A)所示，在铬(Cr)层16上形成布线3来作为布线层后，在晶片10的整个面上形成绝缘层152。这里，该绝缘层152是由感光性的聚酰亚胺树脂构成的，并且通过涂敷感光性的聚酰亚胺树脂在晶片10上形成。并且，如图11(B)所示，在绝缘层152中在位于绝缘层14的上方的一部分区域上形成开口部152a，使布线3的一部分露出。具体讲，通过由光刻法进行的曝光、显像和烧结处理，通过从位于绝缘层14的上方的一部分区域中除去绝缘层152的一部分，在绝缘层152上形成开口部152a，由此使布线3从开口部152a的底面露出。
并且，如图11(C)所示，在绝缘层152中从露出布线3的部分开始进行表面粗化为螺旋状的处理，进行提高与由下面的工序涂敷的导电性液体间的密合性的处理。具体讲，通过由使用激光头160的激光磨损或喷砂而在绝缘层152上作出物理疏密，使绝缘层152的表面粗糙化。另外，施加了表面粗化处理的螺旋状图案152b位于与布线3中电极12相反侧的端部上，并形成外端部，使得内端部位于形成支撑球24a的位置上。这里，形成螺旋状的开口图案142a，而使其为固定匝数、规定线宽。
并且，如图11(D)所示，对准表面粗糙化的部分，即螺旋状的图案152b部分后通过喷出头101涂敷导电性液体。由此，形成在形成螺旋状的导电体层后构成的电感器154。接着，如图11(E)所示，在电感器154的内端部上形成作为外部电极的支撑球24a。在形成支撑球24a后，如上面的前提技术所述那样进行切割，而切断为各个半导体装置150。这样，形成本实施例4的半导体装置150。
另外，在本实施例4中，由于在布线3上形成绝缘层152，虽然绝缘层152具有作为布线3的保护膜的作用，但是电感器154成为为露出的状态，所以为了保护该电感器154，最好还形成作为保护膜的绝缘层。下面，说明形成用于保护电感器154的保护膜时的工序。
图12是形成用于保护电感器的保护膜的工序的说明图。
在图11(D)所示的工序后，如图12(A)所示，在晶片10的整个面上通过涂敷例如感光性的聚酰亚胺树脂来形成绝缘层156。该绝缘层156为保护膜。并且，如图12(B)所示，通过光刻法去除绝缘层156的一部分，而使电感器154的外端部露出，如图12(C)所示，在该露出的部分形成作为外部电极的支撑球24a。
根据本实施例4，由于在绝缘层152中预先在涂敷导电性液体的部分进行表面粗化处理，所以与导电性液体的密合性高，可得到可靠性高的半导体装置150。
另外，在本实施例4中，在作为完成品的半导体装置150中，为应力缓和层的绝缘层14上形成布线层16，在布线层16上形成为应力缓和层的绝缘层152，在绝缘层152上形成构成电感器154的导电体层(布线层)，而成为电连接相邻的各个布线层的多层布线结构。但是，本发明的使用喷墨法的电感器的形成并不限于形成如图12所示的多层布线结构的布线层情况，在形成单布线结构的布线层时也同样适用。另外，多层布线层的层数并不作特别限定，无论多少层都看作包含在本发明的实施例中。
实施例5
本实施例5是在根据上述前提技术形成的CSP结构的半导体装置上形成的多层布线层内形成分别平均有至少一个电感器和电容器的滤波器，在形成电容器时采用上述实施例1或2的制造方法，在形成电感器时采用实施例3或4的方法。下面，以形成低通滤波器为例进行说明。
图13A、图13B是本实施例5的半导体装置的说明图，尤其，图13A是本实施例5的半导体装置的平面图，图13B是其电路图。图14是图13A的半导体装置的制造方法的说明图。另外，本实施例5在实施图11(A)～(D)所示的工序后，实施图12(A)、(B)，由于到在绝缘层156上形成开口部156a的工序与实施例4相同，故省略详细说明。说明其后的工序。
如图14(A)所示，在绝缘层156上形成开口部156a后，在绝缘层156的上面的一部分进行表面粗化处理，进行提高与由下面的工序涂敷的导电性液体间的密合性的处理。具体讲，通过由使用激光头160的激光打磨或喷砂而在绝缘层156上作出物理疏密，使绝缘层156的表面粗糙化。
并且，如图14(B)所示，从电感器154的内端部开始在绝缘层156中对准进行了表面粗化处理的部分，通过由喷出头101涂敷导电性液体而形成布线172。接着，如图14(C)所示，在布线172中位于电感器154的内端部的上方的部位由喷出头101涂敷介电性液体而形成电介质层174后，使该电介质层174烧结。
并且，如图14(D)所示，在烧结后的电介质层174上如上述前提技术所述那样形成作为外部电极的支撑球24a。另外，在形成支撑球24a之前，可也如实施例2那样，在烧结后的电介质层174上形成导电体层112。通过将该支撑球24a设定为GND，而成为将电感器154的一个端部连接到电极12，另一个端部经电介质层174连接到GND的结构。形成了如图13(B)的电路图所示的低通滤波器。在这样构成的低通滤波器中，经电极12将来自半导体芯片1的输出信号输入到低通滤波器。
在形成支撑球24a后，如上述前提技术所述那样进行切割而切断为各个半导体装置170。这样，形成本实施例5的半导体装置170。
根据本实施例5，在形成具有电感器和电容器的滤波器时，由于使用由喷墨法将导电性液体、介电性液体涂敷到需要位置上而进行膜形成的方法，所以与使用喷射法和光刻法的膜形成技术来形成的情况相比，简略了制造工序。结果，可生成能力提高、实现了成本的降低。
在本实施例5中，虽然将形成低通滤波器的情况为例进行了说明，但是并不限于低通滤波器。在CSP结构的半导体装置上形成的多层布线层内，在形成滤波器时，该滤波器平均分别至少有一个电容器和电感，该电容器在电连接相邻的各个布线层的部分的该布线层间或者在最上层的布线层和外部电极间装备电介质层后构成，该电感将多层布线层的至少一个布线层形成为螺旋状而构成，主要可通过由喷墨法涂敷介电性液体而形成所述电介质层，通过由喷墨法将导电性液体涂敷成螺旋状而形成电感器，但是不特别限定最终形成的滤波器的种类。
实施例6
本实施例6是通过由喷墨法进行的导电性液体的涂敷来形成微带线的线路部分。
图15是本实施例6的半导体装置的平面图，图16A是表示图15的A-A截面图的图；图16B是图15的B-B的截面图的图；图16C是图15的C-C截面图的图。
图15和图16A～图16C所示的半导体装置180中，在晶片10上形成供给地电位的GND182，第一电极184、第二电极186。并且，如图16A所示，从GND182开始在第一绝缘层188上覆盖地形成GND平面190。在GND平面190上部形成第二绝缘层192。
在第二绝缘层192上形成作为形成第一外部电极的第一支撑球194的第一凹部192a(参照图16B)，用于形成作为第二外部电极的第二支撑球196的第二凹部(图中未示)。从第一电极184开始覆盖第一凹部192a地形成布线198，该布线198成为微带线结构的线路。
这里，如图17所示，所谓微带线结构是指在GND平面上配置电介质层(绝缘层)，在其上配置布线的结构，而被认为是可容易地控制布线特性阻抗的线路结构。
这里，图17所示的微带线结构的线路特性阻抗Z0，可由下面式(2)表示的近似式来表示：
Z0＝(σ0)/ε1/2(a/b+2/π(1+ln(1+πa/2b)))………………………(2)
其中，σ0：真空的特性阻抗377Ω，a：线路宽度(mm)、b：绝缘层的厚度(mm)、ε：绝缘层的相对介电常数。
如图16B的截面所示，在GND平面190上配置绝缘层192，布线198成为在其上配置的微带线结构的线路。在本实施例6中，通过由喷出头101涂敷导电性液体而形成该布线198。
另外，在第二绝缘层192上使用微带线而构成带通滤波器。即，使相互电磁耦合的多条(这里为3条)的窄带线路200、202、204相隔一定距离地形成。伸出第二电极186侧的端部，将第一窄带线路200连接到第二电极186垫。另外，形成与第三窄带线路204的第二电极186相反侧的端部，而使其位于图中未示出的第二凹部内。并且，在位于该第二凹部内的第三窄带线路204上形成作为第二外部电极的支撑球196。另外，构成第一窄带线路200、第二窄带线路202和第三窄带线路204，使得成为通过频率大致1/4波长的阻抗线路。通过由喷出头101涂敷导电性液体来形成这些线路。
根据该构成，从第二电极186输入的电信号结合到第二窄带线路202而产生半波长共振，其电磁能量也结合到第三窄带线路204。由此，成为可将电信号传送到第二支撑球196侧，构成以特定频率使电信号通过的带通滤波器。
根据本实施例5，即使在形成微带线结构的线路时也可通过由喷墨法涂敷导电性液体来形成。在使用喷墨法时，与通过使用喷射法和光刻法的薄膜形成技术形成相同的线路相比较，可通过较少的工序数来进行制造。结果，可通过较少的工序数制造由微带线结构的线路构成的带通滤波器，由此，生产能力的提高，可实现成本的降低。
但是，在处理高频的半导体装置中，要求邻近半导体芯片安装无源部件。下面的图是其说明图。
图18(A)是表示多个频率不同的波形的图，表示将横轴取为布线长度，纵轴取为电压的图。图18(B)是表示在基板300上设置的布线长为Xcm的布线302的图。
从图18(A)可看出，在图18(B)所示的布线302的图示右端部和图示左端部之间，例如，对高频信号a具有V1伏的差，相反，对信号b为V2(＜V1)的差。即，在传送高频信号时，表示了由布线长造成的波形的相位差对传送特性有很大的影响。因此，频率越高，越需要缩短布线长度。
根据上述各实施例，由于可在CSP结构的半导体装置上形成通过芯片部件装载在基板上的无源部件(电容器、电感器、滤波器)，所以在实现电特性的提高的同时，可实现安装的高密度化。
另外，如上所述，可以在切割前的晶片上实施在上述各实施例的制造方法，也可以在切割晶片后在各个半导体装置上实施这些制造方法。从制造成本方面来看，最好在切断前的晶片上一起处理。另外，本发明的方法具有可从制造成本方面来看被认为几乎不可能由采用现有的光刻法或喷射法的方法来实施的对切断前的晶片形成对每个半导体芯片具有不同电特性的无源部件(电感器、电容器、滤波器)的优点。即，当使用采用现有的光刻法或喷射法形成对每个半导体芯片具有不同电特性的无源部件时，需要在将晶片分割为半导体芯片后对各个半导体芯片可改变成膜时的膜厚等来形成，工作效率低，制造时间长，制造成本加大，所以被认为实现有困难。

Claims (9)

1.一种半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片上的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成连接到所述布线层的布线的外部电极的工序；其特征在于，包括：
在形成布线层的工序之后，通过采用喷墨法将导电性液体涂敷成螺旋状，所述应力缓和层上形成与所述布线电连接的电感器的工序。
2.根据权利1所述的半导体装置的制造方法，其特征在于，还包括：在形成所述布线层的工序之后，在所述布线层上形成保护膜的工序，在形成所述电感器的工序之前，在所述保护膜上形成对应于所述电感器的螺旋状的开口图案的工序；在形成所述电感器的工序中，通过采用喷墨法将导电性液体涂敷到所述开口图案上而形成所述电感器。
3.根据权利1所述的半导体装置的制造方法，其特征在于，包括：在形成所述电感器的工序之前，在所述应力缓和层上进行螺旋状的表面粗化处理的工序，在形成所述电感器的工序中，通过采用喷墨法将导电性液体涂敷到进行了所述表面粗化处理的所述螺旋状的部分而形成所述电感器。
4.根据权利3所述的半导体装置的制造方法，其特征在于：通过激光打磨或喷砂来实施所述表面粗化处理。
5.根据权利1～4中任意一项所述的半导体装置的制造方法，其特征在于：在形成所述电感器的工序中，通过控制采用喷墨法涂敷所述导电性液体的喷出头的所述导电性液体的喷入次数来控制所述导电层的厚度，形成具有所希望的阻抗值的电感器。
6.根据权利1～5中任意一项所述的半导体装置的制造方法，其特征在于：在形成所述电感器的工序中，通过控制采用喷墨法涂敷所述导电性液体的喷出头的动作来控制所述螺旋状的匝数，形成具有所希望的电感的电感器。
7.根据权利1～6中任意一项所述的半导体装置的制造方法，其特征在于，还包括：在形成所述布线层的工序后，形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序，在形成该多层布线层的工序中，通过采用喷墨法将导电性液体涂敷成螺旋状而形成所述多层布线层内的至少一个布线层而形成电感器。
8.一种半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成与所述布线层的布线连接的外部电极的工序；其特征在于，
还包括：在形成所述布线层的工序后，形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序；形成该多层布线层的工序包含，形成至少具有：一个在电连接相邻的各个布线层的部分的该布线层之间，或者在最上层的布线层与所述外部电极间具备电介质层的电容器；和一个通过将所述多层布线层的至少一个布线层形成为螺旋状而构成的电感器的滤波器的工序，在形成该滤波器的工序中，通过采用喷墨法涂敷介电性液体而形成所述电介质层，通过采用喷墨法将导电性液体涂敷成螺旋状而形成所述电感器。
9.一种半导体装置的制造方法，包括：在晶片上，以避开形成有电极的晶片的所述电极的至少一部分的状态，形成应力缓和层的工序；形成由从所述电极被设置到所述应力缓和层上的布线所构成的布线层的工序；在所述应力缓和层的上方形成与所述布线层的布线连接的外部电极的工序；其特征在于，
还包括：在形成所述布线层的工序后，形成交替层叠应力缓和层和布线层，电连接相邻的各个布线层，同时其最上层的布线层的布线与所述外部电极连接的多层布线层的工序；在形成该多层布线层的工序中，包含：使应力缓和层的一面侧的布线层成为微带线结构的线路那样地将所述应力缓和层的另一面侧的布线层形成为面状，构成GND平面，通过采用喷墨法在所述微带线结构的线路上涂敷导电性液体，形成彼此电磁耦合，相隔一定距离的多条窄带线路，而形成带通滤波器的工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486340A (zh) * 2015-08-31 2017-03-08 中芯国际集成电路制造(北京)有限公司 晶圆结构及其形成方法和喷淋装置
CN112062085A (zh) * 2020-09-10 2020-12-11 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
US7773365B2 (en) * 2004-04-30 2010-08-10 Hewlett-Packard Development Company, L.P. Dielectric material
JP4158755B2 (ja) * 2004-09-30 2008-10-01 セイコーエプソン株式会社 機能膜の製造方法、薄膜トランジスタの製造方法
JP4238843B2 (ja) * 2005-06-21 2009-03-18 セイコーエプソン株式会社 半導体チップ、半導体チップの製造方法および電子機器
JP4572759B2 (ja) * 2005-07-06 2010-11-04 セイコーエプソン株式会社 半導体装置及び電子機器
US20070040165A1 (en) * 2005-08-16 2007-02-22 Klaus Dimmler Method of fabricating organic FETs
JP2007103831A (ja) * 2005-10-07 2007-04-19 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP4779605B2 (ja) * 2005-11-29 2011-09-28 セイコーエプソン株式会社 電子基板および電子機器
JP4862390B2 (ja) * 2005-12-20 2012-01-25 セイコーエプソン株式会社 電子基板の製造方法
JP2008103399A (ja) * 2006-10-17 2008-05-01 Seiko Epson Corp 電子基板、その製造方法および電子機器
JP2008192725A (ja) * 2007-02-02 2008-08-21 Spansion Llc 半導体装置及びその製造方法並びに半導体装置の製造装置
US8178965B2 (en) 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
JP5594557B2 (ja) * 2008-10-15 2014-09-24 株式会社リコー 圧電アクチュエータと液滴吐出ヘッド及び画像形成装置
GB2464549B (en) * 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
JP2010165730A (ja) * 2009-01-13 2010-07-29 Mitsubishi Electric Corp 高周波帯用ｅｓｄ保護回路
JP2010232230A (ja) 2009-03-25 2010-10-14 Casio Computer Co Ltd 半導体装置およびその製造方法
US8710658B2 (en) * 2011-11-18 2014-04-29 Cambridge Silicon Radio Limited Under bump passive components in wafer level packaging
US8952530B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
JP3540729B2 (ja) 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP3540728B2 (ja) 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6737364B2 (en) * 2002-10-07 2004-05-18 International Business Machines Corporation Method for fabricating crystalline-dielectric thin films and devices formed using same
KR100916602B1 (ko) * 2002-11-11 2009-09-11 엘지디스플레이 주식회사 소다라임 글라스를 이용한 액정표시장치와 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486340A (zh) * 2015-08-31 2017-03-08 中芯国际集成电路制造(北京)有限公司 晶圆结构及其形成方法和喷淋装置
CN106486340B (zh) * 2015-08-31 2019-08-27 中芯国际集成电路制造(北京)有限公司 晶圆结构及其形成方法和喷淋装置
CN112062085A (zh) * 2020-09-10 2020-12-11 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺
CN112062085B (zh) * 2020-09-10 2024-02-23 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺

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