JP4341249B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4341249B2
JP4341249B2 JP2003006613A JP2003006613A JP4341249B2 JP 4341249 B2 JP4341249 B2 JP 4341249B2 JP 2003006613 A JP2003006613 A JP 2003006613A JP 2003006613 A JP2003006613 A JP 2003006613A JP 4341249 B2 JP4341249 B2 JP 4341249B2
Authority
JP
Japan
Prior art keywords
layer
wiring
forming
inductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003006613A
Other languages
English (en)
Other versions
JP2004221297A (ja
Inventor
昭浩 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003006613A priority Critical patent/JP4341249B2/ja
Priority to US10/671,010 priority patent/US7029946B2/en
Priority to CNB031598560A priority patent/CN1291480C/zh
Priority to CNA2006100946254A priority patent/CN1905130A/zh
Publication of JP2004221297A publication Critical patent/JP2004221297A/ja
Application granted granted Critical
Publication of JP4341249B2 publication Critical patent/JP4341249B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（chip scale package）構造の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度実装を追求すると、ベアチップ実装が理想的である。しかしながら、ベアチップは品質の保証及び取り扱いが難しい。そこで、チップサイズに近いパッケージのＣＳＰ（chip scale package）が開発されている。近年では、電子機器の更なる小型化の要求により、更なる高密度実装が要望され、基板上においてＣＳＰの周囲に実装されていた受動部品をＣＳＰに内蔵させてパッケージ化するようにした技術が開発されている。例えば、キャパシタをＣＳＰに内蔵させた技術として、「回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置の製造方法において、前記半導体基板の回路素子形成領域上に絶縁膜を介して第１の導体層を形成する工程と、前記第１の導体層上に誘電体層を形成するとともに、前記誘電体層上に第２の導体層を設けて前記回路素子形成領域上に積層して容量素子を形成する工程と」を具備するものがある（例えば特許文献１）。
【０００３】
また、インダクタをＣＳＰに内蔵させた技術として、「回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置の製造方法において、前記絶縁体上に少なくとも１つの第２の導体層を形成する工程と、該第２の導体層により誘導素子を形成する工程と」を具備するものがある（例えば特許文献２）。
【０００４】
【特許文献１】
特開２００２−５７２９１号公報
【特許文献２】
特開２００２−５７２９２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、受動部品を形成するに際し、具体的な製造方法としてスパッタ法、フォトリソグラフィ法及び電界メッキ法などが用いられており、必要工程数が多くなってコスト高となる問題点があった。
【０００６】
本発明は、このような点に鑑みなされたもので、製造工程を簡略化してコスト低減を図ることの可能な半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後において、インクジェット法により導電性液体を渦巻状に塗布することにより、配線に電気的に接続されるインダクタを、応力緩和層上に形成する工程とを有し、開口パターンを、内側面が外方に傾斜する形状に形成し、導電性液体が前記開口部内に流れ込みやすいようにしたものである。これにより、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いた薄膜形成技術により渦巻状の導電体層で成るインダクタを形成する場合に比べて製造工程が簡略化される。その結果、生産性が向上し、コスト低減を図ることが可能となる。また、開口パターンの内側面がガイドとなって開口パターン内に導電性液体を収容することができる。よって、開口パターンの精度、換言すればフォトリソグラフィによるレジストパターンの精度で配線幅を決定できるので、インダクタを精度良く形成することができる。
【０００８】
また、本発明に係る半導体装置の製造方法は、上記インダクタを形成する工程では、インクジェット法により導電性液体を塗布する吐出ヘッドの導電性液体の打ち込み回数を制御して導電層の厚みを制御することにより、所望の抵抗値を有するインダクタを形成するものである。このように、インクジェット法を用いることにより、最終的に形成されるインダクタの抵抗値を容易にコントロールすることが可能となる。
【０００９】
また、本発明に係る半導体装置の製造方法は、上記インダクタを形成する工程では、インクジェット法を用いて導電性液体を塗布する吐出ヘッドの動作を制御して渦巻状の巻数を制御することにより、所望のインダクタンスを有するインダクタを形成するものである。このように、インクジェット法を用いることにより、最終的に形成されるインダクタのインダクタンスを容易にコントロールすることが可能となる。
【００１０】
また、本発明に係る半導体装置の製造方法は、上記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、多層配線層を形成する工程において、多層配線層内の少なくとも１つの配線層を、インクジェット法により導電性液体を渦巻状に塗布して形成することにより前記インダクタとするものである。このように、多層配線層を有する半導体装置においても、上記と同様にしてインダクタを形成することが可能である。
【００１１】
また、本発明に係る半導体装置の製造方法は、電極の形成されたウエーハの電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、電極から応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、応力緩和層の上方で配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、多層配線層を形成する工程は、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に誘電体層を備えてなるキャパシタと、多層配線層の少なくとも１つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも１つずつ有するフィルターを形成する工程を含み、フィルターを形成する工程において、誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成し、前記応力緩和層において前記誘電性液体及び前記導電性液体を塗布する部分には、それぞれ開口部を形成しておき、前記誘電性液体及び前記導電性液体を塗布する際には、該当開口部内に塗布するものであり、前記開口部を、内側面が外方に傾斜する形状に形成しておき、前記誘電性液体及び前記導電性液体が該当開口部内に流れ込みやすいようにしたものである。これにより、インダクタとキャパシタとを有するフィルターを、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて簡略化された製造工程で製造できる。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【００１２】
【発明の実施の形態】
本発明の好適な実施の形態について説明する前に、本発明の前提となる技術を説明する。
【００１３】
（前提技術）
図４は、本発明の前提となる半導体装置を示す平面図である。この半導体装置は、いわゆるＣＳＰに分類されるもので、半導体チップ１の周辺部に形成された電極１２から、能動素子形成面である能動面１ａの中央方向に配線３が形成され、各配線３には外部電極５が設けられている。全ての外部電極５は、応力緩和層７の上に設けられているので、回路基板（図示せず）に実装されたときの外部電極と回路基板との間に生じる応力を緩和できるようになっている。また、外部電極５を除く領域には、保護膜としてソルダレジスト層８が形成されている。
【００１４】
ここで、電極１２は、図４では外部電極５とほぼ同じ程度の大きさで示されているが、実際は外部電極５よりも非常に小さいものである。この電極１２は、通常、半導体チップ１の周辺部に配置されることから、半導体チップ１の小型化による電極１２間の狭ピッチ化や多ピン化には限界がある。しかしながら、応力緩和層７を能動領域に設け、更に、配線３を能動領域内に配設する（引き込む）ことで、外部電極５については能動領域内の任意の場所に設けることが可能となる。このため、外部電極５を配置する際に能動領域内、すなわち一定の面としての領域が提供できることになり、設置位置の自由度が非常に増し、外部電極５を、回路基板上の電極位置に合わせて例えば図４に示すように格子状に配置するなど、自由に配置位置を決定することができるようになる。
【００１５】
図４に示した外部電極５は、配線３を応力緩和層７の上で屈曲させて、格子状に並ぶように設けている。しかし、これは、本発明の必須の構成ではなく、外部電極５は必ずしも格子状に並ぶように設けなくても良い。また電極２と配線３との接合部において、図示させている電極１２の幅と配線３の幅は、
配線３＜電極１２
となっているが、
電極１２≦配線３
とすることが好ましい。特に、
電極１２＜配線３
となる場合には、配線３の抵抗値が小さくなるばかりか、強度が増すので断線が防止される。
【００１６】
図１〜図３は、第１の前提技術の半導体装置の製造方法を説明する図である。これらの図は、図４のＩ−Ｉ線断面図に対応するが、図４の外周にさらに応力緩和層が存在する状態として示されている。図１〜図３はウエーハにおける一部拡大図であり、特に半導体装置としたときの１つ分に該当する箇所をとりあげたものである。
【００１７】
まず、周知の技術によって、通常、ダイシングを行う前の状態までウエーハ１０に電極１２その他の素子を形成しておく。なお、本例では、電極１２はアルミニウムで形成される。電極１２に他の例としてアルミニウム合金系の材料（例えば、アルミニウムシリコンやアルミニウムシリコン銅など）もしくは銅系の材料を用いても良い。
【００１８】
また、ウエーハ１０の表面には、化学的変化を防止するための酸化膜などからなるパッシベーション膜（図示せず）が形成されている。パッシベーション膜は、電極１２を避けるのみならず、ダイシングが行われるスクライブラインも避けて形成される。スクライブラインにパッシベーション膜を形成しないことで、ダイシング時に、パッシベーション膜により発生するゴミの発生を避けることができ、さらに、パッシベーション膜のクラックの発生も防止することができる。
【００１９】
図１（Ａ）に示すように、電極１２を有するウエーハ１０に、絶縁層１４を形成する。この絶縁層１４は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ１０に、感光性のポリイミド樹脂を塗布することにより形成される。絶縁層１４は、１〜１００μｍの範囲、更に好ましくは１０μｍ程度の厚みで形成されることが好ましい。なお、スピンコーティング法では、無駄になるポリイミド樹脂が多いので、ポンプによって帯状にポリイミド樹脂を吐出する装置を使用してもよい。このような装置として、例えばＦＡＳ社製のＦＡＳ超精密吐出型コーティングシステム（米国特許第４６９６８８５号参照）などがある。
【００２０】
図１（Ｂ）に示すように、絶縁層１４に、電極１２に対するコンタクトホール１４ａを形成する。具体的には、露光、現像及び焼成処理によって、電極１２の付近からポリイミド樹脂を除去することで、絶縁層１４にコンタクトホール１４ａを形成する。なお同図においては、コンタタトホール１４ａを形成したときに絶縁層１４が電極１２と重なる領域を全く残していない。全く絶縁層１４を電極１２に残さないことで、次工程以降で設けられる配線等の金属との電気的なコンタクトが良好な状態になるという利点があるものの、必ずしもこのような構造にしなければならないわけではない。すなわち、電極１２の外周付近に絶縁層１４がかかっている構造であったとしても電極１２の一部が露出するようにホールが形成されているのであれば充分目的が達成される。この場合には、配線層の屈曲数が減るので断線等による配線信頼性の低下を防止できる。
【００２１】
ここで、コンタクトホール１４ａにはテーパが付けられている。したがって、コンタタトホール１４ａを形成する端部において、絶縁層１４は傾斜して形成されている。このような形状は、露光及び現像の条件を設定することで形成される。さらに、電極１２上をＯ2 プラズマ処理すれば、たとえ電極１２上に若干ポリイミド樹脂が残っていたとしてもそのポリイミド樹脂を完全に除去できる。こうして形成された絶縁層１４は、完成品としての半導体装置において応力緩和層となる。
【００２２】
なお、本例では樹脂に感光性ポリイミド樹脂を用いたが、感光性のない樹脂を用いても良い。例えばシリコーン変性ポリイミド樹脂、エポキシ樹脂やシリコーン変性エポキシ樹脂等、固化したときのヤング率が低く（１×１０10Ｐａ以下）、応力緩和の働きを果たせる材質を用いると良い。
【００２３】
図１（Ｃ）に示すように、スパッタリングによってウエーハ１０の全面に配線層としてのクローム（Ｃｒ）層１６を形成する。このクローム（Ｃｒ）層１６から、最終的に配線３（図４参照）が形成される。クローム（Ｃｒ）層１６は、電極１２上から絶縁層１４上にかけて形成される。ここで、クローム（Ｃｒ）層１６の材質は、絶縁層１４を構成するポリイミドとの密着性が良いことから選択された。あるいは、耐クラック性を考慮すれば、アルミニウムやアルミシリコン、アルミカッパー等のアルミニウム合金又はカッパー合金又は銅（Ｃｕ）又は金のような延展性（延びる性質）のある金属でもよい。または、耐湿性に優れたチタンを選択すれば、腐食による断線を防止することができる。チタンは、ポリイミドとの密着性の観点からも好ましく、チタンタングステンを用いても良い。
【００２４】
クローム（Ｃｒ）層１６との密着性を考慮すると、ポリイミド等からなる絶縁層１４の表面を荒らすことが好ましい。例えば、プラズマ（Ｏ2、ＣＦ4）にさらすドライ処理や、酸又はアルカリによるウエット処理を行うことで、絶縁層１４の表面を荒らすことができる。
【００２５】
また、コンタタトホール１４ａ内において絶縁層１４の端部が傾斜しているので、この領域ではクローム（Ｃｒ）層１６も同様に傾斜して形成される。クローム（Ｃｒ）層１６は、完成品としての半導体装置においては配線３（図４参照）になるとともに、製造途中においてはその後に層を形成する際のポリイミド樹脂に対する拡散防止層となる。なお拡散防止層としてはクローム（Ｃｒ）に限るものではなく、前述の配線材料全てのものが有効である。
【００２６】
図１（Ｄ）に示すように、クローム（Ｃｒ）層１６の上に、フォトレジストを塗布してレジスト層１８を形成する。
図１（Ｅ）に示すように、露光、現像及び焼成処理によって、レジスト層１８の一部を除去する。残されたレジスト層１８は、電極１２から絶縁層１４の中央方向に向けて形成されている。詳しくは、残されたレジスト層１８は、絶縁層１４の上では、一つの電極１２上のレジスト層１８と他の電極１２上のレジスト層１８とか連続しないように（各々独立した状態に）なっている。
【００２７】
そして、図１（Ｅ）に示すレジスト層１８によって覆われた領域のみを残して（すなわちレジスト層１８をマスクとして）、クローム（Ｃｒ）層１６をエッチングし、レジスト層１８を剥離する。以上、これらの前工程ではウエーハプロセスにおける金属薄膜形成技術を適用したものである。こうしてエッチングされたクローム（Ｃｒ）層１６は、図２（Ａ）に示すようになる。
【００２８】
図２（Ａ）において、クローム（Ｃｒ）層１６は、電極１２から絶縁層１４にかけて形成されている。詳しくは、クローム（Ｃｒ）層１６は、一つの電極１２と他の電極１２との間が連続しないようになっている。つまり、それぞれの電極１２に対応する配線を構成できるように、クローム（Ｃｒ）層１６が形成される。
【００２９】
図２（Ｂ）に示すように、少なくともクローム（Ｃｒ）層１６を含む最上段の層に、導電体層としての銅（Ｃｕ）層２０を、スパッタリングによって形成する。銅（Ｃｕ）層２０は、外部電極との密着性を高める接合層となるバリアメタル層である。この導電体層には、銅（Ｃｕ）の代わりにニッケル（Ｎｉ）を使用しても良い。
【００３０】
図２（Ｃ）に示すように銅（Ｃｕ）層２０の上にレジスト層２２を形成し、図２（Ｄ）に示すようにレジスト層２２の一部を、露光、現像及び焼成処理して、取り除く。そうすると、取り除く領域は、絶縁層１４の上方であって、かつ、クローム（Ｃｒ）層１６の上方に位置するレジスト層２２の少なくとも一部が除去される。
【００３１】
図２（Ｅ）に示すように、レジスト層２２が部分的に除去された領域に、外部電極５（図４参照）としてのハンダボールになるハンダ２４を厚層状に形成する。ここで厚みは、その後のハンダボール形成時に要求されるボール径に対応したハンダ量で決まる。ハンダ２４の層は、電解メッキや印刷等により形成される。
【００３２】
図２（Ｆ）に示すように、図２（Ｅ）に示すレジスト層２２を剥離し、銅（Ｃｕ）層２０をエッチングする。そして、図２（Ｇ）に示すように、ハンダ２４を、ウェットバックによって半球以上のボール状にして、外部電極（図４参照）としてのハンダボール２４ａを形成する。
【００３３】
続いて、クローム（Ｃｒ）層１６等の酸化を防止するためや、完成した半導体装置における耐湿性の向上や、表面の機械的保護等の目的を達成するための処理を、図３（Ａ）及び図３（Ｂ）に示すようにして行う。
【００３４】
図３（Ａ）に示すように、ウエーハ１０の全面に、感光性のソルダレジスト層２６を塗布により形成する。そして、露光、現像及び焼成処理を行って、ソルダレジスト層２６のうち、ハンダボール２４ａを覆っている部分及びその付近の領域を除去する。こうして、残されたソルダレジスト層２８は、酸化防止膜として、また最終的に半導体装置となったときの保護膜としてや、更には防湿性の向上を目的とした保護膜となる。そして、電気的特性の検査を行い、必要であれば製品番号や製造者名などを印刷する。
【００３５】
続いて、ダイシングを行って、図３（Ｃ）に示すように個々の半導体装置に切断する。ここで、ダイシングを行う位置は、図３（Ｂ）と図３（Ｃ）を比較して明らかなように、絶縁層１４を避ける位置である。したがって、ウエーハ１０に対してのみダイシングが行われので、性質の異なる材料からなる複数層を切断するときの問題を避けることができる。ダイシング工程は従来通りの方法によって行われる。
【００３６】
こうして形成された半導体装置によれば、絶縁層１４が応力緩和層７（図４参照）となるので、回路基板（図示せず）と半導体チップ１（図４参照）との間の熱膨張係数の差による応力が緩和される。
【００３７】
以上説明した半導体装置の製造方法によれば、ウエーハプロセスにおいてほぼ全ての工程が完結する。言い換えると、実装基板と接続する外部端子を形成する工程がウエーハプロセス内で行えることになり、従来のパッケージング工程、すなわち個々の半導体チップを扱って、個々の半導体チップに対してそれぞれインナーリードボンディング工程や外部端子形成工程等を行わなくとも良い。また、応力緩和層を形成するときに、パターニングされたフィルムなどの基板が不要になる。これらの理由から、低コストかつ高品質の半導体装置を得ることができる。
【００３８】
本例では応力緩和層としての樹脂を感光性のポリイミド樹脂としたが、それ以外にも非感光性の樹脂を用いても良い。また、本例において配線層１６を二層以上に設けても良い。層を重ねれば一般的に層厚が増し、配線抵抗を下げることができる。特に配線のうちの一層をクローム（Ｃｒ）とした場合には、銅（Ｃｕ）や金はクローム（Ｃｒ）よりも電気的抵抗が低いため、組み合わせることで配線抵抗を下げることができる。あるいは、応力緩和層上にチタン層を形成し、このチタン層の上にニッケル層、又は白金及び金からなる層を形成してもよい。または、白金及び金の二層を配線としてもよい。
【００３９】
以上の説明により本発明の前提技術が明らかになったところで、続いて本発明の実施の形態を説明する。なお、以降の各図面は、説明を分かりやすくするために一部を拡大して示したものである。特に以下の説明においては、最終的に個片にしたときの１つの半導体装置を想定して説明してあるため、用いている用語や形状等において若干実際と異なる箇所がある。半導体チップと記載している箇所は、その意味の通り個片（すなわちチップ状）のものを指す場合にとどまらず、個片になっていないウエーハ状のものを指す場合もある。すなわち、ここでいう半導体チップとは、ベース基板（例えばシリコンからなる）上に切り離したとしても使える所定の回路が形成されていれば良く、切り離されて個片となっているかそれとも一体となっているかについては特に限定する必要はない。また配線等の説明に必要な個所の代表的な箇所のみを取り上げているので、各図にはその他の箇所に同様のものやその他の構造が省略されている。
【００４０】
また、以下の各実施の形態における半導体装置の製造方法は、ダイシング前のウエーハ上で行っても、ウエーハをダイシングした後の個々の半導体装置上で行ってもよいものとする。
【００４１】
実施の形態１．
本実施の形態１及び後述の実施の形態２は、上記前提技術によるＣＳＰ構造の半導体装置にキャパシタを形成するものである。
【００４２】
図５は本実施の形態１の半導体装置の製造方法の説明図である。なお、本実施の形態１は、図１（Ａ）〜（Ｅ）、図２（Ａ）に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態１が前提技術と相違する部分を中心に説明する。
配線層としてクローム（Ｃｒ）層１６に配線３を形成した後、図５（Ａ）に示すように、ウエーハ１０の全面に絶縁層１０２を形成する。この絶縁層１０２は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ１０に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図５（Ｂ）に示すように、絶縁層１０２において応力緩和層としての絶縁層１４の上方にあたる一部の領域に開口部１０２ａを形成して配線３の一部を露呈させる。具体的には、フォトリソグラフィ法による露光、現像及び焼成処理によって、絶縁層１４の上方にあたる一部の領域から絶縁層１０２の一部を除去することで絶縁層１０２に開口部１０２ａを形成し、これにより開口部１０２ａの底面から配線３を露呈させるものである。
【００４３】
そして、図５（Ｃ）に示すように、開口部１０２ａによって露呈された配線３上に、インクジェット法により誘電性液体を塗布して誘電体層１０４を形成する。具体的には、インクジェットプリンタなどで用いられる吐出ヘッド１０１を用いて誘電性液体を塗布することにより形成される。ここで、この誘電性液体には、比誘電率が例えば４以上の高誘電材料を用いることが好ましく、具体的には、例えば液晶ポリマーなどの誘電体や、チタン酸バリウムフィラーと有機溶剤を混合した誘電体混合液体、ニオブ酸リチウムフィラーと有機溶剤とを混合した誘電体混合液体が用いられる。
【００４４】
そして、誘電体層１０４を焼結して誘電体層１０４の誘電率を高めると共に、誘電率を安定させる。その後、焼結された誘電体層１０４上に、上記前提技術で述べたように外部電極としてのハンダボール２４ａを形成する。ハンダボール２４ａ形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置１００に切断する。以上により、本実施の形態１の半導体装置１００が形成される。
【００４５】
なお、図５では、図２に示された導電体層（銅（Ｃｕ）層）２０が省略されているが、上記と同様の手順で形成しても、形成しなくても良く、いずれにしても誘電体層１０４上に外部電極としてのハンダボール２４ａが形成されていればよい。また、本実施の形態１では、絶縁層１０２がウエーハ１０の全面に塗布されているため、上記の前提技術においてハンダボール２４ａ形成後に形成されていた保護膜２６と同様の機能を有していることから、ハンダボール２４ａ形成後の保護膜形成工程は省略してもよい。なお、省略せずに、図５（Ｄ）で示したウエーハ１０に対して保護膜形成工程を行って保護膜を２重に設けた構造としても良い。
【００４６】
以上により、誘電体層１０４の下面の配線３と、誘電体層１０４の上面のハンダボール２４ａとが誘電体層１０４を挟む電極となってキャパシタが形成される（なお、誘電体層１０４の上面に導電体層が形成されている場合には、導電体層が電極として機能する）。なお、インクジェット法による吐出を行う吐出ヘッド１０１としては、１回の打ち込みで液体を所定量吐出できる形式のものであればよく、圧電駆動式、静電駆動式、バブルジェット式など、各種の方式のものを採用できる。
【００４７】
なお、本実施の形態１では、配線層としてのクローム（Ｃｒ）層１６上に絶縁層１０２を形成し、その絶縁層１０２に開口部１０２ａを形成して、その開口部１０２ａに対して誘電性液体を塗布して誘電体層１０４を形成しているが、絶縁層１０２及び開口部１０２ａを形成することなく、配線３において外部電極が接続される部分に、直接誘電性液体を塗布して誘電体層１０４を形成するようにしても良い。
【００４８】
このように、本実施の形態１によれば、キャパシタを構成する誘電体層１０４を形成するに際し、インクジェット法を用いるため、フォトリソグラフィ法、スパッタ法を用いて誘電体層を形成する従来技術と比較して製造工程が簡略化される。従来技術では、具体的にはまず、絶縁層１０２を形成し、フォトリソグラフィ法を用いて絶縁層１０２に所望の開口部を形成し、その後、誘電体材料をスパッタ法を用いて堆積させることにより誘電体層１０４を形成している。これに対し、本発明のインクジェット法を用いた膜形成技術によれば、目的箇所をねらって誘電性材料を塗布するだけで誘電体層を形成できる。このように、製造工程の簡略化が図れるため、生産性が向上し、製造コスト低減を図ることが可能となる。
【００４９】
また、インクジェット法によれば、必要な箇所のみに対してだけ誘電材料を有する液体を塗布できるため、スパッタ法及びフォトリソグラフィ法などを用いて誘電体層を形成する方法と比較して、材料の使用量低減を図ることが可能となり、この面からも製造コスト低減を図ることができる。
【００５０】
また、インジェット法によれば、吐出ヘッド１０１による誘電性液体の打ち込み回数によって必要量だけ塗布できるため、スパッタ法を用いた薄膜形成に比べて誘電体層１０４の膜厚コントロールが容易となる。ここで、図６に示すように誘電体層の膜厚をｔ、誘電体の比誘電率をεr 、真空の誘電率をε0 、誘電体の、電極の面積をＳ、静電容量をＣとすると、次式（１）式が成り立つことから、上述したように膜厚の制御が可能となることにより、静電容量Ｃの制御も容易となる。よって、誘電性液体の打ち込み回数を制御して誘電体層１０４の厚みを制御することにより、所望の静電容量を有するキャパシタを容易に形成することが可能となる。
【００５１】
Ｃ＝εrε0・Ｓ／ｔ ・・・ （１）
【００５２】
また、本実施の形態１では、開口部１０２ａ内に誘電性液体を塗布するようにしているので、開口部１０２ａの内側面がガイドとなって開口部１０２ａ内に誘電性液体を収容することができる。よって、開口部１０２ａ内の体積を所定体積に設定した上で打ち込み回数の制御を行うことにより、精度の高い膜厚のコントロールが可能となっている。
【００５３】
また、開口部１０２ａの内側面が外方に傾斜する形状となっているため、誘電性液体が開口部１０２ａ内へ確実に流れ込み、塗布した誘電性液体を確実に開口部１０２ａ内に収容することができるようになっている。なお、開口部１０２ａの内側面は、上記のように外方に傾斜する形状に限られたものではなく、垂直に形成するようにしても良い。この場合、上記利点は多少軽減するものの、膜厚のコントロールを更に容易に行うことが可能となる。
【００５４】
また、インクジェット法によれば、ウエーハ１０上の異なる場所にそれぞれ異なる量の塗布が可能となるため、半導体チップ毎に塗布量を変えることにより、半導体チップ毎に異なる静電容量のキャパシタを形成することができる。
【００５５】
また、インクジェット法によれば、誘電性液体を貯留するタンクを複数設け、各タンクそれぞれに異なる誘電性液体を貯留しておくことにより、半導体チップ毎に誘電性液体を変えて塗布することも可能となる。
【００５６】
実施の形態２．
図７は実施の形態２の半導体装置の製造方法の説明図である。なお、本実施の形態２は、実施の形態１において図５（Ｃ）に示した工程の後、誘電体層１０４を焼結するまでの工程は上記と同様であるため、ここでは本実施の形態２が実施の形態１と相違する部分を中心に説明する。
【００５７】
本実施の形態２は、焼結された誘電体層１０４上に、図７（Ａ）に示すように吐出ヘッド１０１により導電性液体を塗布することにより導電体層１１２形成する。この導電体層１１２は、上記の前提技術の銅（Ｃｕ）層２０に相当するもので、銅（Ｃｕ）で形成される他、ニッケル（Ｎｉ）で形成するようにしてもよい。そして、導電体層１１２上に、上記前提技術で述べたように外部電極としてのハンダボール２４ａを形成する。ハンダボール２４ａ形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置１１０に切断する。以上により、本実施の形態２の半導体装置１１０が形成される。
【００５８】
本実施の形態２は、上記実施の形態１とほぼ同様の作用効果が得られると共に、上記の前提技術においてスパッタ法で形成されていた導電体層を、インクジェット法により形成できるため、インクジェット法による誘電体層１０４の形成の場合と同様に、製造工程の簡略化、材料の使用量低減、製造コスト低減を果たすことができる。
【００５９】
なお、上記実施の形態１及び実施の形態２では、配線層が一層の単配線構造においてインクジェット法により誘電体層を形成してキャパシタを形成する場合を例示して説明したが、多層配線構造においても同様にしてキャパシタを形成することができる。
【００６０】
図８は、多層配線構造内にキャパシタが形成された半導体装置を示す図である。図８に示す半導体装置１２０においては、電極１２２が設けられたウエーハ１２４上に、第１の絶縁層（第１の応力緩和層）１２６、第１の配線層１２８、第２の絶縁層（第２の応力緩和層）１３０、第２の配線層１３２が設けられている。第２の絶縁層１３０には、窪み部１３０ａが形成されており、窪み部１３０ａの底面からは第１の配線層１２８に設けられた第１の配線１２８ａの一部が露呈されている。その露呈された部分に、吐出ヘッド１０１により誘電性液体が塗布されて誘電体層１３４を形成している。そして、第２の配線層１３２には、誘電体層１３４の上面から窪み部１３０ａの図示右側側面を経て第２の絶縁層１３０の上面にかけて第２の配線１３２ａが形成され、そして、最上層の配線層である第２の配線１３２ａにおいて誘電体層１３４の上方にあたる部分に、外部電極としてのハンダボール１３６が形成された構造となっている。
【００６１】
このように第１の配線１２８ａと第２の配線１３２ａとの間に誘電体層１３４が形成されてキャパシタが構成されている。ここで、誘電体層形成後は実施の形態１、実施の形態２の何れの製造方法を採用しても良く、要するに、絶縁層（応力緩和層）と配線層とが交互に積層され、隣接する配線層同士が電気的に接続される多層配線構造においても、上記実施の形態１及び実施の形態２の製造方法によりキャパシタを形成することが可能である。なお、多層構造は、図８に示した２層に限られたものではなく、何層であっても本発明の実施の形態に含まれるものとみなす。
【００６２】
実施の形態３．
本実施の形態３は、上記前提技術によるＣＳＰ構造の半導体装置にインダクタを形成するものである。
【００６３】
図９は、実施の形態３の半導体装置の製造方法の説明図である。図１０は図９に示す製造方法により形成された半導体装置の平面図である。なお、図９に示した製造過程は、図１０のＡ−Ａ断面における製造過程に相当する。
本実施の形態３は、図１（Ａ）〜（Ｅ）、図２（Ａ）に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態３が前提技術と相違する部分を中心に説明する。
【００６４】
配線層としてクローム（Ｃｒ）層１６に配線３を形成した後、その上に、渦巻状の凹状の開口パターンを有する層を形成する。具体的には、まず、図９（Ａ）に示すようにウエーハ１０の全面に絶縁層１４２を形成する。この絶縁層１４２は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ１０に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図９（Ｂ）、図１０に示すように、フォトリソグラフィ法による露光、現像及び焼成処理によって絶縁層１４２に渦巻状の凹状の開口パターン１４２ａを形成する。
【００６５】
渦巻状の開口パターン１４２ａは、渦巻状の外方端部が配線３において電極１２と反対側の端部上に位置し、その電極１２の端部を露呈させると共に、内方端部がハンダボールが形成される箇所に位置するように形成される。ここで、渦巻状の開口パターン１４２ａは、所定のターン数、所定の線幅となるように形成される。そして、図９（Ｃ）に示すように渦巻状の開口パターン１４２ａ部分にと出ヘッド１０１により導電性液体を塗布する。これにより渦巻状に形成された導電体層でなるインダクタ１４４が形成される。ここで、この導電性液体には、例えば、導体、導体混合液体、液体金属などが用いられ、具体的には例えば水銀や、銀フィラーを含有する有機溶剤や、銀フィラーを含有するエポキシ樹脂などが用いられる。
【００６６】
そして、上記前提技術と同様の方法により、図９（Ｄ）に示すようにインダクタ１４４の内方端部上に外部電極としてのハンダボール２４ａを形成する。ハンダボール２４ａ形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置１４０に切断する。以上により、本実施の形態３の半導体装置１４０が形成される。
【００６７】
なお、本実施の形態３では、絶縁層１４２は、配線３の上に形成されているため、配線３の保護膜として機能しているが、インダクタ１４４については露呈された状態となっているため、このインダクタ１４４を保護するために更に保護膜としての絶縁層を形成することが好ましい。
【００６８】
また、本実施の形態３では、配線層１６上に絶縁層１４２を形成し、その絶縁層１４２に渦巻状の開口パターン１４２ａを形成しているが、換言すると、配線層１６上に、以降の工程で塗布される導電性液体を保持するための開口パターン１４２ａを有する層を形成しているが、この層を形成することなく、直接、インクジェット法により導電性液体を渦巻状に塗布することにより、配線３に電気的に接続されるインダクタ１４４を、絶縁層１４上に形成するようにしてもよい。
【００６９】
本実施の形態３によれば、インダクタ１４４を形成するに際し、インクジェット法を用いているため、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いてインダクタを形成する従来技術と比較して製造工程が簡略化される。従来技術では、具体的には、まず、スパッタ法によりＵＢＭ層を形成し、その後、レジスト層を形成し、フォトリソグラフィ法を用いてレジスト層に所望の渦巻状の開口パターンを形成する。その後、この渦巻状の開口パターン部分に電界メッキ法を用いて導電体層を形成することによりインダクタを形成している。これに対し、本発明のインクジェット法を用いた膜形成技術によれば、単に吐出ヘッド１０１を制御して導電性液体を渦巻状に塗布することによりインダクタ１４４を形成できる。このように、製造工程の簡略化が図れるため、生産性が向上し、製造コスト低減を図ることが可能となる。
【００７０】
また、インクジェット法によれば、渦巻状の開口パターン１４２ａのみに対してだけ導電性液体を塗布することが可能となる。このため、スパッタ法、フォトリソグラフィ法及び電界メッキ法を用いてインダクタを形成する方法と比較して、必要箇所だけに塗布できるため、材料の使用量低減を図ることが可能となり、この面からも製造コスト低減を図ることができる。
【００７１】
また、インクジェット法によれば、吐出ヘッド１０１による導電性液体の打ち込み回数によって必要量だけ塗布できるため、電解メッキ法を用いた薄膜形成に比べてインダクタ１４４を構成する導電体層の膜厚コントロールが容易に行える。よって、膜厚に依存する抵抗値の調整も容易であり、膜厚を制御することにより、所望の抵抗値を有するインダクタ１４４を容易に形成することが可能となる。また、膜厚は、吐出ヘッド１０１からの導電性液体の打ち込み回数で決定されるため、非常に精度の高い膜厚コントロールが可能となっている。
【００７２】
また、インクジェット法によれば、ウエーハ１０上の異なる場所に、それぞれ異なる打ち込み回数で導電性液体を塗布できるため、半導体チップ毎に異なる抵抗値のインダクタを形成することができる。
【００７３】
また、開口パターン１４２ａにおける渦巻状部分の巻数を変更し、その巻数に合わせて吐出ヘッド１０１の駆動を制御して導電性液体を塗布する渦巻状部分の巻数を制御することにより、所望のインダクタンスを有するインダクタ１４４を形成することが可能となる。
【００７４】
また、渦巻状の凹状の開口パターン１４２ａ部分に導電性液体を塗布するようにしたため、開口パターン１４２ａの内側面がガイドとなって開口パターン１４２ａ内に導電性液体を収容することができる。よって、開口パターン１４２ａの形成精度、換言すればフォトリソグラフィによるレジストパターンの精度で配線幅を決定できるので、インダクタ１４４を精度良く形成することができる。なお、開口パターン１４２ａの内側面は図９では垂直に形成されているが、外方側に傾斜させた形状としても良い。この場合、塗布された導電性液体の開口パターン１４２ａ内への流れ込みが容易となり、塗布した導電性液体を確実に開口パターン１４２ａ内に収容することが可能となる。
【００７５】
また、インクジェット法によれば、導電性液体を貯留するタンクを複数設け、各タンクそれぞれに異なる導電性液体を貯留しておくことにより、半導体チップ毎に導電性液体を変えて塗布することも可能となる。
【００７６】
実施の形態４．
本実施の形態４は、インダクタを形成する層の表面に表面粗化処理を行い、その表面粗化処理を施した部分にインクジェット法を用いて渦巻状に導電性液体を塗布することでＣＳＰ構造の半導体装置にインダクタを形成するようにしたものである。
【００７７】
図１１は、実施の形態４の半導体装置の製造方法の説明図である。なお、本実施の形態４は、図１（Ａ）〜（Ｅ）、図２（Ａ）に示す工程が上記前提技術と同様にして行われる。このため、以下では、上記前提技術と同様の工程についての詳細説明は省略し、それ以降において本実施の形態４が前提技術と相違する部分を中心に説明する。
【００７８】
配線層としてクローム（Ｃｒ）層１６に配線３を形成した後、図１１（Ａ）に示すように、ウエーハ１０の全面に絶縁層１５２を形成する。この絶縁層１５２は、ここでは、感光性のポリイミド樹脂により構成され、ウエーハ１０に、感光性のポリイミド樹脂を塗布することにより形成される。そして、図１１（Ｂ）に示すように、絶縁層１５２において、絶縁層１４の上方にあたる一部の領域に開口部１５２ａを形成して配線３の一部を露呈させる。具体的には、フォトリソグラフィ法による露光、現像及び焼成処理によって、絶縁層１４の上方にあたる一部の領域から絶縁層１５２の一部を除去することで絶縁層１５２に開口部１５２ａを形成し、これにより開口部１５２ａの底面から配線３を露呈させる。
【００７９】
そして、図１１（Ｃ）に示すように、配線３が露呈した部分から絶縁層１５２上において、渦巻状に表面粗化処理を行い、次の工程で塗布される導電性液体との密着性を高める処理を行う。具体的には、レーザーヘッド１６０を用いたレーザーアブレーションやサンドブラストにより絶縁層１５２上に物理的な疎密を作り出すことで、絶縁層１５２の表面を荒らす。なお、表面粗化処理が施された渦巻状のパターン１５２ｂは、外方端部が配線３において電極１２と反対側の端部上に位置し、内方端部がハンダボール２４ａが形成される箇所に位置するように形成される。ここで、渦巻状の開口パターン１４２ａは、所定のターン数、所定の線幅となるように形成される。
【００８０】
そして、図１１（Ｄ）に示すように、その表面が荒らされた部分、すなわち渦状のパターン１５２ｂ部分をねらって吐出ヘッド１０１により導電性液体を塗布する。これにより、渦巻状に形成された導電体層でなるインダクタ１５４が形成される。ついで、インダクタ１５４の内方端部上に外部電極としてのハンダボール２４ａを形成する。ハンダボール２４ａ形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置１５０に切断する。以上により、本実施の形態３の半導体装置１５０が形成される。
【００８１】
なお、本実施の形態４では、絶縁層１５２が配線３の上に形成されているため、配線３の保護膜として機能しているが、インダクタ１５４については露呈された状態となっているため、このインダクタ１５４を保護するために更に保護膜としての絶縁層を形成することが好ましい。以下に、インダクタ１５４を保護するための保護膜を形成する場合の工程について説明する。
【００８２】
図１２は、インダクタを保護するための保護膜を形成する工程の説明図である。
図１１（Ｄ）で示す工程の後、図１２（Ａ）に示すようにウエーハ１０の全面に例えば感光性のポリイミド樹脂を塗布することで絶縁層１５６を形成する。この絶縁層１５６が保護膜となる。そして、図１２（Ｂ）に示すようにフォトリソグラフィにより絶縁層１５６の一部を除去してインダクタ１５４の外方端部を露呈させ、図１２（Ｃ）に示すように、その露呈された部分に外部電極としてのハンダボール２４ａを形成する。
【００８３】
本実施の形態４によれば、絶縁層１５２において導電性液体を塗布する部分に予め表面粗化処理を施しておくため、導電性液体との密着性が高まり、信頼性の高い半導体装置１５０を得ることができる。
【００８４】
また、本実施の形態４では、完成品としての半導体装置１５０において応力緩和層となる絶縁層１４の上に配線層１６が形成され、配線層１６の上に応力緩和層となる絶縁層１５２が形成され、絶縁層１５２の上にインダクタ１５４を構成する導電体層（配線層）が形成され、隣接する配線層同士が電気的に接続された多層配線構造を成している。しかしながら、本発明のインクジェット法を用いたインダクタの形成は、図１２に示したような多層配線構造の配線層を形成する際に限られず、単配線構造の配線層を形成する際にも同様に適用できる。また、多層配線層の層の数は、特に限定されるものではなく、何層でも本発明の実施の形態に含まれるものとみなす。
【００８５】
実施の形態５．
本実施の形態５は、上記前提技術によるＣＳＰ構造の半導体装置上に形成される多層配線層内にキャパシタとインダクタとをそれぞれ少なくとも１つずつ有するフィルターを形成するもので、キャパシタの形成に際しては上記実施の形態１又は２の製造方法を使用し、インダクタの形成に際しては実施の形態３又は４の製造方法を使用するものである。以下では、ローパスフィルタを形成する場合を例に説明する。
【００８６】
図１３は、本実施の形態５の半導体装置の説明図で、特に（Ａ）は、本実施の形態５の半導体装置の平面図、（Ｂ）は（Ａ）の回路図である。図１４は図１３の半導体装置の製造方法の説明図である。なお、本実施の形態５は、図１１（Ａ）〜（Ｄ）に示す工程を実施後、図１２（Ａ）、（Ｂ）を実施して絶縁層１５６に開口部１５６ａを形成するまでの工程は実施の形態４と同様であるため詳細説明は省略し、それ以降の工程について説明する。
【００８７】
絶縁層１５６に開口部１５６ａを形成した後、図１４（Ａ）に示すように、絶縁層１５６上面の一部に表面粗化処理を行い、次の工程で塗布される導電性液体との密着性を高める処理を行う。具体的には、レーザーヘッド１６０を用いたレーザーアブレーションやサンドブラストにより絶縁層１５６上に物理的な疎密を作り出すことで、絶縁層１５６の表面を荒らす。
【００８８】
そして、図１４（Ｂ）に示すように、インダクタ１５４の内方端部から絶縁層１５６において表面粗化処理が施された部分をねらって吐出ヘッド１０１により導電性液体を塗布して配線１７２を形成する。ついで、配線１７２においてインダクタ１５４の内方端部の上方に位置する部分に、図１４（Ｃ）に示すように、吐出ヘッド１０１により誘電性液体を塗布して誘電体層１７４を形成し、該誘電体層１７４を焼結させる。
【００８９】
そして、図１４（Ｄ）に示すように、焼結された誘電体層１７４上に、上記前提技術で述べたように外部電極としてのハンダボール２４ａを形成する。なお、ハンダボール２４ａを形成する前に、実施の形態２のように、焼結された誘電体層１７４上に導電体層１１２を形成するようにしてもよい。このハンダボール２４ａをＧＮＤに設定することにより、インダクタ１５４の一方の端部が電極１２に接続され、他方の端部が誘電体層１７４を介してＧＮＤに接続された構造となり、図１３（Ｂ）の回路図に示すようなローパスフィルタが形成される。このように構成されたローパスフィルタにおいては、半導体チップ１からの出力信号が電極１２を介してローパスフィルタに入力される。
【００９０】
ハンダボール２４ａ形成後は、上記の前提技術で述べたようにダイシングを行って個々の半導体装置１７０に切断する。以上により、本実施の形態５の半導体装置１７０が形成される。
【００９１】
本実施の形態５によれば、インダクタとキャパシタとを有するフィルターを形成するに際し、インクジェット法により導電性液体、誘電性液体を必要箇所に塗布して膜形成を行う方法を用いるため、スパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて製造工程が簡略化される。その結果、生産性が向上し、コスト低減を図ることが可能となる。
【００９２】
なお、本実施の形態５では、ローパスフィルタを形成する場合を例に説明したが、ローパスフィルタに限られたものではない。要は、ＣＳＰ構造の半導体装置上に形成された多層配線層内において、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と外部電極との間に誘電体層を備えてなるキャパシタと、多層配線層の少なくとも１つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも１つずつ有するフィルターを形成するに際し、前記誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成するようにされればよく、最終的に形成されるフィルターの種類は特に限定されるものではない。
【００９３】
実施の形態６．
本実施の形態６は、マイクロストリップライン構造の線路部分をインクジェット法による導電性液体の塗布により形成するようにしたものである。
【００９４】
図１５は本実施の形態６の半導体装置の平面図、図１６（Ａ）は図１５のＡ−Ａ断面図、図１６（Ｂ）は図１５のＢ−Ｂ断面図、図１６（Ｃ）は図１５のＣ−Ｃ断面図を示す図である。
図１５及び図１６に示す半導体装置１８０においては、ウエーハ１０上に、接地電位が供給されるＧＮＤ１８２と、第１の電極１８４と、第２の電極１８６とが形成されている。そして、図１６（Ａ）に示すように、ＧＮＤ１８２から第１の絶縁層１８８にかけてＧＮＤプレーン１９０が形成されている。ＧＮＤプレーン１９０の上部には第２の絶縁層１９２が形成されている。
【００９５】
第２の絶縁層１９２には、第１の外部電極としての第１のハンダボール１９４を形成するための第１の窪み部１９２ａ（図１６Ｂ参照）と、第２の外部電極としての第２のハンダボール１９６を形成するための第２の窪み部（図示せず）とが形成されている。第１の電極１８４から第１の窪み部１９２ａにかけては配線１９８が形成されており、この配線１９８は、マイクロストリップライン構造の線路となっている。
【００９６】
ここで、マイクロストリップライン構造とは、図１７に示すように、ＧＮＤプレーンの上に誘電体層（絶縁層）を配置し、その上に配線を配置した構造を指し、配線の特性インピーダンスを容易にコントロールできる線路構造として知られているものである。
【００９７】
ここで、図１７に示したマイクロストリップライン構造の線路の特性インピーダンスＺ0 は、次式（２）に示す近似式で表される。
Ｚ0 ＝（σ0 ）／ε1/2（ａ／ｂ＋２／π（１＋ln（１＋πａ／２ｂ）））
・・・ （２）
【００９８】
ただし、σ0 ：真空の特性インピーダンス３７７Ω、ａ：線路幅（ｍｍ）、ｂ：絶縁層の厚み（ｍｍ）、ε：絶縁層の比誘電率である。
【００９９】
配線１９８は、図１６（Ｂ）の断面に示されるように、ＧＮＤプレーン１９０の上に絶縁層１９２が配置され、その上に配置されたマイクロストリップライン構造の線路となっている。本実施の形態６では、この配線１９８が吐出ヘッド１０１により導電性液体を塗布することにより形成される。
【０１００】
また、第２の絶縁層１９２上には、マイクロストリップライン構造を用いてバンドパスフィルタが構成されている。すなわち、互いに電磁結合された複数本（ここでは３本）のストリップ線路２００、２０２、２０４が一定量離間して形成されている。なお、第１のストリップ線路２００は第２の電極１８６側の端部が延出され第２の電極１８６パッドに接続されている。また、第３のストリップ線路２０４の第２の電極１８６と反対側の端部が図示しない第２の窪み部内に位置するように形成されている。そして、その第２の窪み部内に位置した第３のストリップ線路２０４上に第２の外部電極としてのハンダボール１９６が形成されている。なお、第１のストリップ線路２００、第２のストリップ線路２０２及び第３のストリップ線路２０４は、通過周波数がぼぼ１／４波長のインピーダンス線路となるように構成されている。これら線路もまた、吐出ヘッド１０１により導電性液体を塗布することにより形成される。
【０１０１】
かかる構成により、第２の電極１８６から入力した電気信号が、第２のストリップ線路２０２に結合して半波長共振を起こし、その電磁エネルギーが第３のストリップ線路２０４にも結合する。これにより、第２のハンダボール１９６側に電気信号を伝えることになり、特定周波数で電気信号を通過させるバンドパスフィルタが構成されている。
【０１０２】
本実施の形態５によれば、マイクロストリップライン構造の線路を形成するに際しても、インクジェット法により導電性液体を塗布することにより形成できる。インクジェット法を用いた場合には、同様の線路をスパッタ法及びフォトリソグラフィ法を用いた薄膜形成技術によって形成する場合に比べて、少ない工程数で製造することが可能となる。その結果、マイクロストリップライン構造の線路によって構成されるバンドパスフィルタを少ない工程数で製造することができ、これにより生産性が向上し、コスト低減を図ることが可能となる。
【０１０３】
ところで、高周波を扱う半導体装置においては、半導体チップに近接して受動部品を実装する事が求められている。次の図はその説明図である。
【０１０４】
図１８（Ａ）は、周波数の異なる波形を複数示した図で、横軸に配線長、縦軸に電圧を取って示した図である。図１８（Ｂ）は、基板３００上に設けられた配線長Ｘｃｍの配線３０２を示す図である。
図１８（Ｂ）に示す配線３０２の図示右端部と図示左端部とでは、図１８（Ａ）より明らかなように、例えば高周波信号ａではＶ１ボルトの差があるのに対し、信号ｂではＶ２（＜Ｖ１）ボルトの差となっている。すなわち、高周波信号を伝送する場合には、配線長による波形の位相の違いが伝送特性に大きく影響することが示されている。従って、高周波になればなるほど、配線長を短くする必要がある。
【０１０５】
上記各実施の形態によれば、基板上にチップ部品で外付けされていた受動部品（キャパシタ、インダクタ、フィルタ）をＣＳＰ構造の半導体装置上に形成できるため、電気特性の向上を図ることができる共に、実装の高密度化を図ることが可能となる。
【０１０６】
なお、上記各実施の形態における製造方法は、上述したように、ダイシング前のウエーハ上で行っても、ウエーハをダイシングして個々の半導体装置上で行ってもよい。製造コスト面からすると、ダイシング前のウエーハ上で一括して処理する方が好適である。また、本発明の方法は、従来のフォトリソグラフィ法やスパッタ法を用いた方法では製造コスト面から見てほぼ実施不可能であると思われる、ダイシング前のウエーハに対して各半導体チップ毎に異なる電気特性を有する受動部品（インダクタ、キャパシタ、フィルタ）の形成が可能となるという優れた利点がある。すなわち、従来のフォトリソグラフィ法やスパッタ法を用いた薄膜形成技術を用いて、各半導体チップ毎に異なる電気特性を有する受動部品を形成しようとすると、ウエーハを半導体チップに分割してから個々の半導体チップに対して成膜時の膜厚を変えるなどして形成する必要があり、作業効率が悪く製造時間が長時間化してしまい、製造コストが増大化することから現実的には困難であると思われる。
【図面の簡単な説明】
【図１】 本発明の前提となる半導体装置の製造方法の説明図（その１）。
【図２】 本発明の前提となる半導体装置の製造方法の説明図（その２）。
【図３】 本発明の前提となる半導体装置の製造方法の説明図（その３）。
【図４】 本発明の前提となる半導体装置を示す平面図。
【図５】 本発明の実施の形態１の半導体装置の製造方法の説明図。
【図６】 キャパシタの構成説明図。
【図７】 本発明の実施の形態２の半導体装置の製造方法の説明図。
【図８】 多層配線構造におけるキャパシタ形成例を示す図。
【図９】 実施の形態３の半導体装置の製造方法の説明図。
【図１０】 図９に示す製造方法により形成された半導体装置の平面図。
【図１１】 本発明の実施の形態４の半導体装置の製造方法の説明図。
【図１２】 インダクタを保護するための保護膜を形成する工程の説明図。
【図１３】 本発明の実施の形態５の半導体装置の説明図。
【図１４】 図１３の半導体装置の製造方法の説明図。
【図１５】 本発明の実施の形態６の半導体装置の平面図。
【図１６】 図１５の断面図。
【図１７】 マイクロストリップライン構造の説明図。
【図１８】 高周波信号を扱う半導体装置における配線長と伝送特性との関係説明図。
【符号の説明】
３ 配線、１０ ウエーハ、１２，１２２， 電極、１４ 絶縁層、１６ 配線層、２４ａ，１３６ ハンダボール、１００，１１０，１２０，１４０，１５０，１７０，１８０ 半導体装置、１０１ 吐出ヘッド、１０２ 絶縁層（保護層）、１０２ａ 開口部、１０４，１３４，１７４ 誘電体層、１１２ 導電体層、１２４ ウエーハ、１２６ 第１の絶縁層（第１の応力緩和層）、１２８ 第１の配線層、１２８ａ 第２の配線、１３０ 第２の絶縁層（第２の応力緩和層）、１３２ 第２の配線層、１３２ａ 第２の配線、１４２ 絶縁層（保護層）、１４２ａ 開口パターン、１４４，１５４ インダクタ、１５２ 絶縁層（保護層，応力緩和層）、１５２ａ 開口部、１５６ 絶縁層（応力緩和層）、１５６ａ 開口部、１６０ レーザーヘッド、１８６ 第２の電極、１８８ 第１の絶縁層（応力緩和層）、１９０ ＧＮＤプレーン、１９２ 第２の絶縁層（応力緩和層）、１９６ 第２のハンダボール、２００ 第１のストリップ線路、２０２ 第２のストリップ線路、２０４ 第３のストリップ線路

Claims (5)

  1. 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
    配線層を形成する工程と、前記外部電極を形成する工程との間に、前記配線層上に保護膜を形成する工程と、前記保護膜に前記インダクタに対応する渦巻状の開口パターンを形成する工程と、前記開口パターンにインクジェット法により導電性液体を塗布することにより、前記配線に電気的に接続されるインダクタを、前記応力緩和層上に形成する工程とを有し、
    前記開口パターンを、内側面が外方に傾斜する形状に形成し、前記導電性液体が前記開口部内に流れ込みやすいようにしたことを特徴とする半導体装置の製造方法。
  2. 前記インダクタを形成する工程では、インクジェット法により前記導電性液体を塗布する吐出ヘッドの前記導電性液体の打ち込み回数を制御して前記導電層の厚みを制御することにより、所望の抵抗値を有するインダクタを形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記インダクタを形成する工程では、インクジェット法を用いて前記導電性液体を塗布する吐出ヘッドの動作を制御して前記渦巻状の巻数を制御することにより、所望のインダクタンスを有するインダクタを形成することを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
  4. 前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程において、前記多層配線層内の少なくとも１つの配線層を、インクジェット法により導電性液体を渦巻状に塗布して形成することにより前記インダクタとすることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置の製造方法。
  5. 電極の形成されたウエーハの前記電極の少なくとも一部を避けた状態となるようにウエーハ上に応力緩和層を形成する工程と、前記電極から前記応力緩和層上にかけて設けられる配線からなる配線層を形成する工程と、前記記応力緩和層の上方で前記配線層の配線に接続される外部電極を形成する工程とを有する半導体装置の製造方法であって、
    前記配線層を形成する工程の後において、応力緩和層と配線層とが交互に積層され、隣接する配線層同士が電気的に接続されるとともに、最上層の配線層の配線が前記外部電極に接続される多層配線層を形成する工程を更に有し、該多層配線層を形成する工程は、隣接する配線層同士が電気的に接続される部分のその配線層間、又は、最上層の配線層と前記外部電極との間に誘電体層を備えてなるキャパシタと、前記多層配線層の少なくとも１つ配線層が渦巻状に形成されて構成されるインダクタとをそれぞれ少なくとも１つずつ有するフィルターを形成する工程を含み、該フィルターを形成する工程において、前記誘電体層を、インクジェット法により誘電性液体を塗布することにより形成し、前記インダクタを、インクジェット法により導電性液体を渦巻状に塗布することにより形成し、前記応力緩和層において前記誘電性液体及び前記導電性液体を塗布する部分には、それぞれ開口部を形成しておき、前記誘電性液体及び前記導電性液体を塗布する際には、該当開口部内に塗布するものであり、前記開口部を、内側面が外方に傾斜する形状に形成しておき、前記誘電性液体及び前記導電性液体が該当開口部内に流れ込みやすいようにしたことを特徴とする半導体装置の製造方法。
JP2003006613A 2003-01-15 2003-01-15 半導体装置の製造方法 Expired - Fee Related JP4341249B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003006613A JP4341249B2 (ja) 2003-01-15 2003-01-15 半導体装置の製造方法
US10/671,010 US7029946B2 (en) 2003-01-15 2003-09-25 Method for manufacturing semiconductor device and semiconductor device
CNB031598560A CN1291480C (zh) 2003-01-15 2003-09-26 半导体装置的制造方法及半导体装置
CNA2006100946254A CN1905130A (zh) 2003-01-15 2003-09-26 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003006613A JP4341249B2 (ja) 2003-01-15 2003-01-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004221297A JP2004221297A (ja) 2004-08-05
JP4341249B2 true JP4341249B2 (ja) 2009-10-07

Family

ID=32709079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003006613A Expired - Fee Related JP4341249B2 (ja) 2003-01-15 2003-01-15 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US7029946B2 (ja)
JP (1) JP4341249B2 (ja)
CN (2) CN1905130A (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
US7773365B2 (en) * 2004-04-30 2010-08-10 Hewlett-Packard Development Company, L.P. Dielectric material
JP4158755B2 (ja) * 2004-09-30 2008-10-01 セイコーエプソン株式会社 機能膜の製造方法、薄膜トランジスタの製造方法
JP4238843B2 (ja) * 2005-06-21 2009-03-18 セイコーエプソン株式会社 半導体チップ、半導体チップの製造方法および電子機器
JP4572759B2 (ja) 2005-07-06 2010-11-04 セイコーエプソン株式会社 半導体装置及び電子機器
US20070040165A1 (en) * 2005-08-16 2007-02-22 Klaus Dimmler Method of fabricating organic FETs
JP2007103831A (ja) * 2005-10-07 2007-04-19 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP4779605B2 (ja) * 2005-11-29 2011-09-28 セイコーエプソン株式会社 電子基板および電子機器
JP4862390B2 (ja) * 2005-12-20 2012-01-25 セイコーエプソン株式会社 電子基板の製造方法
JP2008103399A (ja) * 2006-10-17 2008-05-01 Seiko Epson Corp 電子基板、その製造方法および電子機器
JP2008192725A (ja) * 2007-02-02 2008-08-21 Spansion Llc 半導体装置及びその製造方法並びに半導体装置の製造装置
US8178965B2 (en) 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
JP5594557B2 (ja) * 2008-10-15 2014-09-24 株式会社リコー 圧電アクチュエータと液滴吐出ヘッド及び画像形成装置
GB2464549B (en) 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
JP2010165730A (ja) * 2009-01-13 2010-07-29 Mitsubishi Electric Corp 高周波帯用ｅｓｄ保護回路
JP2010232230A (ja) 2009-03-25 2010-10-14 Casio Computer Co Ltd 半導体装置およびその製造方法
US8710658B2 (en) * 2011-11-18 2014-04-29 Cambridge Silicon Radio Limited Under bump passive components in wafer level packaging
US8952530B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
CN106486340B (zh) * 2015-08-31 2019-08-27 中芯国际集成电路制造(北京)有限公司 晶圆结构及其形成方法和喷淋装置
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
CN112062085B (zh) * 2020-09-10 2024-02-23 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
JP3540729B2 (ja) 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP3540728B2 (ja) 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6737364B2 (en) * 2002-10-07 2004-05-18 International Business Machines Corporation Method for fabricating crystalline-dielectric thin films and devices formed using same
KR100916602B1 (ko) * 2002-11-11 2009-09-11 엘지디스플레이 주식회사 소다라임 글라스를 이용한 액정표시장치와 그 제조방법

Also Published As

Publication number Publication date
JP2004221297A (ja) 2004-08-05
CN1291480C (zh) 2006-12-20
US20040137660A1 (en) 2004-07-15
CN1905130A (zh) 2007-01-31
CN1518094A (zh) 2004-08-04
US7029946B2 (en) 2006-04-18

Similar Documents

Publication Publication Date Title
JP4341249B2 (ja) 半導体装置の製造方法
JP3981710B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3939504B2 (ja) 半導体装置並びにその製造方法および実装構造
US6962865B2 (en) Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
US6660545B2 (en) Semiconductor device and manufacturing method therefor, circuit substrate, and electronic apparatus
US6852621B2 (en) Semiconductor device and manufacturing method therefor, circuit board, and electronic equipment
US20020025587A1 (en) Semiconductor device and method for manufacturing the same
US6642615B2 (en) Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
KR20090042753A (ko) 인터포저
US7462937B2 (en) Semiconductor device
US10128163B2 (en) Chip part and method for manufacturing a chip part
JP4367070B2 (ja) 半導体装置及びその製造方法
JP4359788B2 (ja) 半導体装置、電子部品、回路基板及び電子機器
JP4362735B2 (ja) 半導体装置の製造方法
JP2001345232A (ja) 薄膜電子部品および基板
JP2005217444A (ja) 半導体装置及びその製造方法
JP2005217443A (ja) 半導体装置及びその製造方法
JP2003045746A (ja) 薄膜コンデンサ
JP2003347156A (ja) 薄膜電子部品
JP2000252151A (ja) コンデンサ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070703

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090616

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090629

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130717

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees