JP4367070B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図12は、従来技術におけるチップサイズパッケージの構成例を示す概略断面図及び概略平面図である。
図12(a)に示すように、従来技術におけるチップサイズパッケージ型の封止構造を適用した半導体装置は、概略、所望の集積回路が形成された半導体基板11pの一面(回路面)側に、該集積回路に電気的に接続されたアルミニウム等からなる複数の接続パッド12p、12qが形成され、これらの接続パッド12p、12qの中央部が露出するように開口部が設けられた、酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜13p、及び、ポリイミド系樹脂材からなる表面保護膜14pが積層形成されている。
なお、上述したようなチップサイズパッケージ型の封止構造を適用した半導体装置の具体例については、例えば、特許文献1等に詳しく記載されている。
ここで、このような通信インターフェースを、上述したようなチップサイズパッケージ型の半導体装置により実現する場合、上記PLL回路やVCO回路、フィルタ回路などのRF機能回路の基本素子である容量素子(キャパシタ)や誘導素子(インダクタ)等の各種受動素子を、半導体基板に形成される集積回路と一体的に形成する必要がある。
請求項3記載の発明は、請求項1記載の半導体装置において、前記第1の薄膜電極層及び前記第2の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。
請求項5記載の発明は、請求項1乃至4のいずれかに記載の半導体装置において、少なくとも、前記第1の導体層及び前記第2の導体層は、同一の成膜条件により形成される導電層であることを特徴とする。
請求項6記載の発明は、請求項1乃至5のいずれかに記載の半導体装置において、前記半導体装置は、前記容量素子を複数備え、該複数の容量素子が相互に並列的、又は、直列的に接続されていることを特徴とする。
請求項8記載の発明は、請求項7記載の半導体装置において、前記高周波機能回路は、前記容量素子と前記誘導素子を直列に接続したフィルタ回路であることを特徴とする。
請求項10記載の発明は、請求項7又は8記載の半導体装置において、前記誘導素子は、前記第3の導体層を直線状に配設した配線形状を有し、該直線形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする。
請求項11記載の発明は、請求項7乃至10のいずれかに記載の半導体装置において、前記第3の導体層は、前記第1の導体層及び前記第2の導体層と同一の成膜条件で形成される導電層であることを特徴とする。
請求項13記載の発明は、請求項12記載の半導体装置の製造方法において、前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。
請求項15記載の発明は、請求項14記載の半導体装置の製造方法において、前記第1の薄膜電極層及び前記第2の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。
請求項17記載の発明は、請求項12乃至16のいずれかに記載の半導体装置の製造方法において、前記第1の導体層及び前記第2の導体層を形成する工程は、前記同一の成膜条件で、前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記絶縁膜上に所定の配線形状を有する第3の導体層を形成し、前記容量素子と、前記第3の導体層からなる誘導素子と、により、前記絶縁膜上に高周波機能回路を形成することを特徴とする。
(半導体装置)
まず、本発明に係る半導体装置について、図面を参照しながら簡単に説明する。
図1は、本発明に係る半導体装置の一実施形態(一構成例)を示す概略断面図及び接続形態を示す概念図であり、図2は、本実施形態に係る半導体装置に適用される容量素子の構成を示す斜視図である。ここで、従来技術に示した半導体装置と同等の構成(図12参照)については、同等の符号を付して説明を簡略化する。
また、素子構造部RAを構成する配線層15b、15cは、上述した再配線層と同様に、銅(Cu)等の金属層を適用することができ、下部電極層16及び上部電極層18は、例えば、アルミニウム(Al)あるいは銅等の金属層を適用することができ、誘電体層17は、例えば、酸化シリコンや窒化シリコン等の高誘電体膜(絶縁膜)を適用することができる。
C=ε0×εr×W×L/d ・・・(11)
ここで、ε0は真空中の誘電率、εrは誘電体層17の比誘電率である。
次に、上述した半導体装置の製造方法について、図面を参照しながら詳しく説明する。
図3、図4は、本発明に係る半導体装置の製造工程の一例を示す工程断面図である。ここでは、本実施形態に係る半導体装置を、上述したウエハレベルチップサイズパッケージに適用した場合の製造方法について説明する。
なお、上記再配線層15a及び配線層15b、15cとなる金属導電層を形成する手法としては、電解メッキ法の他、無電解メッキ法を適用することもできる。また、再配線層15a及び配線層15b、15cを構成する配線材料としては、上記銅以外に、良好な導電特性を備えるアルミニウムや金、あるいは、これらの合金を適用することができる。
まず、本実施形態に係る半導体装置の高周波特性を検証するために適用したRF機能回路(L−C−Lフィルタ回路)の回路構成について説明する。
図5は、本実施形態に係る半導体装置の高周波特性を検証するために適用したRF機能回路(L−C−Lフィルタ回路)を示す回路パターン図及び等価回路図であり、図6は、図5に示した回路パターン及び等価回路を有するRF機能回路(L−C−Lフィルタ回路)の一例を示す概略断面図である。また、図7は、図5に示した回路パターン及び等価回路を有するRF機能回路(L−C−Lフィルタ回路)における高周波特性(反射特性)のシミュレーション結果を示す特性図である。
そして、上記容量素子30及び誘導素子40R、40Lを含む半導体基板51の一面側全体に所定の膜厚の封止膜54を形成することにより、図6に示した概略断面を有し、図5(b)に示す等価回路と同等のL−C−Lフィルタ回路が得られる。
Lrl=85×10−10×A1/2×n1/2 ・・・(12)
ここで、Aはコイルの表面積(cm2)、nはコイルの巻数であり、コイルの平面形状を略正方形として外形の一辺の長さをD0=A1/2、内径部分の一辺の長さをD=0とした場合のインダクタンスLrlは、表面積Aと巻数nにより求められる。ここでは、誘導素子40R、40LのインダクタンスLrlを、例えば、各々0.2nH/mmに設定する。
さらに、誘導素子40R、40Lを構成する配線層41R、41L及び引き出し配線42R、42Lの配線容量Rrlを、配線材料として銅を適用したものとして、銅の抵抗率ρ=1.8×10−8Ω・mに基づいて、例えば、0.7Ωに設定する。
Lrls=2.0×10−1×[ln(ls/Ws+hs)+1.193+0.2235×(Ws+hs/ls)]
・・・(13)
ここで、lsは配線層の長さ、Wsは配線層の幅、hsは配線層の厚みである。
次に、本発明に係る半導体装置の他の構成例について、図面を参照して説明する。
図8は、本発明に係る半導体装置の他の構成例を示す概略断面図である。ここで、上述した半導体装置(図1参照)と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
なお、電極構造部ELは、上述した実施形態(図1(a))と同等の構成を有しているので、その説明を省略する。また、上記素子構造部RB及び電極構造部ELが形成された半導体基板11の一面(回路面)側全体は、ポリイミド等の樹脂材料からなる封止膜20により封止されている。
次に、本発明に係る半導体装置の他の接続形態について、図面を参照して説明する。
図9乃至図11は、本発明に係る半導体装置に適用可能な他の接続形態の例を示す概略断面図及び概念図である。ここで、上述した半導体装置(図1参照)と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
11 半導体基板
12a〜12c 接続パッド
15a 再配線層
15b、15c 配線層
16 下部電極層
17 誘電体層
18 上部電極層
19 柱状電極
20 封止膜
21 ハンダボール
Claims (17)
- 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
少なくとも、
前記絶縁膜上に相互に離間して形成され、少なくとも一方が前記接続パッド上に積層された第1の導体層及び第2の導体層と、
前記第1の導体層に積層され、前記絶縁膜上の所定の領域に延在するように形成された第1の薄膜電極層と、
前記第2の導体層に積層され、前記所定の領域に延在するように形成された第2の薄膜電極層と、
少なくとも前記第1の薄膜電極層及び前記第2の薄膜電極層間に介在するように形成された誘電体層と、
により構成される容量素子を備えていることを特徴とする半導体装置。
- 前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第1の薄膜電極層及び前記第2の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方は、前記柱状電極と電気的に接続されていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 少なくとも、前記第1の導体層及び前記第2の導体層は、同一の成膜条件により形成される導電層であることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記半導体装置は、前記容量素子を複数備え、該複数の容量素子が相互に並列的、又は、直列的に接続されていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
- 前記半導体装置は、前記絶縁膜上の所定の領域に、前記容量素子と、所定の配線形状を有する第3の導体層からなる誘導素子と、により構成される高周波機能回路を備えていることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
- 前記高周波機能回路は、前記容量素子と前記誘導素子を直列に接続したフィルタ回路であることを特徴とする請求項7記載の半導体装置。
- 前記誘導素子は、前記第3の導体層をスパイラル状に配設した配線形状を有し、該スパイラル形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする請求項7又は8記載の半導体装置。
- 前記誘導素子は、前記第3の導体層を直線状に配設した配線形状を有し、該直線形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする請求項7又は8記載の半導体装置。
- 前記第3の導体層は、前記第1の導体層及び前記第2の導体層と同一の成膜条件で形成される導電層であることを特徴とする請求項7乃至10のいずれかに記載の半導体装置。
- 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に、相互に離間し、各々所定の形状を有する第1の導体層及び第2の導体層を、同一の成膜条件で形成する工程と、
前記第1の導体層上から前記絶縁膜上の所定の領域に延在する第1の薄膜電極層を形成する工程と、
少なくとも前記第1の薄膜電極層上に誘電体層を形成する工程と、
前記第2の導体層上から前記誘電体層上に延在する第2の薄膜電極層を形成する工程と、
を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする半導体装置の製造方法。 - 前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項12記載の半導体装置の製造方法。
- 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に延在する第1の薄膜電極層を形成する工程と、
少なくとも前記第1の薄膜電極層上に誘電体層を形成する工程と、
少なくとも前記誘電体層上に延在する第2の薄膜電極層を形成する工程と、
同一の成膜条件で、前記第1の薄膜電極層上の所定の領域に第1の導体層を、前記第2の薄膜電極層上の所定の領域に第2の導体層を、相互に離間するように形成する工程と、
を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする半導体装置の製造方法。 - 前記第1の薄膜電極層及び前記第2の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記柱状電極を形成する工程を、さらに含むことを特徴とする請求項12乃至15のいずれかに記載の半導体装置の製造方法。
- 前記第1の導体層及び前記第2の導体層を形成する工程は、前記同一の成膜条件で、前記第1の導体層及び前記第2の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記絶縁膜上に所定の配線形状を有する第3の導体層を形成し、
前記容量素子と、前記第3の導体層からなる誘導素子と、により、前記絶縁膜上に高周波機能回路を形成することを特徴とする請求項12乃至16のいずれかに記載の半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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