JP3851320B2 - 回路装置及びその製造方法 - Google Patents

回路装置及びその製造方法 Download PDF

Info

Publication number
JP3851320B2
JP3851320B2 JP2004088145A JP2004088145A JP3851320B2 JP 3851320 B2 JP3851320 B2 JP 3851320B2 JP 2004088145 A JP2004088145 A JP 2004088145A JP 2004088145 A JP2004088145 A JP 2004088145A JP 3851320 B2 JP3851320 B2 JP 3851320B2
Authority
JP
Japan
Prior art keywords
film
circuit device
wiring pattern
metal
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004088145A
Other languages
English (en)
Other versions
JP2005277106A (ja
Inventor
孝彰 土門
敏行 永塚
勉 安井
良一 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2004088145A priority Critical patent/JP3851320B2/ja
Priority to EP05004672A priority patent/EP1585174A1/en
Priority to US11/071,574 priority patent/US7125788B2/en
Priority to CNB2005100589746A priority patent/CN100379322C/zh
Publication of JP2005277106A publication Critical patent/JP2005277106A/ja
Application granted granted Critical
Publication of JP3851320B2 publication Critical patent/JP3851320B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、無線ＬＡＮ、ＥＴＣ、携帯電話等の無線通信機器の送受信用等に用いられる回路装置及びその製造方法に係り、とくに、高周波薄膜コイル等を含む半導体集積回路装置及びその製造方法に関する。
近年、無線ＬＡＮ、ＥＴＣ、携帯電話等の無線通信機器は市場ニーズにより、軽薄短小化が益々要求されるようになってきており、送受信用等のＳｉ−ＩＣ基板（ベアＩＣチップ）に接続用金属バンプを設けてフリップチップボンディング等により相手側基板上へ搭載する工法が広く取り入れられて来ている。
ところで、上述のＳｉ−ＩＣ基板内のパターンには、生産性の観点等からＡｌ（アルミニウム）配線を用いる方法が普遍化して来ており、Ｓｉ−ＩＣ基板表面の絶縁用パッシベーション膜から露出させた電極パッドに接続用金属バンプを設ける方法が普及して来ている。
上述のような回路装置を作製する場合、配線パターンとして用いられるＡｌ膜上に直接Ａｕ（金）等から成る接続用金属バンプを形成する場合、拡散現象によるボイド等が接合強度の低下を招く恐れがあり、特性に影響がでる場合があって信頼性に問題が生じる。
こうした拡散現象を回避するため、Ａｌ膜の電極パッドパターンの表面にアンダーバンプメタル処理（ＵＢＭ処理）によってアンダーバンプメタル（ＵＢＭ）を所定厚さで形成することが行われている。具体的には、Ａｌ膜の電極パッドパターンの上にＮｉ（ニッケル）膜、Ａｕ膜の順に積層形成するか、あるいはＡｌ膜とＮｉ膜間にＴｉ（チタン）膜をさらに介在させる構成としている。
従来の高周波薄膜コイルを含む回路装置の構造例を図４に示す。この図において、Ｓｉ−ＩＣ基板１の底面側（図では底面を上向きに示す）にはＡｌ（アルミニウム）膜の配線パターン２及び電極パッドパターン４がウェハープロセスで形成されている。前記配線パターン２はパッシベーション膜３で絶縁保護されているが、フリップチップボンディング等で相手側基板に接続するための接続用金属バンプ１２の載置部となるＡｌ膜の電極パッドパターン４の部分は、例えば、フォトリソグラフィ等の製法により露出される。接続用金属バンプ１２はＡｕ等で形成されているためにＡｌ膜の電極パッドパターン４と直接接合した場合、接合面で拡散現象が生じ、ボイドの発生、ひいては接合強度の低下を来たす恐れがある。この拡散現象を回避するために、Ａｌ膜の電極パッドパターン４上に、例えば、ＵＢＭとしてＮｉ膜６及び最上層となるＡｕ膜７を順次積層形成する。
一方、コイル（誘導素子）５を構成するための配線パターン２はパッシベーション膜３による絶縁保護下に置かれており、ＵＢＭ処理とは無関係であった。
上記の高周波薄膜コイルを含む回路装置は例えば無線通信機器用デバイスとして用いられるが、送信側はロスを最小限に、受信側はフィルター効果を上げるため、コイルのＱ特性の向上がその課題となる。
一般に、ウェハープロセスで形成されるＡｌ成膜厚さは電気的性能と製造コストのバランスという観点から、通常０．５μｍ程度の必要最小限の膜厚に抑えられている。このため、この厚さのＡｌ膜自体でコイルを形成することを考えると、ＩＣ基板上への高いＱ、低直流抵抗のコイルを隣接形成するには限界があった。例えば、インダクタンスの値が３ｎＨの場合、Ｑの値は５〜６程度と低くなってしまい、フィルター等の構成素子として不満足なものになってしまう。
ＩＣ基板に高密度なデバイス形成を求めた場合、コイル形状は必然的に小さくなり、磁気エネルギーを蓄積する空間は狭くなり、またコイル導体となるＡｌ膜の配線パターンが薄くなることから、高いＱ特性を得ることは益々難しくなる。Ｑの値はエネルギーの損失に反比例し、従って損失が少ない方がＱ特性は良くなるが、上記理由により電子部品の小型化を図る上において高Ｑ特性の確保は難しかった。
半導体基板にコイル（誘導素子）を設けた構成を示す公知例としては、下記特許文献１、特許文献２、及び特許文献３がある。
特開２００２−５７２９２号公報 特開平９−３３０８１７号公報 特開平８−１７２１６１号公報
上記特許文献１では、チップ形成領域を複数備える半導体ウェハ基板上の各チップ形成領域の回路素子形成領域上に絶縁膜を介して導体層によりコイル（誘導素子）を形成し、その小型化を図るものであるが、コイルを形成する製造工程を独立に持たせなければならない。このため、製造工数が増加するきらいがある。
特許文献２では、シリコン製の基板上に無電解メッキ導体層から成るスパイラル状のコイル導体部を形成した上に、電解メッキ導体層を形成し、コイル導体部のトータル厚を増やしてＱ値の向上を図るものである。但し、コンタクト部の形成と、コイルの形成とは別々に行われる。
特許文献３では、半絶縁半導体基板上に樹脂絶縁膜を形成し、該樹脂絶縁膜上にインダクタンス素子用配線金属層を配設した構造とし、該樹脂絶縁膜に比誘電率の低い材料を用い、該樹脂絶縁膜を厚く付着させ配線金属の線間容量を低減し、Ｑ値の向上を図るものである。接続用バンプを有する半導体基板上にコイルを形成する点については言及していない。
そこで、本発明では、基板面に接合用バンプを有する回路装置のＵＢＭ処理において、基板面に設けられた少なくとも一部の配線パターン上にもＵＢＭと同じ金属膜を積層形成する（パターンを嵩上げする）ことで、製造工数の増加を招くことなく前記配線パターン部分の電気抵抗の低減を図り得る廉価な回路装置を提供することを第１の目的とする。
また、本発明は、前記少なくとも一部の配線パターン上にもＵＢＭと同じ金属膜を積層形成することで、前記配線パターン部分でコイルを形成する場合に、そのＱ値の向上を図り得る回路装置を提供することを第２の目的とする。
さらに、本発明は、ＵＢＭ形成工程において電極パッドパターンと共に配線パターンの少なくとも一部に対して同時に金属膜を積層形成することにより、製造工数の増加を招くことなく前記配線パターン部分の電気抵抗の低減を図り得、ひいては高Ｑコイルの形成を可能にした回路装置の製造方法を提供することを第３の目的とする。
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
上記目的を達成するために、本願請求項１の発明は、基板面にＵＢＭを形成し、該ＵＢＭ上に接続用バンプを設けた回路装置であって、
前記基板面に設けられた電極パッドパターンと共に少なくとも一部の配線パターンを露出させてパッシベーション膜が形成されており、
前記電極パッドパターン上に前記アンダーバンプメタルが形成され、かつ前記少なくとも一部の配線パターン上にも前記アンダーバンプメタルと同材質、同膜厚の金属膜が同一順序で積層形成されていることを特徴としている。
本願請求項２の発明に係る回路装置は、請求項１において、前記少なくとも一部の配線パターンがコイルを構成するものであることを特徴としている。
本願請求項３の発明に係る回路装置は、請求項１又は２において、前記ＵＢＭは上層がＡｕ膜であり、その下層がＮｉ，Ｐｔ，Ｐｄ又はＷ膜であることを特徴としている。
本願請求項４の発明に係る回路装置は、請求項３において、前記配線パターンがＡｌ膜であり、前記配線パターンと前記下層のＮｉ，Ｐｔ，Ｐｄ又はＷ膜間に最下層としてのＴｉ，Ｃｕ，Ｃｒ，ＣｒＮｉ又はＧｅ膜が介在していることを特徴としている。
本願請求項５の発明に係る回路装置は、請求項１，２，３又は４において、前記金属膜の膜厚の総和が前記パッシベーション膜よりも厚く形成されていることを特徴としている。
本願請求項６の発明は、基板面にＵＢＭを形成するＵＢＭ形成工程と、該ＵＢＭ上に接続用バンプを形成するバンプ形成工程とを有する回路装置の製造方法であって、
前記基板面に設けられた電極パッドパターンと共に配線パターンの少なくとも一部を露出させてパッシベーション膜を形成し、前記ＵＢＭ形成工程にて前記電極パッドパターン及び前記配線パターンの露出部分に金属膜を同時に積層形成することを特徴としている。
本願請求項７の発明に係る回路装置の製造方法は、請求項６において、前記電極パッドパターンと共に配線パターンの少なくとも一部を、露光現像処理により露出させて前記パッシベーション膜を形成することを特徴としている。
本願請求項８の発明に係る回路装置の製造方法は、請求項６又は７において、前記ＵＢＭ形成工程では、下層としてのＮｉ，Ｐｔ，Ｐｄ又はＷ膜、上層としてのＡｕ膜の順に積層形成することを特徴としている。
本願請求項９の発明に係る回路装置の製造方法は、請求項６又は７において、前記電極パッドパターン及び配線パターンがＡｌ膜であり、前記ＵＢＭ形成工程では、最下層としてのＴｉ，Ｃｕ，Ｃｒ，ＣｒＮｉ又はＧｅ膜、下層としてのＮｉ，Ｐｔ，Ｐｄ又はＷ膜、上層としてのＡｕ膜の順に積層形成することを特徴としている。
本発明に係る回路装置によれば、基板面にＵＢＭを形成し、該ＵＢＭ上に接続用バンプを設けた構成において、前記基板面に設けられた少なくとも一部の配線パターン上にも前記ＵＢＭと同材質、同膜厚の金属膜を積層形成することで、前記配線パターンの断面積を大きくして、電気抵抗を低くすることができる。従って、例えば前記配線パターンの一部でコイルを形成するような場合、高いＱ値を実現できる。
また、本発明に係る回路装置の製造方法によれば、基板面にＵＢＭを形成するＵＢＭ形成工程と、該ＵＢＭ上に接続用バンプを形成するバンプ形成工程とを有する場合に、前記基板面に設けられた電極パッドパターンと共に配線パターンの少なくとも一部を露出させてパッシベーション膜を形成し、前記ＵＢＭ形成工程にて前記電極パッドパターン及び前記配線パターンの露出部分に金属膜を積層形成するので、前記配線パターンの膜厚を増やす（断面積を増やす）ための処理を前記ＵＢＭ形成工程で同時に行うことができ、製造工数の増加を招くことがなく、低抵抗の配線パターン部分を利用して高いＱ値のコイル等を基板上に形成できる。
以下、本発明を実施するための最良の形態として、回路装置及びその製造方法の実施の形態を図面に従って説明する。
図１は実施の形態１による高周波薄膜コイルを含む回路装置の構造及びその製造工程を説明する為の断面図である。この図において前述した従来例（図４参照）と共通する部分には同一の符号を付し、その説明を省略する。実施の形態１による回路装置が前述した従来例（図４参照）と相違する点は、フリップチップボンディング等で相手側基板に接続するための接続用金属バンプ１２の載置部となるＡｌ膜の電極パッドパターン４の部分と共に、高周波コイル５を構成するための配線パターン２の部分が、フォトリソグラフィ等の露光現像処理法により露出された状態でパッシベーション膜３が形成されることである。
そして、ＵＢＭ形成工程において、Ａｌ膜の電極パッドパターン４上へのＮｉ膜のＵＢＭ６（下層：バリア層）及びＡｕ膜のＵＢＭ７（上層）の成膜処理と、上記コイル５を構成するＡｌ膜の配線パターン２の部分上へのＮｉの金属膜８（下層：バリア層）及びＡｕの金属膜９（上層）の成膜処理の両方を、同じ製造工程（スパッタ等の乾式成膜法又はメッキ等の湿式成膜法）で同時に一括して形成する。つまり、Ｎｉ膜のＵＢＭ６とＮｉの金属膜８を乾式又は湿式成膜法で同時に形成するため、互いに同材質、同膜厚となる。その後、最上層となるＡｕ膜のＵＢＭ７とＡｕの金属膜９も乾式又は湿式成膜法で同時に形成するため、互いに同材質、同膜厚となる。
そして、バンプ形成工程において、前記Ａｕ膜から成るＵＢＭ７上に接続用金属バンプ１２をＡｕ（又ははんだ）で接合形成する（例えば、ボールボンダー等により球状又は棒状のＡｕをバンプとして接合する）。
なお、Ａｌ膜の電極パッドパターン４はＳｉ−ＩＣ基板１のアクティブなエリア（配線以外のダイオード、トランジスタ等の部品領域）に設けられている。
また、前記Ｎｉ膜のＵＢＭ６とＮｉの金属膜８の膜厚は０．１μｍ〜７μｍ程度であり、メッキ（電解又は無電解）で形成することがより好ましく、Ａｕ膜のＵＢＭ７とＡｕの金属膜９の膜厚は０．０３μｍ〜１μｍ程度であり、メッキ（電解又は無電解）、スパッタのいずれの方法も可能である。
図２は実施の形態２による回路装置の構造及びその製造工程を説明する為の断面図である。この図において上述した実施の形態１と共通する部分には同一の符号を付し、その説明を省略する。実施の形態２による回路装置が上述した実施の形態１と相違する点は、ＵＢＭ形成工程において、Ａｌ膜の電極パッドパターン４上に最下層となるＴｉ膜のＵＢＭ１０（密着層）を形成すると同時に、コイル５を構成するＡｌ膜の配線パターン２の部分上へＴｉの金属膜１１（最下層：密着層）を形成し、それからＮｉ膜のＵＢＭ６及びＮｉの金属膜８（下層：バリア層）、次いでＡｕ膜のＵＢＭ７及びＡｕの金属膜９（上層）の成膜処理を、それぞれ同じ製造工程（スパッタ等の乾式成膜法又はメッキ等の湿式成膜法）で同時に形成する。
前記Ｔｉ膜のＵＢＭ１０とＴｉの金属膜１１の膜厚は０．０３μｍ〜０．３μｍ程度であり、スパッタで形成することが好ましい。前記Ｎｉ膜のＵＢＭ６とＮｉの金属膜８の膜厚は０．１μｍ〜１μｍ程度であり、Ａｕ膜のＵＢＭ７とＡｕの金属膜９の膜厚は上記の実施の形態１と同様でよいが、Ｔｉ膜のＵＢＭ１０とＴｉの金属膜１１の膜厚分だけ、ＮｉのＵＢＭ６及び金属膜８の膜厚を減じてもよい。
上記の如き製造工程のもとに形成されたコイルパターンを含むＩＣ基板底面は必要に応じて樹脂封止工程で絶縁封止される。例えば、バンプ形成後のＳｉ−ＩＣ基板を相手側基板に対してフリップチップボンドした後、樹脂系のアンダーフィルにより絶縁封止を行い、コイルの電気的絶縁及び耐湿封止を満足させる。
図３は、高周波コイルを構成する配線パターン部分に金属膜が積層形成されていない図４の従来技術による試料Ａ、図１の実施の形態１による試料Ｂ（膜厚Ｎｉ：３μｍ／Ａｕ：０．０３μｍ）、図２の実施の形態２による試料Ｃ（膜厚Ｔｉ：０．０３μｍ／Ｎｉ：０．３μｍ／Ａｕ：０．３μｍ）の場合における、コイル部分のインダクタンス（ｎＨ）とＱ値との関係を示す。Ｑ値はネットワークアナライザーを用いＳパラメータを測定することにより算出している。コイル５を構成するためのＡｌ膜の配線パターン２の部分とＮｉの金属膜８間にＴｉの金属膜１１が介在している試料Ｃの場合が最もＱ値が高くなっており、Ｔｉの金属膜１１の無い試料Ｂは試料Ａよりは高いＱ値であるが試料Ｃよりは劣っている。これは、Ｎｉの磁気損失でＱが低下しているためと考えられ、できればＴｉの金属膜１１を設けてＮｉの金属膜８を薄く付けた方が好ましいことを示している（ＵＢＭ形成工程におけるＮｉ膜厚を変化させることで、Ｑ値を変えることが可能である）。
上記実施の形態によれば、次の通りの効果を得ることができる。
(1) 金属バンプを接合するＳｉ−ＩＣ基板１の底面の電極パッドパターン４及びコイル５となる配線パターン２部分の両方を露出させた状態でパッシベーション膜３を形成しておき、電極パッドパターン４上へバンプ接合の電気的及び機械的安定さを目的として施すＵＢＭ形成工程において、電極パッドパターン４上へのＵＢＭ及び前記配線パターン部分への金属膜の両方を同じ製造工程で同時に形成でき、最短の工程によりＱ値の向上したコイルを備えた回路装置を実現可能である。
(2) Ｓｉ−ＩＣ基板１内のコイル５となる配線パターン上への金属膜の形成と同じように、該基板１内の回路素子へ電源を供給する電源供給ラインに対しても適用出来、該電源供給ラインとなる配線パターンを厚くすることにより、回路的には電圧降下を抑えられることが可能になることや電気抵抗を下げて電源供給ライン部分における電力消費を低減させる効果もある。さらに、コイル５となる配線パターン部分や他の回路素子への引き回しラインにも同様に適用できる。
なお、図１及び図２の実施の形態１，２のＵＢＭ形成工程において、各金属膜の形成を乾式又は湿式成膜法のいずれかに統一して実施してもよいが、Ａｕ層に限ってはどちらの成膜方法でも良く、例えば、湿式成膜法で下層のＮｉ膜を構成し、上層のＡｕ膜は乾式成膜法で構成するといった乾式及び湿式成膜法を併用する工程でも良い。
また、実施の形態１，２における下層のＮｉ膜の代わりにＰｔ（プラチナ），Ｐｄ（パラジウム），Ｗ（タングステン）膜等の使用が考えられ、実施の形態２における最下層のＴｉ膜の代わりにＣｕ（銅），Ｃｒ（クロム），ＣｒＮｉ，Ｇｅ（ゲルマニウム）膜等の使用も考えられる。
以上本発明の実施の形態について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
本発明に係る回路装置及びその製造方法を示す実施の形態１の断面図である。 本発明に係る実施の形態２の断面図である。 従来例による試料Ａ、実施の形態１による試料Ｂ、実施の形態２による試料Ｃの高周波コイルのインダクタンス値とＱ値の関係を示すグラフである。 高周波薄膜コイルを含む回路装置の従来例の断面図である。
符号の説明
１ Ｓｉ−ＩＣ基板
２ 配線パターン
３ パッシベーション膜
４ 電極パッドパターン
５ コイル
６，７，１０ ＵＢＭ
８，９，１１ 金属膜
１２ 接続用金属バンプ

Claims (9)

  1. 基板面にアンダーバンプメタルを形成し、該アンダーバンプメタル上に接続用バンプを設けた回路装置であって、
    前記基板面に設けられた電極パッドパターンと共に少なくとも一部の配線パターンを露出させてパッシベーション膜が形成されており、
    前記電極パッドパターン上に前記アンダーバンプメタルが形成され、かつ前記少なくとも一部の配線パターン上にも前記アンダーバンプメタルと同材質、同膜厚の金属膜が同一順序で積層形成されていることを特徴とする回路装置。
  2. 前記少なくとも一部の配線パターンはコイルを構成するものである請求項１記載の回路装置。
  3. 前記アンダーバンプメタルは上層がＡｕ膜であり、その下層がＮｉ，Ｐｔ，Ｐｄ又はＷ膜である請求項１又は２記載の回路装置。
  4. 前記配線パターンがＡｌ膜であり、前記配線パターンと前記下層のＮｉ，Ｐｔ，Ｐｄ又はＷ膜間に最下層としてのＴｉ，Ｃｕ，Ｃｒ，ＣｒＮｉ又はＧｅ膜が介在している請求項３記載の回路装置。
  5. 前記金属膜の膜厚の総和が前記パッシベーション膜よりも厚く形成されている請求項１，２，３又は４記載の回路装置。
  6. 基板面にアンダーバンプメタルを形成するアンダーバンプメタル形成工程と、該アンダーバンプメタル上に接続用バンプを形成するバンプ形成工程とを有する回路装置の製造方法であって、
    前記基板面に設けられた電極パッドパターンと共に配線パターンの少なくとも一部を露出させてパッシベーション膜を形成し、前記アンダーバンプメタル形成工程にて前記電極パッドパターン及び前記配線パターンの露出部分に金属膜を同時に積層形成することを特徴とする回路装置の製造方法。
  7. 前記電極パッドパターンと共に配線パターンの少なくとも一部を、露光現像処理により露出させて前記パッシベーション膜を形成する請求項６記載の回路装置の製造方法。
  8. 前記アンダーバンプメタル形成工程では、下層としてのＮｉ，Ｐｔ，Ｐｄ又はＷ膜、上層としてのＡｕ膜の順に積層形成する請求項６又は７記載の回路装置の製造方法。
  9. 前記電極パッドパターン及び配線パターンがＡｌ膜であり、前記アンダーバンプメタル形成工程では、最下層としてのＴｉ，Ｃｕ，Ｃｒ，ＣｒＮｉ又はＧｅ膜、下層としてのＮｉ，Ｐｔ，Ｐｄ又はＷ膜、上層としてのＡｕ膜の順に積層形成する請求項６又は７記載の回路装置の製造方法。
JP2004088145A 2004-03-25 2004-03-25 回路装置及びその製造方法 Expired - Fee Related JP3851320B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004088145A JP3851320B2 (ja) 2004-03-25 2004-03-25 回路装置及びその製造方法
EP05004672A EP1585174A1 (en) 2004-03-25 2005-03-03 Circuit device and manufacturing method of the same
US11/071,574 US7125788B2 (en) 2004-03-25 2005-03-04 Circuit device and method of manufacturing the circuit device
CNB2005100589746A CN100379322C (zh) 2004-03-25 2005-03-25 电路组件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004088145A JP3851320B2 (ja) 2004-03-25 2004-03-25 回路装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005277106A JP2005277106A (ja) 2005-10-06
JP3851320B2 true JP3851320B2 (ja) 2006-11-29

Family

ID=34909417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004088145A Expired - Fee Related JP3851320B2 (ja) 2004-03-25 2004-03-25 回路装置及びその製造方法

Country Status (4)

Country Link
US (1) US7125788B2 (ja)
EP (1) EP1585174A1 (ja)
JP (1) JP3851320B2 (ja)
CN (1) CN100379322C (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI255568B (en) * 2005-09-15 2006-05-21 Chipmos Technologies Inc Light emitting diode and fabricating method thereof
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US20080136019A1 (en) * 2006-12-11 2008-06-12 Johnson Michael E Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
CN101573784B (zh) * 2006-12-18 2013-01-09 松下电器产业株式会社 电极结构体及凸点形成方法
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
US20090057909A1 (en) * 2007-06-20 2009-03-05 Flipchip International, Llc Under bump metallization structure having a seed layer for electroless nickel deposition
DE102007057689A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist
IT1400060B1 (it) * 2010-05-07 2013-05-17 Galileo Vacuum Systems S P A "metodo e impianto per produzione di antenne per circuiti rfid"
JP2012009510A (ja) * 2010-06-22 2012-01-12 Sumitomo Bakelite Co Ltd 金属微細パターン付き基材、プリント配線板、及び半導体装置、並びに、金属微細パターン付き基材及びプリント配線板の製造方法
US20130292819A1 (en) * 2012-05-07 2013-11-07 Novatek Microelectronics Corp. Chip-on-film device
TWI467719B (zh) * 2012-05-07 2015-01-01 Novatek Microelectronics Corp 薄膜覆晶裝置
US8952489B2 (en) * 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
KR102347394B1 (ko) * 2015-02-12 2022-01-06 삼성전자주식회사 회로 기판을 포함하는 전자 장치
US10211663B2 (en) * 2015-08-21 2019-02-19 Apple Inc. 3D shaped inductive charging coil and method of making the same
JP2019004186A (ja) * 2018-10-02 2019-01-10 株式会社ニコン 半導体装置及びその製造方法、撮像装置、並びに電子カメラ
TWI800153B (zh) * 2020-12-24 2023-04-21 南韓商東友精細化工有限公司 電路板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172161A (ja) * 1994-12-16 1996-07-02 Hitachi Ltd インダクタ素子とその製法およびそれを用いたモノリシックマイクロ波集積回路素子
US5851911A (en) 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JPH09330817A (ja) * 1996-06-12 1997-12-22 Fuji Electric Co Ltd 面状コイル装置およびその製造方法
JPH1079428A (ja) 1996-09-03 1998-03-24 Hitachi Ltd 電極配線の製造方法及び処理装置
US6440836B1 (en) * 1999-03-16 2002-08-27 Industrial Technology Research Institute Method for forming solder bumps on flip chips and devices formed
EP1107307B1 (en) 1999-06-15 2005-09-07 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
JP4196314B2 (ja) 1999-10-05 2008-12-17 富士通株式会社 Ｎｉ電極層の形成方法
JP4469927B2 (ja) 2000-05-23 2010-06-02 Ｄｉｃ株式会社 感光性組成物およびこれを用いた平版印刷版原版、画像形成方法
JP3596864B2 (ja) 2000-05-25 2004-12-02 シャープ株式会社 半導体装置
US6521996B1 (en) * 2000-06-30 2003-02-18 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
JP3540729B2 (ja) * 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6847066B2 (en) 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
JP4361223B2 (ja) 2001-03-19 2009-11-11 株式会社フジクラ 半導体パッケージ
JP3939504B2 (ja) 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
US6781229B1 (en) * 2001-12-19 2004-08-24 Skyworks Solutions, Inc. Method for integrating passives on-die utilizing under bump metal and related structure
JP2003318212A (ja) 2002-04-26 2003-11-07 Murata Mfg Co Ltd 蒸着リフトオフによるバンプ形成に用いるレジストパターンおよびその形成方法、バンプおよびその形成方法、ならびに弾性表面波素子およびその製造方法
US6861749B2 (en) * 2002-09-20 2005-03-01 Himax Technologies, Inc. Semiconductor device with bump electrodes
JP2003142525A (ja) 2002-11-11 2003-05-16 Toshiba Corp 半導体装置
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor

Also Published As

Publication number Publication date
US20050224972A1 (en) 2005-10-13
JP2005277106A (ja) 2005-10-06
US7125788B2 (en) 2006-10-24
CN100379322C (zh) 2008-04-02
CN1674763A (zh) 2005-09-28
EP1585174A1 (en) 2005-10-12

Similar Documents

Publication Publication Date Title
US7125788B2 (en) Circuit device and method of manufacturing the circuit device
US9548271B2 (en) Semiconductor package
TWI495038B (zh) 半導體元件以及使用平滑導電層和底側導電層形成整合被動元件結構之方法
TWI518811B (zh) 半導體裝置及以多層凸塊底層金屬形成凸塊結構於凸塊形成區周圍之方法
US20080157273A1 (en) Integrated electronic circuit chip comprising an inductor
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
US7436683B2 (en) Wafer level packaging structure with inductors and manufacture method thereof
TW200929491A (en) System-in-package having integrated passive devices and method therefor
JP2008532292A (ja) フリップ・チップ・デバイスを形成するための構造および方法
US8269347B2 (en) Semiconductor chip, electrode structure therefor and method for forming same
US20120018892A1 (en) Semiconductor device with inductor and flip-chip
JP2002299496A (ja) 半導体装置及びその製造方法
JP2007242783A (ja) 半導体装置及び電子装置
TWI498996B (zh) 半導體元件和在基板中絕緣材料填充溝渠上形成電感之方法
JP4750586B2 (ja) 半導体装置および電子装置並びにその製造方法
JP2009043835A (ja) 電気回路素子およびその製造方法
US20200343231A1 (en) Package structure and manufacturing method thereof
JP2005108929A (ja) 半導体装置及びその製造方法
US6734042B2 (en) Semiconductor device and method for fabricating the same
TWI518810B (zh) 半導體元件以及基於半導體晶粒的調準而形成與互連結構相對固定之凸塊下金層化之方法
JP2010092974A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2009038203A (ja) 半導体装置
TWI284969B (en) Apparatus to reduce occurrences of delamination between flip-chip underfill and UBM structure
US11705421B2 (en) Apparatus including solder-core connectors and methods of manufacturing the same
US11955443B2 (en) Flip chip package structure and manufacturing method thereof

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060517

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060831

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130908

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees