JP2005327984A - 電子部品及び電子部品実装構造の製造方法 - Google Patents

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wiring pattern
connection terminal
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Atsushi Oi
淳 大井
Noriyoshi Shimizu
規良 清水
Yasuyoshi Horikawa
泰愛 堀川
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Shinko Electric Industries Co Ltd
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Abstract

【課題】 パシベージョン膜を備えた電子部品を絶縁層に埋設して実装する電子部品実装構造の製造方法において、パシベーション膜が限定されることなく、電子部品の接続端子と配線パターンとを低コストで信頼性よく電気接続できる方法を提供する。
【解決手段】 被実装体２０の上に、接続端子１２とそれを被覆するパシベーション膜１４とを備えた電子部品１を、接続端子１２を上側に向けて実装する工程と、電子部品１を被覆する絶縁層２６を形成する工程と、接続端子１２上のパシベーション膜１４及び絶縁層２６の部分にビアホール２６ｘを形成して接続端子１２を露出させる工程と、ビアホール２６ｘを介して接続パッド１２に電気的に接続される配線パターン２２ａを絶縁層上に形成する工程とを含む。
【選択図】 図８

Description

本発明は電子部品及び電子部品実装構造の製造方法に係り、より詳しくは、絶縁層に埋設されて実装される電子部品及びそのような電子部品を実装するための電子部品実装構造の製造方法に関する。
従来、半導体チップや積層キャパシタチップなどの電子部品が絶縁層に埋設された構造を有する電子部品実装構造がある。図１に示すように、従来の半導体チップ１００では、半導体基板１１０の素子形成面側にトランジスタなどの所定素子（不図示）とそれに接続される接続パッド１１２とが設けられている。さらに、半導体チップ１００の最上には接続パッド１１２上に開口部１０４ｘが設けられたパシベーション膜１０４が形成されており、その開口部１０４ｘの接続パッド１１２上にはＮｉ／Ａｕ層よりなるコンタクト部１１２ａが設けられている。
そして、図２に示すように、そのような構造の半導体チップ１００はそのコンタクト部１１２ａにはんだなどよりなるバンプ１０８が設けられる。さらに、貫通電極２０２とそれに接続された配線パターン２０４とを備えた回路基板２００が用意され、その配線パターン２０４に半導体チップ１００のバンプ１０８がフリップチップ接続される。続いて、半導体チップ１００と回路基板２００との隙間にアンダーフィル樹脂２１０が充填された後に、半導体チップ１００を被覆する層間絶縁層２１２が形成される。
次いで、配線パターン２０４上の層間絶縁層２１２にビアホール２１２ｘが形成された後に、ビアホール２１２ｘを介して配線パターン２０４に接続される上層配線パターン２０４ａが形成される。このようにして、半導体チップ１００が層間絶縁層２１２に埋設された状態で回路基板２００の配線パターン２０４に電気的に接続されて実装される。
なお、図１の構造の半導体チップ１００は、回路基板２００上に接続パッド１１２が上側になって実装され、コンタクト部１１２ａと回路基板２００の配線パターン２０４とがワイヤで接続されて実装される場合もある。
また、図３に示すように、従来の積層キャパシタチップ３００では、複数の第１電極層３０２と複数の第２電極層３０４とが誘電体層３０６を介して積層されてキャパシタ部分が構成されており、第１電極層３０２が第１接続端子３１０に接続され、第２電極層３０４が第２接続端子３１２に接続されている。さらに、積層キャパシタチップ３００のキャパシタ部分の最上面及び最下面には保護層３０８が設けられている。
そして、図４に示すように、そのような構造の積層キャパシタチップ３００はその第１接続端子３１０及び第２接続端子３１２の下面にバンプ１１８が設けられ、図２と同様な回路基板２００の配線パターン２０４に積層キャパシタチップ３００のバンプ１１８が電気的に接続される。その後に、積層キャパシタチップ３００を被覆する層間絶縁層２１２が形成された後に、上記した図２と同様に、層間絶縁層２１２に設けられたビアホール２１２ｘを介して配線パターン２０４に接続される上層配線パターン２０４ａが層間絶縁層２１２上に形成される。このようにして、積層キャパシタチップ３００は、層間絶縁層２１２に埋設された状態で回路基板２００の配線パターン２０４に電気的に接続されて実装される。
また、上述した図２の電子部品実装構造に関連する技術として、特許文献１には、回路基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンにより複数の半導体チップが相互接続された構造の半導体装置が記載されている。
特開２０００−３２３６４５号公報
前述したように、従来の電子部品の実装方法では、半導体チップ１００を回路基板２００上の配線パターン２０４にフリップチップ接続やワイヤボンディングによって電気的に接続することが前提となっているので、半導体チップ１００のパシベーション膜１０４に開口部１０４ｘを設けて、接続パッド１１２（コンタクト部１１２ａ）を露出させる必要がある。このため、パシーベーション膜１０４は感光性を有する樹脂や印刷に適した絶縁材料などのパターニングしやすい比較的高価な材料に限定されてしまうという問題がある。
さらには、従来の半導体チップ１００では、接続パッド１１２の腐食防止や接続パッド１１２とバンプ１０８との電気接続の信頼性を得るために、接続パッド１１２上にコンタクト部（Ｎｉ／Ａｕ層）１１２ａを特別に設ける必要があるので、コスト上昇を招く一因となる。
また、従来の積層キャパシタチップ３００では、銅などからなる第１及び第２接続端子３１０，３１２はパシベージョン膜で被覆されておらず露出した状態となっているため、耐腐食性が乏しく、信頼性が問題になる場合が想定される。
本発明は以上の課題を鑑みて創作されたものであり、パシベージョン膜を備えた電子部品を絶縁層に埋設して実装する電子部品実装構造の製造方法において、パシベージョン膜が限定されることなく各種のパシベーション膜を使用しても電子部品の接続端子と配線パターンとを低コストで信頼性よく電気接続できる電子部品実装構造の製造方法及び電子部品を提供することを目的とする。
上記課題を解決するため、本発明は電子部品実装構造の製造方法に係り、被実装体の上に、接続端子と該接続端子を被覆するパシベーション膜とを備えた電子部品を、該接続端子を上側にして実装する工程と、前記電子部品を被覆する絶縁層を形成する工程と、前記接続端子上の前記パシベーション膜及び前記絶縁層の部分にビアホールを形成して前記接続端子を露出させる工程と、前記ビアホールを介して前記接続パッドに電気的に接続される前記配線パターンを前記絶縁層上に形成する工程とを有することを特徴とする。
本発明では、まず、接続端子を被覆するパシベージョン膜が最上面に設けられた電子部品（半導体チップなど）が用意され、電子部品の接続端子を上側にして（フェイスアップ）、被実装体上に電子部品を実装する。その後に、電子部品を被覆する絶縁層が形成される。次いで、電子部品の接続端子上のパシベーション膜及び絶縁層の部分がレーザなどにより加工されて、電子部品の接続端子上にビアホールが形成される。この段階で、電子部品の接続端子が露出し、さらにビアホールを介して接続端子に接続される配線パターンが絶縁層上に形成される。
このような方法を採用することにより、実装される前の段階の電子部品では、接続端子を露出させるための開口部をパシベージョン膜に形成しておく必要はない。従って、パシベージョン膜は、パターニングが容易な絶縁材料に限定されることなく、信頼性の高いパシベーション膜を選択したり、低コスト化が図れるパシベージョン膜を選択したりするなどの目的に合わせて、各種の絶縁材料を適宜選択することができる。
しかも、接続端子上にコンタクト部（Ｎｉ／Ａｕ層）を設ける必要性もないので、接続端子を安価なＣｕやＡｌで構成することができ、電子部品の低コスト化を図ることができる。
また、上記した課題を解決するため、本発明は電子部品に係り、配線パターンと電気的に接続される接続端子と、前記接続端子を被覆するパシベージョン膜とを有する電子部品であって、前記電子部品が被実装体上に実装されるとき、前記電子部品は前記接続端子が上側になって絶縁層に埋設されて実装され、該接続端子が、前記絶縁層及びパシベーション膜に設けられるビアホールを介して前記配線パターンに電気的に接続されるようにしたことを特徴とする。
本発明の電子部品は上記した電子部品実装構造の製造方法に使用される。本発明の電子部品のパシベージョン膜は、好適には、非感光性の樹脂層や無機絶縁層が使用される。
以上説明したように、本発明では、電子部品のパシベージョン膜として各種の絶縁材料を使用することができると共に、電子部品を絶縁層に埋設して実装した後にパシベーション膜を開口する方法を採用するので、信頼性が高く電気特性の優れた電子部品実装構造を容易に製造することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図５及び図６は本発明の第１実施形態の電子部品を示す断面図、図７及び図８は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図である。第１実施形態では、電子部品として半導体チップを例に挙げて説明する。
図５に示すように、第１実施形態の半導体チップ１（電子部品）では、シリコンなどの半導体基板１０の素子形成面側にトランジスタなどの所定素子（不図示）とそれに多層配線（不図示）を介して電気的に接続される接続パッド１２（接続端子）とが設けられている。さらに、素子形成面側に接続パッド１２を被覆するパシベージョン膜１４が全面にわたって形成されている。つまり、本実施形態の半導体チップ１のパシベージョン膜１４には接続パッド１２を露出させる開口部が形成されていない。後述するように、半導体チップ１は接続パッド１２が上側になって（フェイスアップ）、被実装体上に絶縁層に埋設された状態で実装された後に、接続パッド１２上のパシべーション膜１４及び絶縁層が開口され、接続パッド１２と配線パターンとの電気接続が行われる。
従って、半導体チップ１を実装する前の段階では、パシベージョン膜１４をパターニングしておく必要がないので、パシベージョン膜１４が感光性材料や印刷に適した材料に限定されることはなく、各種の絶縁材料を使用できるようになる。
本実施形態の半導体チップ１のパシベージョン膜１４の材料としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂又はノボラック樹脂などの有機絶縁材料の他に、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、又は酸化タンタル（Ｔａ2Ｏ5）などの無機絶縁材料を使用できる。パシベージョン膜１４の膜厚は、例えば、有機絶縁材料を使用する場合は１〜１００μｍであり、無機絶縁材料を使用する場合は０．０１〜１０μｍである。
また、パシベーション膜１４の成膜方法においても、多種多様の方法を採用できる。例えば、絶縁材料をスピンコート法や印刷で形成する方法、絶縁フィルムをラミネートする方法、絶縁材料を含む液体中に半導体チップを侵漬する方法、スパッタ法、ＣＶＤ法、又は蒸着などの成膜方法を使用できる。
なお、半導体チップ１は、素子形成面側に所定素子と接続パッド１２とを備えた半導体ウェハ（不図示）の背面が研削されて１５０μｍ程度（好適には５０μｍ程度）以下の厚みに薄型化された後に、半導体ウェハがダイシングされて個片化されて得られる。従って、パシベーション膜１４を半導体ウェハ上に形成してもよいし、半導体チップを得た後に形成してもよい。
また、前述したように、従来の半導体チップでは、パシベーション膜は接続パッド上に開口部が設けられているので、接続パッドが腐食しやすいＡｌやＣｕよりなる場合、接続パッドが露出しないように接続パッドをコンタクト部（Ｎｉ／Ａｕ層）でカバーする必要がある。また、半導体チップの接続パッドにはんだなどのバンプを設ける際にコンタクト部としてのＮｉ／Ａｕ層が必要になる。
しかしながら、本実施形態の半導体チップ１では、接続パッド１２が全体にわたってパシベーション膜１４で被覆されているので、接続パッド１２がＡｌやＣｕからなる場合であっても接続パッド１２に腐食などが発生するおそれがない。また、後述するように、半導体チップ１は、絶縁層に埋設されて実装された後に、レーザなどによって接続パッド１２上にビアホールが開口され、そのビアホールを介して接続パッド１２に配線パターンが電気的に接続されるので、コンタクト部（Ｎｉ／Ａｕ層）を形成しなくてもよい。
このように、本実施形態の半導体チップ１では、接続パッド１２上にコンタクト部（Ｎｉ／Ａｕ層）を形成する必要性がないという観点からも、半導体チップの低コスト化を図ることができる。
図６には第１実施形態の変形例の半導体チップ１ａが示されており、変形例の半導体チップ１ａでは、接続パッド１２（それに繋がる配線パターンを含む）の上面及び両側面がパシベージョン膜１４によって選択的に被覆されており、それ以外の部分には多層配線に係る絶縁層が露出している。変形例の半導体チップ１ａのパシベージョン膜１４は、電着法などによって接続パッド１２の露出面に前述したような絶縁層を選択的に形成することで得られる。
なお、半導体チップ１として、ウェハレベルパッケージの製造方法により得られるチップサイズパッケージ（ウェハレベルパッケージ）を用いてもよい。この場合、半導体ウェハ上に接続パッド１２を備えた再配線層が形成され、半導体ウェハがダイシングされる前又は後に接続パッド１２を被覆するパシベーション膜１４が設けられる。
次に、上記した図５の半導体チップ１を実装する方法について説明する。
まず、図７（ａ）に示すようなコア基板２０（被実装体）を用意する。このコア基板２０はガラスエポキシ樹脂などの絶縁体よりなり、コア基板２０にはそれを貫通する貫通電極２１が設けられていて、コア基板２０の両面には貫通電極２１を介して相互接続された第１配線パターン２２がそれぞれ形成されている。
そして、上記した半導体チップ１の接続パッド１２を上側にして（フェイスアップ）、半導体チップ１の背面をコア基板２０上に接着層２４を介して固着する。
次いで、図７（ｂ）に示すように、コア基板２０の上面側に、半導体チップ１を被覆する層間絶縁層２６を形成する。層間絶縁層２６として、好適には、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニレンエーテル系樹脂などが使用される。その成膜方法としては、樹脂フィルムをラミネートする方法、又は樹脂膜をスピンコート法もしくは印刷により形成する方法などがある。このとき、コア基板２０の下面側にも第１配線パターン２２を被覆する層間絶縁層２６が形成される。
続いて、図８（ａ）に示すように、半導体チップ１の接続パッド１２上のパシベーション膜１４及び層間絶縁層２６の部分、さらに第１配線パターン２２上の層間絶縁層２６の部分をレーザで加工することにより、半導体チップ１の接続パッド１２及び第１配線パターン２２に到達する深さのビアホール２６ｘを形成する。なお、レーザの代わりに、フォトリソグラフィ及びエッチング（ＲＩＥ）によりビアホール２６ｘを形成するようにしてもよい。
本実施形態では、この段階で半導体チップ１の接続パッド１２が露出する。さらに、コア基板２０の下面側の層間絶縁層２６にも第１配線パターン２２に到達する深さのビアホール２６ｘが形成される。本実施形態では、半導体チップ１の接続パッド１２がＡｌやＣｕよりなる場合であっても、ビアホール２６ｘを形成した後に、直ちに後述する第２配線パターンが形成されるので、半導体チップ１の接続パッド１２が腐食されるなどの不具合は発生しない。
次いで、図８（ｂ）に示すように、コア基板２０の上面側の層間絶縁層２６上に、半導体チップ１の接続パッド１２及び第１配線パターン２２にビアホール２６ｘを介して接続される第２配線パターン２２ａを形成する。
第１配線パターン２２ａは例えばセミアディティブ法によって形成される。詳しく説明すると、まず、層間絶縁層２６上及びビアホール２６ｘの内面にスパッタ法や無電解めっきによりシード層（不図示）を形成する。その後に、第２配線パターン２２ａに対応する部分に開口部が設けられたレジスト膜（不図示）を形成する。次いで、シード層をめっき給電層に利用する電解めっきにより、レジスト膜の開口部に金属膜パターン（不図示）を形成する。さらに、レジスト膜を除去した後に、金属膜パターンをマスクにしてシード層をエッチングすることにより第２配線パターン２２ａを得る。なお、セミアディティブ法の他に、サブトラクティブ法やフルアディティブ法などを使用してもよい。
以上により、第１実施形態の半導体チップ１が実装された電子部品実装構造５が得られる。
さらに、好適な形態では、コア基板２０の両面側の第２配線パターン２８上に開口部が設けられたソルダレジスト膜（不図示）がそれぞれ形成された後に、その開口部内の第２配線パターン２８上にＮｉ／Ａｕめっきが施されて接続部（不図示）が画定される。
そして、コア基板２０の上面側の第２配線パターン２８の接続部に上側電子部品のバンプがフリップチップ接続される。また、コア基板２０の下側の第２配線パターン２８の接続部がバンプを介してマザーボード（配線基板）に接続される外部接続端子となる。
なお、本実施形態では、コア基板２０の両面側に２層の第１、第２配線パターン２２，２２ａがそれぞれ積層された形態を例示したが、コア基板２０の片面又は両面にｎ層（ｎは１以上の整数）の配線パターンが形成された形態としてもよい。また、同様な半導体チップ１を同様な方法により層間絶縁層に複数個埋設させて実装してもよい。
以上のように、第１実施形態の電子部品実装構造の製造方法では、まず、接続パッド１２を被覆するパシベージョン膜１４が最上面に設けられた半導体チップ１が用意される。次いで、半導体チップ１が層間絶縁層２６に埋設された状態でコア基板２０上に実装された後に、接続パッド１２上のパシベージョン膜１４及び層間絶縁層２６の部分にビアホール２６ｘが開口されて接続パッド１２が露出する。このため、半導体チップ１を実装する前の段階では、パシベージョン膜１４に接続パッド１２を露出させるための開口部を形成しておく必要はない。従って、パシベージョン膜１４は、パターニングが容易な絶縁材料に限定されることなく、高性能な半導体チップ向けに信頼性の高いパシベーション膜を選択したり、低コスト化が図れるパシベージョン膜を選択したりするなどの目的に合わせて、前述したような各種の有機絶縁層又は無機絶縁層を適宜選択することができる。
しかも、接続パッド１２上にコンタクト部（Ｎｉ／Ａｕ層）を設ける必要性もないので、接続パッド１２を安価なＣｕやＡｌで構成することができ、半導体チップ１の低コスト化を図ることができる。
その後に、半導体チップ１の接続パッド１２にビアホール２６ｘを介して接続される第２配線パターン２２ａが層間絶縁層２６上に形成される。
このように、全面がパシベーション膜１４で被覆された半導体チップ１をフェイスアップで層間絶縁層２６に埋設させて実装した後に、レーザなどで半導体チップ１の接続パッド１２を露出させる方法を採用することにより、半導体チップ１の低コスト化を図れると共に、信頼性が高く電気特性の優れた電子部品実装構造を低コストで製造することができる。
図９には、第１実施形態の半導体チップ１がコア基板２０の中に埋設された構造の電子部品実装構造５ａが示されている。図９に示すように、まず、第１配線パターン２２を備えたコア基板２０の中央部に凹部１９が形成され、その凹部１９の底部に半導体チップ１がその接続パッド１２が上側になって接着層２４で固着される。このように、図９では、コア基板２０の凹部１９が被実装体となり、凹部１９の底面に半導体チップ１が実装される。続いて、半導体チップ１上及び半導体チップ１と凹部１９との隙間に樹脂層１５が充填されて凹部１９が平坦化される。
次いで、半導体チップ１の接続パッド１２上のパシベーション膜１４及び樹脂層１５に第１ビアホール２０ｘが形成され、半導体チップ１の接続パッド１２に第１ビアホール２０ｘを介して接続される第１配線パターン２２が形成される。
その後に、コア基板２０の両面側に、層間絶縁層２６に設けられたビアホール２６ｘを介して第１配線パターン２２に接続される第２配線パターン２２ａが形成される。
図１０には、第１実施形態の半導体チップ１が層間絶縁層２６上に実装された構造の電子部品実装構造５ｂが示されている。図１０に示すように、まず、コア基板２０上に第１層間絶縁層２６が形成され、その上に第１配線パターン２２が形成される。その後に、第１配線パターン２２を被覆する第２層間絶縁層２６ａが形成され、第１配線パターン２２上の第２層間絶縁層２６ａの部分に第１ビアホール２６ｘが形成される。次いで、第１ビアホール２６ｘを介して第１配線パターン２２に接続される第２配線パターン２２ａが第２層間絶縁層２６ａ形成される。
続いて、第２層間絶縁層２６ａ（被実装体）上に半導体チップ１の背面が接着層２４で固着された後に、半導体チップ１を被覆する第３層間絶縁層２６ｂが形成される。次いで、半導体チップ１の接続パッド１２上のパシベーション膜１４及び第３層間絶縁層２６ｂの部分に第２ビアホール２６ｙが形成される。このとき同時に、第２配線パターン２２ａ上の第３層間絶縁層２６ｂの部分にも第２ビアホール２６ｙが形成される。
さらに、第２ビアホール２６ｙを介して半導体チップ１の接続パッド１２及び第２配線パターン２２ａにそれぞれ接続される第３配線パターン２２ｂが第３層間絶縁層２６ｂ上に形成される。
その後に、第３配線パターン２２ｂ上に開口部２８ｘが設けられたソルダレジスト膜２８が形成され、その開口部２８ｘ内の第３配線パターン２２ｂにＮｉ／Ａｕ層よりなる接続部２９が設けられる。
（第２の実施の形態）
図１１及び図１２は本発明の第２実施形態の電子部品を示す断面図、図１３及び図１４は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図である。第２実施形態では、電子部品として積層キャパシタチップを例に挙げて説明する。第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
図１１に示すように、第２実施形態の積層キャパシタチップ２（電子部品）では、複数の第１電極層３２と複数の第２電極層３４とが誘電体層３６を介して積層されてキャパシタ部分が構成されている。第１電極層３２が一端側の第１接続端子３７に接続され、第２電極層３４が他端側の第２接続端子３８に接続されている。さらに、積層キャパシタチップ２の上面及び下面にはキャパシタ部分を保護するための保護層３９が設けられている。そして、積層キャパシタチップ２の全面（上面、全側面及び下面）にはパシベージョン膜１４が被覆されている。
第２実施形態の積層キャパシタチップ２では、Ｃｕなどの金属よりなる第１、第２接続端子３７，３８がパシベージョン膜１４で被覆されているので、第１、第２接続端子３７，３８の腐食が防止される。
そして、第２実施形態の積層キャパシタチップ２においても、第１実施形態と同様に、積層キャパシタチップ２が絶縁層に埋設されて実装された後に、第１、第２接続端子３７，３８上のパシベージョン膜１４及び絶縁層がそれぞれ開口され、第１、第２接続端子３７，３８と配線パターンとが電気接続される。
このため、第２実施形態の積層キャパシタチップ２では、パシベージョン膜１４を形成するとしても、積層キャパシタチップ２を実装する前の段階では、第１、第２接続端子３７，３８上のパシベージョン膜１４を開口しておく必要はないので、パターニングが容易な絶縁材料に限定されることなく、各種の絶縁材料から構成することができる。
図１２には、第２実施形態の変形例の積層キャパシタチップ２ａが示されており、変形例の積層キャパシタチップ２ａでは、第１、第２接続端子３７，３８がパシベージョン膜１４によって選択的に被覆されており、それ以外の部分には保護層３９が露出している。変形例の積層キャパシタチップ２ａのパシベージョン膜１４は、電着法などによって第１、第２接続端子３７，３８の露出面に絶縁層を選択的に形成することで得られる。
次に、第２実施形態の積層キャパシタチップ２を実装する方法について説明する。
図１３（ａ）に示すように、まず、第１実施形態と同様な第１配線パターン２２を備えたコア基板２０（被実装体）を用意し、上記した積層キャパシタチップ２の一方の面を接着層２４でコア基板２０上に固着する。
その後に、図１３（ｂ）に示すように、コア基板２０の上面側に、積層キャパシタチップ２を被覆する層間絶縁層２６を形成する。さらに、コア基板２０の下面側にも、第１配線パターン２２を被覆する層間絶縁層２６が形成される。続いて、図１３（ｃ）に示すように、積層キャパシタチップ２の第１、第２接続端子３７，３８上のパシベージョン膜１４及び層間絶縁層２６の部分にレーザなどによりビアホール２６ｘを形成する。この段階で、積層キャパシタチップ２の第１、第２接続端子３７，３８の接続部分が露出する。このとき、第１配線パターン２２上の層間絶縁層２６の部分にもビアホール２６ｘが形成される。さらに、コア基板２０の下面側の第１配線パターン２２上の層間絶縁層２６の部分にもビアホール２６ｘが形成される。
次いで、図１４に示すように、コア基板２０の上面側の層間絶縁層２６上に、積層キャパシタチップ２の第１、第２接続端子３７，３８、及び第１配線パターン２２にビアホール２６ｘを介して接続される第２配線パターン２２ａを形成する。さらに、コア基板２０の下面側にもビアホール２６ｘを介して第１配線パターン２２に接続される第２配線パターン２２ａが形成される。
以上により、第２実施形態の積層キャパシタチップ２が実装された電子部品実装構造５ｃが得られる。さらに、好適な形態では、第１実施形態で説明したように、コア基板２０の上面側の第２配線パターン２８の接続部に上側電子部品のバンプがフリップチップ接続される。また、コア基板２０の下側の第２配線パターン２８の接続部がバンプを介してマザーボード（配線基板）に接続される外部接続端子となる。
第２実施形態の電子部品実装構造の製造方法は、第１実施形態と同様な効果を奏する。
なお、第２実施形態では、電子部品として積層キャパシタチップ２を例に挙げたが、チップ抵抗を使用してもよい。
（第３の実施の形態）
図１５及び図１６は本発明の第３実施形態の電子部品を示す断面図、図１７及び図１８は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図である。第３実施形態では、電子部品として薄膜キャパシタを例に挙げて説明する。第３実施形態では、第１実施形態と同一工程においてはその詳しい説明を省略する。
図１５に示すように、第３実施形態の薄膜キャパシタ３（電子部品）では、基板４０上に下部電極４２、誘電体膜４４及び上部電極４６が順に形成され、これらによってキャパシタＣが構成されている。基板４０としては、絶縁基板、又は導電性基板（半導体基板）上に絶縁層が形成されたものが使用される。下部電極４２は誘電体膜４４から外側に延在する延在部４２ａが設けられており、その延在部４２ａ上に補助電極４８が形成されている。補助電極４８は下部電極４２の接続部を上部電極４６の上面と同一の高さまで持ち上げるために設けられる。そして、上部電極４６及び補助電極４８はそれぞれ配線パターンに接続される接続端子として機能する。
さらに、本実施形態の薄膜キャパシタ３では、キャパシタ領域を含んで基板４０の上面全体にわたってパシベージョン膜１４が形成されている。
第３実施形態の薄膜キャパシタ３においても、第１実施形態と同様に、薄膜キャパシタ３が絶縁層に埋設されて実装された後に、上部電極４６及び下部電極４２に接続された補助電極４８上のパシベージョン膜１４及び絶縁層の部分にビアホールが開口されて、上部電極４６及び補助電極４８に配線パターンが電気的に接続される。
このため、第３実施形態の薄膜キャパシタ３では、第１実施形態の半導体チップ１と同様に、薄膜キャパシタ３を実装する前の段階では、下部電極４６及び補助電極４８上にパシベージョン膜１４の開口部を設けておく必要はないので、パターニングが容易な絶縁材料に限定されることなく、各種の絶縁材料から構成することができる。
図１６には、第３実施形態の変形例の薄膜キャパシタ３ａが示されており、変形例の薄膜キャパシタ３ａでは、キャパシタ部分（下部電極４２、誘電体膜４４、上部電極４６及び補助電極４８）がパシベージョン膜１４によって選択的に被覆されており、それ以外の部分では基板４０が露出している。変形例の薄膜キャパシタ３ａのパシベージョン膜１４は、電着法などによって下部電極４２、誘電体膜４４、上部電極４６及び補助電極４８の露出面に絶縁層を選択的に形成することで得られる。
次に、第３実施形態の薄膜キャパシタ３を実装する方法について説明する。
図１７（ａ）に示すように、まず、第１実施形態と同様な第１配線パターン２２を備えたコア基板２０（被実装体）を用意し、上記した薄膜キャパシタ３のキャパシタＣが設けられた面を上側にして、薄膜キャパシタ３の背面を接着層２４でコア基板２０上に固着する。
その後に、図１７（ｂ）に示すように、コア基板２０の上面側に、薄膜キャパシタ３を被覆する層間絶縁層２６を形成する。さらに、コア基板２０の下面側にも、第１配線パターン２２を被覆する層間絶縁層２６が形成される。続いて、図１７（ｃ）に示すように、薄膜キャパシタ３の上部電極４６上、及び下部電極４２に接続された補助電極４８上のパシベージョン膜１４及び層間絶縁層２６の部分にレーザなどによりビアホール２６ｘを形成する。この段階で、薄膜キャパシタ３の上部電極４６及び補助電極４８の接続部分が露出する。このとき、第１配線パターン２２上の層間絶縁層２６の部分にもビアホール２６ｘが形成される。さらに、コア基板２０の下面側の第１配線パターン２２上の層間絶縁層２６の部分にビアホール２６ｘが形成される。
次いで、図１８に示すように、コア基板２０の上面側の層間絶縁層２６上に、薄膜キャパシタ３の上部電極４６及び補助電極４８にビアホール２６ｘを介してそれぞれ接続される第２配線パターン２２ａを形成する。このとき同時に、ビアホール２６ｘを介して第１配線パターン２２に接続される第２配線パターン２２ａが形成される。さらに、コア基板２０の下面側の層間絶縁層２６上にもビアホール２６ｘを介して第１配線パターン２２に接続される第２配線パターン２２ａが形成される。
以上により、第３実施形態の薄膜キャパシタ３が実装された電子部品実装構造５ｄが得られる。さらに、好適な形態では、第１実施形態で説明したように、コア基板２０の上面側の第２配線パターン２２ａの接続部に上側電子部品のバンプがフリップチップ接続される。また、コア基板２０の下側の第２配線パターン２２ａの接続部がバンプを介してマザーボード（配線基板）に接続される外部接続端子となる。
第３実施形態の電子部品実装構造の製造方法は、第１実施形態と同様な効果を奏する。
なお、第３実施形態では、電子部品として薄膜キャパシタ３を例に挙げたが、基板４０上に、薄膜工程により、電極と、それに接続されるインダクタや抵抗、キャパシタなどの受動素子とを形成し、それらの受動部品と電極をパシベージョン膜１４で被覆した、各種電子モジュールを使用してもよい。
図１は従来技術に係る半導体チップを示す断面図である。 図２は従来技術に係る半導体チップが絶縁層に埋設されて実装された電子部品実装構造を示す断面図である。 図３は従来技術に係る積層キャパシタチップを示す断面図である。 図４は従来技術に係る積層キャパシタチップが絶縁層に埋設されて実装された電子部品実装構造を示す断面図である。 図５は本発明の第１実施形態の半導体チップ（電子部品）を示す断面図である。 図６は本発明の第１実施形態の変形例の半導体チップ（電子部品）を示す断面図である。。 図７（ａ）及び（ｂ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図８（ａ）及び（ｂ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図９は本発明の第１実施形態の半導体チップがコア基板の中に埋設された形態を示す断面図である。 図１０は本発明の第１実施形態の半導体チップが層間絶縁層上に実装された形態を示す断面図である。 図１１は本発明の第２実施形態の積層キャパシタチップ（電子部品）を示す断面図である。 図１２は本発明の第２実施形態の変形例の積層キャパシタチップ（電子部品）を示す断面図である。 図１３（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図１４は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図１５は本発明の第３実施形態の薄膜キャパシタ（電子部品）を示す断面図である。 図１６は本発明の第３実施形態の変形例の薄膜キャパシタ（電子部品）を示す断面図である。 図１７（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図１８は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
符号の説明
１，１ａ…半導体チップ（電子部品）、２，２ｂ…積層キャパシタチップ（電子部品）、３，３ａ…薄膜キャパシタ（電子部品）、５〜５ｄ…電子部品実装構造、１０…半導体基板、１２…接続パッド（接続端子）、１４…パシベーション膜、２０…コア基板（被実装体）、２２…第１配線パターン、２２ａ…第２配線パターン、２４…接着層、２６…層間絶縁層、２６ｘ，２６ｙ…ビアホール、３２…第１電極層、３４…第２電極層、３６，４４…誘電体膜、３７…第１接続端子、３８…第２接続端子、４０…基板、４２…下部電極、４６…上部電極（接続端子）、４８…補助電極（接続端子）、Ｃ…キャパシタ。

Claims (16)

  1. 被実装体の上に、接続端子と該接続端子を被覆するパシベーション膜とを備えた電子部品を、該接続端子を上側に向けて実装する工程と、
    前記電子部品を被覆する絶縁層を形成する工程と、
    前記接続端子上の前記パシベーション膜及び前記絶縁層の部分にビアホールを形成して前記接続端子を露出させる工程と、
    前記ビアホールを介して前記接続パッドに電気的に接続される配線パターンを前記絶縁層上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  2. 前記電子部品は、一方の面側に前記接続端子が設けられた半導体チップ、一端側及び他端側にそれぞれ前記接続端子が設けられた積層キャパシタチップ、及び誘電体膜が下部電極と上部電極とに挟まれ、前記下部電極及び上部電極が前記接続端子となる薄膜キャパシタのいずれかであることを特徴とする請求項１に記載の電子部品実装構造の製造方法。
  3. 前記パシベーション膜の材料は、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、ノボラック樹脂、酸化シリコン、酸化アルミニウム及び酸化タンタルの群から選択されるいずれかであることを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  4. 前記パシベーション膜は、非感光性樹脂よりなることを特徴とする請求項１に記載の電子部品実装構造の製造方法。
  5. 前記パシベーション膜は、前記接続端子を選択的に被覆していることを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  6. 前記電子部品は一端側及び他端側にそれぞれ前記接続端子が設けられた積層キャパシタチップであって、前記パシベージョン膜は前記積層キャパシタチップの全体面を被覆していることを特徴とする請求項１に記載の電子部品実装構造の製造方法。
  7. 前記被実装体は、配線パターンを備えたコア基板であって、
    前記ビアホールを形成して前記接続パッドを露出させる工程において、前記コア基板の配線パターン上の前記絶縁層の部分に前記ビアホールを同時に形成し、
    前記配線パターンを前記絶縁層上に形成する工程において、前記ビアホールを介して前記コア基板の配線パターンに接続される前記配線パターンを同時に形成することを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  8. 前記被実装体は、コア基板、該コア基板上に形成された絶縁層又は凹部を備えたコア基板であり、前記電子部品は、前記コア基板上、前記絶縁層上又は前記コア基板の凹部上に実装されることを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  9. 前記電子部品の接続端子に電気的に接続される前記配線パターンは、ｎ層（ｎは１以上の整数）で積層されて形成されることを特徴とする請求項１又は７に記載の電子部品実装構造の製造方法。
  10. 前記被実装体は、貫通電極を介して相互接続される配線パターンを両面にそれぞれ備えたコア基板であって、前記配線パターンは、前記コア基板の両面側に積層されることを特徴とする請求項９に記載の電子部品実装構造の製造方法。
  11. 配線パターンと電気的に接続される接続端子と、
    前記接続端子を被覆するパシベージョン膜とを有する電子部品であって、
    前記電子部品が被実装体上に実装されるとき、前記電子部品は前記接続端子が上側になって絶縁層に埋設されて実装され、該接続端子が、前記絶縁層及びパシベーション膜に設けられるビアホールを介して前記配線パターンに電気的に接続されるようにしたことを特徴とする電子部品。
  12. 前記電子部品は、一方の面側に前記接続端子が設けられた半導体チップ、一端側及び他端側にそれぞれ前記接続端子が設けられた積層キャパシタチップ、及び誘電体膜が下部電極と上部電極とに挟まれ、前記下部電極及び上部電極が前記接続端子となる薄膜キャパシタのいずれかであることを特徴とする請求項１１に記載の電子部品。
  13. 前記パシベーション膜は、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、ノボラック樹脂、酸化シリコン、酸化アルミニウム及び酸化タンタルの群から選択されるいずれかであることを特徴とする請求項１１に記載の電子部品。
  14. 前記パシベーション膜は、非感光性樹脂よりなることを特徴とする請求項１１に記載の電子部品。
  15. 前記パシベーション膜は、前記接続端子を選択的に被覆していることを特徴とする請求項１１に記載の電子部品。
  16. 前記電子部品は、一端側及び他端側にそれぞれ前記接続端子が設けられた積層キャパシタチップであって、
    前記パシベージョン膜は前記積層キャパシタチップの全体面を被覆していることを特徴とする請求項１１に記載の電子部品。
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