JP3813402B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、パッケージに半導体素子（チップ）を実装してなる半導体装置の高機能化を簡便に行うのに有用な技術に関する。
【０００２】
【従来の技術】
パッケージに半導体素子を実装してなる半導体装置として、種々の形態のものが提案されている。その一例として、１枚の基板に複数個の半導体チップを搭載し、高集積化と共に高機能化を意図した半導体装置がある。
かかる半導体装置の具体的な形態としては、例えば、基板の両面にそれぞれ半導体チップを搭載したもの、基板の片面に半導体チップを積み重ねて搭載したもの、基板の平面内に複数個の半導体チップを搭載したもの等が知られている。いずれの形態においても、基板の表面には配線パターンが適宜形成されており、この配線パターンに、各半導体チップの電極パッド（端子）がワイヤボンディングによって電気的に接続されている。もちろん、各半導体チップと配線パターンとの電気的接続はワイヤボンディング接続に限らず、フリップチップ接続やＴＡＢ接続等も利用できる。
【０００３】
【発明が解決しようとする課題】
上述したように従来の半導体装置では、基板の搭載面内に半導体チップを搭載しているため、基板が規定の大きさに作られることに鑑み、搭載する半導体チップの個数が制限されるといった不利がある。
また、半導体チップを積み重ねて搭載する場合でも、ワイヤボンディング接続のための領域を必要とする分だけ、下側のチップよりも上側のチップの方をサイズ的に小さくする必要があり、そのために上側のチップの搭載面積が狭くなり、チップを積み重ねる個数にも自ずと限界がある。
【０００４】
この場合、フリップチップ接続を利用すると、上述したようなボンディングのための領域を設ける必要がないため、ワイヤボンディング接続の場合に比べてチップの搭載数を増やすことが可能であるが、別の不都合が生じる。
一般的に、フリップチップ実装では、半導体チップの電極パッドにはんだ等の金属のバンプ（電極端子）を形成し、このバンプをプリント基板等の実装基板の対応する電極パッド上に熱的に押し付けて接続する。これをチップの積層形態に当てはめると、下側のチップに対し上側のチップがフリップチップ接続されることになる。この場合、上側のチップの電極端子であるバンプの位置に対応するように下側のチップの上面に電極パッドを形成する必要があり、また、チップを積み重ねる際に上側のチップのバンプと下側のチップの電極パッドとの位置合わせを行わなければならず、プロセスが全体的に複雑化するといった不利がある。
【０００５】
このように従来の半導体装置では、単に基板の搭載面に半導体チップを搭載しているため、搭載する半導体チップの個数が限定され、必ずしも十分な高機能化等を図ることができないといった課題があった。
また、半導体チップは基板に外付けされた形態で搭載されるため、半導体装置全体としての厚みが相対的に厚くなるといった不利もある。
【０００６】
一方、上述した従来形とは別の形態として、更なる高集積化及び高機能化を図るために、基板を多層化し基板内に半導体チップを内蔵する形式の半導体装置が考えられている。例えば、複数の配線層を備えた多層基板の構造を利用すれば、半導体チップを相互に電気的に接続して基板内で３次元的に配置することは可能である。
【０００７】
しかしながら、基板内に半導体チップを埋設し、且つ配線層を多層に形成することは必ずしも容易ではなく、また、昨今のパッケージに対する小型化及び軽量化の要求を考慮すると、全体の厚さを薄くして半導体装置をコンパクトに形成しなければならないといった課題もある。
本発明は、上述した従来技術における課題に鑑み創作されたもので、パッケージに半導体素子を実装するに際しコンパクトに構成可能とし、また必要に応じて半導体素子の３次元的な配置構成及び相互間の接続を簡便に行えるようにし、ひいては高機能化に寄与することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明に係る半導体装置の製造方法は、第１の絶縁層の一方の面に配線パターンを含む第１の導体層が形成されてなるベース基板の前記第１の絶縁層の他方の面側に所要の個数の半導体素子を実装する第１の工程と、前記半導体素子を覆うようにして第２の絶縁層を形成し、該第２の絶縁層上に配線パターンを含む第２の導体層を形成する第２の工程と、前記第２の導体層の特定の位置に前記半導体素子の電極端子に達するようにビアホールを形成すると共に、前記半導体素子が埋設されている部分を避ける位置において上下方向に貫通するようにスルーホールを形成する第３の工程と、前記ビアホール及びスルーホールの内壁面を含む表面全体に第３の導体層を形成する第４の工程と、前記半導体素子の電極端子が、前記ビアホールの内壁面の導体層を介して前記第２の導体層に電気的に接続されると共に、前記スルーホールの内壁面の導体層を介して前記第１の導体層に電気的に接続されるように、前記第３の導体層にパターニングを施して配線パターンを形成する第５の工程と、外部接続端子が接続されるべき前記第３の導体層の配線パターンの端子形成部分が露出するように配線パターン、前記第１及び第２の絶縁層を覆って保護膜を形成する第６の工程と、該第６の工程により得られた構造体を、少なくとも１個の半導体素子が含まれるように各パッケージに分割する第７の工程とを含むことを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法によれば、パッケージとして供される配線基板内に半導体素子が埋設・実装されているので、半導体装置をコンパクトに構成することができる。
また、配線基板（パッケージ）の両面において配線パターンの端子形成部分を保護膜から露出させ、必要に応じて多層的に積み重ねることができるようにしているので、外部接続端子を介在して半導体素子の３次元的な配置構成及び相互間の接続を簡便に行うことができる。これによって、半導体装置の高機能化を図ることが可能となる。
【００１４】
【発明の実施の形態】
図１は本発明の第１の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
本実施形態に係る半導体装置１０は、パッケージとして供される配線基板２０と、このパッケージ（配線基板）２０内に埋設・実装された半導体チップ４０とによって構成されている。
【００１５】
パッケージ（配線基板）２０において、２１は配線基板のベースとなるベース基板を示し、絶縁層としての樹脂層２２の一方の面（図示の例では下側）に導体層としての銅（Ｃｕ）箔２３が形成された構造を有している。また、２４はベース基板２１の他方の面（樹脂層２２側）の上に形成された接着剤層、２５は接着剤層２４の上に半導体チップ４０を覆うようにして形成された銅箔付き樹脂フィルムを示す。この銅箔付き樹脂フィルム２５は、ベース基板２１と同様に、絶縁膜としての樹脂フィルム２６の一方の面（図示の例では上側）に導体層としての銅箔２７が形成された構造を有している。
【００１６】
また、ＶＨは銅箔付き樹脂フィルム２５の特定の位置において半導体チップ４０の電極パッド（端子）に達するように形成されたビアホール、ＴＨは半導体チップ４０が埋設・実装されていない部分の銅箔付き樹脂フィルム２５の特定の位置において基板を上下方向に貫通するように形成されたスルーホール、２９はビアホールＶＨ及びスルーホールＴＨの内壁を含めて銅箔２３，２７の上に所要形状にパターニングされて形成された配線パターン（導体層）を示す。この配線パターン２９は、パッケージ２０内に埋設・実装された半導体チップ４０の電極パッドが、ビアホールＶＨの内壁面の導体層２９を介して基板の一方の面側の導体層２９に電気的に接続されると共に、更にスルーホールＴＨの内壁面の導体層２９を介して基板の他方の面側の導体層２９にも電気的に接続されるように、形成されている。
【００１７】
また、３０はスルーホールＴＨ内に充填された樹脂（絶縁体）、３１は配線パターン２９、樹脂層２２及び樹脂フィルム２６を覆って形成された保護膜としてのソルダレジスト層、３２は本装置１０の外部接続端子として機能するはんだバンプを示す。ソルダレジスト層３１は、配線パターン２９の端子形成部分（パッド部）に対応する領域に開口部を有するように、つまり配線パターン２９の端子形成部分が露出するように、形成されている。そして、この露出した配線パターン２９の端子形成部分に、図示のように外部接続端子としてのはんだバンプ３２が接合されている。
【００１８】
一方、半導体チップ４０はパッケージ（配線基板）２０内に実装するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして５０μｍ〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設・実装することは技術的に十分に可能である。本実施形態では、半導体チップ４０として厚さが５０μｍ程度の薄いものを使用している。
【００１９】
本実施形態に係る半導体装置１０は、厚さが５０μｍ程度の薄い半導体チップ４０をパッケージ（配線基板）２０内に埋設・実装すると共に、パッケージ（配線基板）２０の両面に外部接続端子としてのはんだバンプ３２を設け、必要に応じて多層的に積み重ねることができるようにしたことを特徴としている。
なお、図１の例示でははんだバンプ（外部接続端子）３２を設けているが、これは必ずしも設ける必要はない。要は、はんだバンプ等の外部接続端子が接続可能なように配線パターン２９の一部（端子形成部分）がソルダレジスト層３１から露出していれば十分である。
【００２０】
以下、本実施形態の半導体装置１０を製造する方法について、その製造工程を順に示す図２及び図３を参照しながら説明する。
先ず最初の工程では（図２（ａ）参照）、絶縁層としての樹脂層２２の一方の面に導体層としての銅箔２３が形成されたベース基板２１を用意し、このベース基板２１の他方の面（樹脂層２２側）の上に接着剤を塗布し（接着剤層２４）、更にこの接着剤層２４の上に所要の個数の半導体チップ４０（厚さが５０μｍ程度の薄いもの）を適宜配置し、実装する。半導体チップ４０の実装は、当該チップの電極パッド（端子）が形成されている側と反対側の面が接着剤層２４に接着されるように行われる。
【００２１】
なお、ベース基板２１を構成する樹脂層２２の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂等の熱硬化性樹脂が用いられる。ベース基板２１の具体的な形態としては、例えば、ポリイミド樹脂フィルムの表面にポリイミド系の熱可塑性接着剤を塗布し、その上に銅箔を熱プレス接着したものを使用することができる。
【００２２】
次の工程では（図２（ｂ）参照）、接着剤層２４の上に半導体チップ４０を覆うようにして、絶縁膜としての樹脂フィルム２６の一方の面に導体層としての銅箔２７が形成された銅箔付き樹脂フィルム２５を、その樹脂フィルム２６側を下にして形成する。樹脂フィルム２６の材料としては、上述した樹脂層２２と同様に、エポキシ樹脂、ポリイミド樹脂等の熱硬化性樹脂が用いられる。また、銅箔付き樹脂フィルム２５の形態については、上述したベース基板２１と同様のものを使用することができる。
【００２３】
次の工程では（図２（ｃ）参照）、銅箔付き樹脂フィルム２５の特定の位置において、各半導体チップ４０の電極パッドに達するようにビアホールＶＨを形成する。また、半導体チップ４０が埋設・実装されていない部分の銅箔付き樹脂フィルム２５の特定の位置において、基板を上下方向に貫通するようにスルーホールＴＨを形成する。ビアホールＶＨの穴明け処理は、先ず特定の位置に対応する銅箔２７の部分をエッチングにより除去する工程と、次に樹脂フィルム２６の対応する部分をレーザにより除去する工程の２段階からなる。同様に、スルーホールＴＨの穴明け処理についても、先ず特定の位置に対応する銅箔２３，２７の部分をエッチングにより除去する工程と、次に樹脂層２２及び樹脂フィルム２６と接着剤層２４の対応する部分をレーザにより除去する工程の２段階からなる。レーザとしては、ＣＯ2 レーザやエキシマレーザ等が用いられる。
【００２４】
この後、必要に応じて、穴明け処理により樹脂片や汚れ等が生じた場合にこれを除去するための処理（デバリング、デスミア等）を行う。
次の工程では（図２（ｄ）参照）、ビアホールＶＨ及びスルーホールＴＨの内壁を含めて銅箔２３，２７の上に、当該銅箔をめっき給電層としてＣｕの電解めっきを施し、導体層（Ｃｕ層）２８を形成する。
【００２５】
次の工程では（図３（ａ）参照）、導体層２８にパターニングを施して配線パターン（Ｃｕ層）２９を形成し、また、スルーホールＴＨ内にエポキシ樹脂等の熱硬化性樹脂（絶縁体３０）を充填する。導体層２８のパターニングは、埋設・実装された半導体チップ４０の電極パッドが、ビアホールＶＨの内壁面の導体層を介して基板の一方の面側の導体層に電気的に接続されると共に、更にスルーホールＴＨの内壁面の導体層を介して基板の他方の面側の導体層にも電気的に接続されるように、配線パターン２９の形状に応じたマスク（図示せず）を用いて行われる。この際、銅箔２３，２７の露出部分も、同じマスクを用いてエッチングにより除去される。
【００２６】
次の工程では（図３（ｂ）参照）、配線パターン２９、樹脂層２２及び樹脂フィルム２６の上に感光性のソルダレジストを塗布し、更に配線パターン２９の端子形成部分（パッド部）の形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、その端子形成部分の領域に対応する部分のソルダレジスト層に開口部を形成する。これによって、配線パターン２９の端子形成部分が露出し、他の部分の配線パターン２９がソルダレジスト層３１によって覆われたことになる。このソルダレジスト層３１は、パッケージ（配線基板）２０の保護膜として機能する。
【００２７】
最後の工程では（図３（ｃ）参照）、パッケージ（配線基板）２０の両面に外部接続端子としてのはんだバンプ３２を形成し、この後、個々の半導体装置１０に分割する。
はんだバンプ３２は、ソルダレジスト層３１の開口部から露出している配線パターン２９の端子形成部分にはんだボールをリフローにより接着することで、形成される。なお、特に図示はしていないが、はんだボールをソルダレジスト層３１の開口部内に配置する前に、はんだの濡れ性を向上させるために、当該開口部の内壁にＣｕめっき等による導体皮膜を形成するようにすると好適である。
【００２８】
この後、ダイサー等により、破線で示すように分割線Ｃ−Ｃ’に沿って各パッケージ毎にそれぞれ１個の半導体チップ４０が含まれるように分割する。これによって、図１に示す本実施形態の半導体装置１０が作製されたことになる。
以上説明したように、本実施形態に係る半導体装置１０及びその製造方法によれば、厚さが５０μｍ程度の薄い半導体チップ４０をパッケージ（配線基板）２０内に埋設・実装しているので、半導体装置１０をコンパクトに構成することができる。
【００２９】
また、パッケージ（配線基板）２０の両面に外部接続端子としてのはんだバンプ３２を設け（或いは、図１には示していないがはんだバンプ等の外部接続端子が接続可能なように配線パターン２９の端子形成部分を露出させ）、必要に応じて多層的に積み重ねることができるようにしているので、外部接続端子を介在して半導体チップの３次元的な配置構成及び相互間の接続を簡便に行うことができる。これは、半導体装置の高機能化に寄与するものである。
【００３０】
さらに、絶縁層上に配線パターンを形成して配線基板２０を作製するプロセスの途中に半導体チップ４０の実装工程を組み込んでいるので、従来のように配線基板を作製した後で当該基板上にチップを実装するプロセスと比べて、製造工程を簡略化することができる。
図４は本発明の第２の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００３１】
本実施形態では、上述した第１の実施形態と同様に、半導体装置５０は、パッケージとして供される配線基板６０と、このパッケージ（配線基板）６０内に埋設・実装された半導体チップ７０とによって構成されている。
パッケージ（配線基板）６０において、６１は配線基板のベースとなるベース基板、６２はベース基板６１の上に形成された接着剤層、６３は接着剤層６２の上に半導体チップ７０を覆うようにして形成された絶縁層としての樹脂層、６４は樹脂層６３の上に所要形状にパターニングされて形成された配線パターン（導体層）を示す。この配線パターン６４は、樹脂層６３の特定の位置において半導体チップ７０の電極パッド（端子）に達するように形成されたビアホールの内部を充填するように、形成されている。また、６５は配線パターン６４及び樹脂層６３を覆って形成された保護膜としてのソルダレジスト層、６６は本装置５０の外部接続端子として機能するはんだバンプを示す。ソルダレジスト層６５は、配線パターン６４の端子形成部分（パッド部）に対応する領域に開口部を有するように、つまり配線パターン６４の端子形成部分が露出するように、形成されている。そして、この露出した配線パターン６４の端子形成部分に、図示のように外部接続端子としてのはんだバンプ６６が接合されている。
【００３２】
また、パッケージ（配線基板）６０内に埋設・実装される半導体チップ７０については、第１の実施形態と同様に、厚さが５０μｍ程度の薄いものを使用している。
本実施形態に係る半導体装置５０は、厚さが５０μｍ程度の薄い半導体チップ７０をパッケージ（配線基板）６０内に埋設・実装すると共に、パッケージ（配線基板）６０の片面に外部接続端子としてのはんだバンプ６６を設けたことを特徴としている。
【００３３】
本実施形態についても、第１の実施形態と同様に、はんだバンプ（外部接続端子）６６は必ずしも設ける必要はなく、要は、はんだバンプ等の外部接続端子が接続可能なように配線パターン６４の一部（端子形成部分）がソルダレジスト層６５から露出していれば十分である。
以下、本実施形態の半導体装置５０を製造する方法について、その製造工程を示す図５を参照しながら説明する。
【００３４】
先ず最初の工程では（図５（ａ）参照）、ベース基板６１の上に接着剤を塗布し（接着剤層６２）、更にこの接着剤層６２の上に所要の個数の半導体チップ７０（厚さが５０μｍ程度の薄いもの）を適宜配置し、実装する。半導体チップ７０の実装は、当該チップの電極パッド（端子）が形成されている側と反対側の面が接着剤層６２に接着されるように行われる。
【００３５】
なお、ベース基板６１の材料としては、絶縁性の材料又は導電性の材料のいずれを用いてもよい。絶縁性の材料としては、例えばガラス−エポキシ樹脂、ガラスＢＴ樹脂等が用いられ、導電性の材料としては、典型的に銅（Ｃｕ）が用いられるが、アルミニウム（Ａｌ）等の他の金属を用いてもよい。
次の工程では（図５（ｂ）参照）、半導体チップ７０を覆うようにして接着剤層６２の上に絶縁層としての樹脂層６３を形成する。この樹脂層６３の材料としては、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂が用いられる。あるいは、感光性エポキシ樹脂や感光性ポリイミド樹脂等の感光性樹脂を用いてもよい。
【００３６】
次の工程では（図５（ｃ）参照）、樹脂層６３の特定の位置において各半導体チップ７０の電極パッドに達するように、ＣＯ2 レーザやエキシマレーザ等による穴明け処理によりビアホールＶＨを形成する（レーザビア・プロセス）。
なお、樹脂層６３の材料として感光性エポキシ樹脂等の感光性樹脂を用いた場合には、ビアホールＶＨは、通常のフォトリソグラフィ技術を用いて形成することができる（フォトビア・プロセス）。この場合、レーザ等を用いてもビアホールＶＨを形成できることはもちろんである。
【００３７】
この後、第１の実施形態の場合と同様に、必要に応じてデバリング、デスミア等を行う。
次の工程では（図５（ｄ）参照）、ビアホールＶＨ内を充填して樹脂層６３の上にパターニングにより配線パターン（導体層）６４を形成する。
この配線パターン（導体層）６４は、例えば以下のように形成される。先ず、ビアホールＶＨの内部を含めて樹脂層６３の上に、Ｃｕの無電解めっきにより薄膜状Ｃｕ層を形成する。更に、この薄膜状Ｃｕ層の上に感光性のレジスト（図示せず）を塗布し、配線パターンの形状に従うように露光及び現像（レジストのパターニング）を行う。次に、このレジストパターンをめっき用のマスクとし、薄膜状Ｃｕ層をめっき給電層としてＣｕの電解めっきを施し、厚めの導体層を形成する。この後、レジストパターンを除去し、薄膜状Ｃｕ層の露出部分をエッチングにより除去して、図示のようにパターニングされた配線パターン（導体層）６４を形成する。
【００３８】
次の工程では（図５（ｅ）参照）、配線パターン６４及び樹脂層６３の上に感光性のソルダレジストを塗布し、更に配線パターン６４の端子形成部分の形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、その端子形成部分の領域に対応する部分のソルダレジスト層に開口部を形成する。これによって、配線パターン６４の端子形成部分が露出し、他の部分の配線パターン６４がソルダレジスト層６５によって覆われたことになる。このソルダレジスト層６５は、パッケージ（配線基板）６０の保護膜として機能する。
【００３９】
最後の工程では（図５（ｆ）参照）、ベース基板６１と反対側の面に外部接続端子としてのはんだバンプ６６を形成し、この後、個々の半導体装置５０に分割する。
はんだバンプ６６は、ソルダレジスト層６５の開口部から露出している配線パターン６４の端子形成部分にはんだボールをリフローにより接着することで、形成される。この際、第１の実施形態と同様に、はんだボールをソルダレジスト層６５の開口部内に配置する前に、当該開口部の内壁にＣｕめっき等による導体皮膜を形成するようにすると、はんだの濡れ性を向上させる上で好適である。
【００４０】
この後、ダイサー等により、破線で示すように分割線Ｃ−Ｃ’に沿って各パッケージ毎にそれぞれ１個の半導体チップ７０が含まれるように分割する。これによって、図４に示す本実施形態の半導体装置５０が作製されたことになる。
本実施形態についても、第１の実施形態と同様に、厚さが５０μｍ程度の薄い半導体チップ７０をパッケージ（配線基板）６０内に埋設・実装しているので、半導体装置５０をコンパクトに構成することができる。また、配線基板６０を作製するプロセスの途中に半導体チップ７０の実装工程を組み込んでいるので、従来のプロセスと比べて製造工程を簡略化することができる。
【００４１】
また、図５（ｂ）〜図５（ｄ）の工程と同様の工程を適宜繰り返すことで、多層配線構造を容易に実現することができ、半導体装置の高機能化を図ることが可能となる。この場合、半導体チップの３次元的な配置構成及び相互間の接続は、第１の実施形態のように各パッケージ間で外部接続端子を介在して行われるのではなく、単一のパッケージ（配線基板）内で行われることになる。
【００４２】
上述した各実施形態では、図３（ｃ），図５（ｆ）の工程において個々の半導体装置１０，５０に分割する前に外部接続端子（はんだバンプ３２，６６）を設けているが、前述したように、外部接続端子は必ずしも設ける必要はない。つまり、外部接続端子が接続可能なように配線パターン２９，６４の端子形成部分が露出していれば十分である。従って、図３（ｃ），図５（ｆ）の工程では、単に半導体装置１０，５０の分割処理のみを行うようにしてもよい。
【００４３】
また、上述した各実施形態では半導体装置の形態としていわゆるチップ・サイズ・パッケージ（ＣＳＰ）に類似した形態の場合を例にとって説明したが、半導体装置の形態はこれに限定されないことはもちろんである。例えば図３（ｃ），図５（ｆ）の工程において、上述した各実施形態では各パッケージ毎にそれぞれ１個の半導体チップ４０，７０が含まれるように（つまりＣＳＰの形態で）分割しているが、かかる分割形態に代えて、各パッケージ毎にそれぞれ２個以上の半導体チップ４０，７０が含まれるように分割してもよい。このような分割形態とすることで、半導体装置をマルチ・チップ・モジュール（ＭＣＭ）の形態とすることができ、半導体装置として更なる高機能化を図ることが可能となる。
【００４４】
さらに、上述した第１の実施形態では図２（ｂ）の工程において銅箔付き樹脂フィルム２５を用いているが、このような銅箔付き樹脂フィルム２５を用いる代わりに、絶縁層（樹脂フィルム２６に相当）を形成した後で薄膜状Ｃｕ層（銅箔２７に相当）を形成する工程を採用してもよい。この場合、薄膜状Ｃｕ層を形成する成膜方法としては、無電解めっき、スパッタリング、蒸着等を用いることができる。
【００４５】
これは、第２の実施形態についても同様である。第２の実施形態では配線パターン６４の形成に際し（図５（ｄ）参照）、薄膜状Ｃｕ層（めっき給電層）を形成するための成膜方法として無電解めっきを用いているが、これに代えて、スパッタリングや蒸着等を用いてもよい。
【００４６】
【発明の効果】
以上説明したように本発明によれば、パッケージに半導体素子を実装するに際しコンパクトに構成することができ、また、必要に応じて半導体素子の３次元的な配置構成及び相互間の接続を簡便に行うことができ、これによって高機能化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図１の半導体装置の製造工程を示す断面図である。
【図３】図２の製造工程に続く製造工程を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図５】図４の半導体装置の製造工程を示す断面図である。
【符号の説明】
１０，５０…半導体装置
２０，６０…配線基板（パッケージ）
２１，６１…ベース基板
２２，６３…樹脂層（絶縁層）
２３，２７…銅箔（導体層）
２４，６２…接着剤層
２５…銅箔付き樹脂フィルム
２６…樹脂フィルム（絶縁膜）
２８…導体層
２９，６４…配線パターン（導体層）
３０…樹脂（絶縁体）
３１，６５…ソルダレジスト層（保護膜）
３２，６６…はんだバンプ（外部接続端子）
４０，７０…半導体素子（チップ）
ＴＨ…スルーホール
ＶＨ…ビアホール

Claims (2)

  1. 第１の絶縁層の一方の面に配線パターンを含む第１の導体層が形成されてなるベース基板の前記第１の絶縁層の他方の面側に所要の個数の半導体素子を実装する第１の工程と、
    前記半導体素子を覆うようにして第２の絶縁層を形成し、該第２の絶縁層上に配線パターンを含む第２の導体層を形成する第２の工程と、
    前記第２の導体層の特定の位置に前記半導体素子の電極端子に達するようにビアホールを形成すると共に、前記半導体素子が埋設されている部分を避ける位置において上下方向に貫通するようにスルーホールを形成する第３の工程と、
    前記ビアホール及びスルーホールの内壁面を含む表面全体に第３の導体層を形成する第４の工程と、
    前記半導体素子の電極端子が、前記ビアホールの内壁面の導体層を介して前記第２の導体層に電気的に接続されると共に、前記スルーホールの内壁面の導体層を介して前記第１の導体層に電気的に接続されるように、前記第３の導体層にパターニングを施して配線パターンを形成する第５の工程と、
    外部接続端子が接続されるべき前記第３の導体層の配線パターンの端子形成部分が露出するように配線パターン、前記第１及び第２の絶縁層を覆って保護膜を形成する第６の工程と、
    該第６の工程により得られた構造体を、少なくとも１個の半導体素子が含まれるように各パッケージに分割する第７の工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記第６の工程後に、前記第３の導体層の配線パターンの端子形成部分に金属のバンプからなる外部接続端子を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
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