JP3094481B2 - 電子回路装置とその製造方法 - Google Patents

電子回路装置とその製造方法

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JP3094481B2 JP03047899A JP4789991A JP3094481B2 JP 3094481 B2 JP3094481 B2 JP 3094481B2 JP 03047899 A JP03047899 A JP 03047899A JP 4789991 A JP4789991 A JP 4789991A JP 3094481 B2 JP3094481 B2 JP 3094481B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は広範な電子機器に用いら
れる電子回路装置とその製造方法に関するものである。
【0002】
【従来の技術】近年、電子機器の小型軽量化や高性能,
高機能化の要求が増加するにつれて電子回路の高密度化
が必要不可欠の要件となってきている。
【0003】このような中にあって昨今電子回路の高密
度化をはかる手段としていろいろな実装方法が提案され
ているが、従来から最も一般的に行われている電子回路
装置の実装形態は図8に示すものである。
【0004】図8において、1はプリント配線基板、1
aはプリント配線板1の回路導体層、2,3は回路素
子、2a,3aは回路素子2,3の外部電極端子、4は
はんだ金属である。
【0005】この電子回路装置は電子回路を構成するの
に必要な各種回路素子2,3として、例えば抵抗器,コ
ンデンサ,コイル等の受動回路素子やトランジスタや半
導体IC等の能動回路素子(外部電極端子がリード線付
かまたはリードレスタイプのもの)をそれぞれプリント
配線板1の所定の位置に搭載し、はんだ付け方法によっ
て各回路素子2,3の外部電極端子2a,3aと回路導
体層1aとをはんだ金属4によって電気的に接続したも
のである。
【0006】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来例では、プリント配線板に各種回路素子2,3
を搭載してはんだ接続した実装構造のため、回路素子
2,3間の電気的接続の低抵抗化がはかり難いことはも
とより、構成された電子回路装置の厚さは回路素子2,
3とプリント配線板1の厚みの総和となるので、回路の
薄型化がはかりにくいばかりでなく、回路素子2,3の
プリント配線板1上でのはんだ付け面積が広くなり、電
子回路の高密度化や軽量化がはかりにくい欠点がある。
また一方、従来例では回路素子2,3ははんだ付け温度
に耐える材質や構造を有する必要があり、プリント配線
板1に実装された状態では特にリードレスタイプの回路
素子2,3では、プリント配線板1と回路素子2,3間
の熱膨脹係数に大きな差異があると熱衝撃によってはん
だ接合面にクラックが発生しやすくなり、接続の信頼性
が損なわれるという問題点を有していた。
【0007】本発明はこのような従来の問題点を解決す
るものであり、薄型化と共に小型高密度でかつ接続の信
頼性に優れ、使用する回路素子の制約のない電子回路装
置を提供するものである。
【0008】
【課題を解決するための手段】この目的を達成するため
に本発明は、形状寸法や外部電極端子構造の異なる複数
の各種回路素子をその外部電極端子層の一部が表面の同
一面上に露出するように絶縁樹脂中の所定の位置に埋設
し、絶縁樹脂層の主面上に必要とする直接金属による配
線回路導体層を設けて各回路素子間を直接電気的に相互
接続したものである。
【0009】
【作用】本発明によれば、寸法形状や外部接続端子構造
の異なる複数の各種回路素子をはんだ付けを必要とする
ことなく、低抵抗の金属によって回路素子間を電気的に
相互接続した電子回路装置が構成されるので、回路素子
間の接続の低抵抗化と電子回路の薄型化がはかれると共
に、小型高密度で回路素子間の接続の信頼性に優れた電
子回路装置が実現されることとなる。
【0010】
【実施例】(実施例1)以下、本発明の一実施例の電子
回路装置について図面を参照しながら説明する。
【0011】図1は本発明の第1の実施例における電子
回路装置の断面図を示すものである。図1において5,
6は電子回路を構成するのに必要な各種回路素子、5
a,6aは回路素子の外部電極端子層、7は絶縁樹脂
層、8は配線回路導体層である。
【0012】以上のように構成された電子回路装置につ
いて以下図1を用いてその実施例の詳細を説明する。
【0013】本実施例では先ず図1に示すように、電子
回路を構成するのに必要な各種回路素子5,6として任
意の寸法形状および外部電極端子構造を有する抵抗,コ
ンデンサ,コイル等の受動素子や、半導体IC等の能動
素子を使用し、これらの各種回路素子5,6の複数個を
絶縁樹脂7の所定の位置に埋設し、各種回路素子5,6
の外部電極端子層5a,6aを絶縁樹脂層7の表面の一
部に露出すると共に、その同一面上に必要とする接着剤
層8を介して配線回路導体層9を設けて回路素子5,6
間を電気的に相互接続することにより電子回路を構成し
たものである。
【0014】この場合、回路素子5,6はその構成材料
や形状寸法および外部電極端子の構造等の制約は特にな
く、リード線を有するアルミ電解コンデンサやカーボン
皮膜抵抗器、DIL型の半導体ICパッケージさらには
昨今回路の小型化にニーズ対応して急速にその需要が増
大している超小型リードレスタイプのチップ抵抗器や積
層セラミックチップコンデンサ,チップ型積層コイル,
チップキャリア型半導体IC等広範な回路素子が使用で
きる。
【0015】本実施例では、図1に示すように回路素子
5として、リードレスタイプのチップ抵抗器と、回路素
子6としてチップコンデンサを使用し、これらの回路素
子5,6をエポキシ樹脂を主体とした絶縁樹脂層7の所
定の位置に埋設すると共に、回路素子5,6の外部接続
端子層5a,6aを表面の一部に露出させ、その同一面
上に無電解めっき法によって析出した金属銅によって所
望とする配線回路導体層9を設け、回路素子5,6間を
電気的に相互接続して電子回路を構成した。
【0016】また一方、他の実施例では、回路素子5,
6としてリード線を有する電解コンデンサと樹脂パッケ
ージされた半導体ICさらにはリードレスタイプのチッ
プ抵抗器やチップコンデンサ等を混合してこれらの各種
回路素子を絶縁樹脂7の所定の位置に埋設し、それぞれ
の外部接続端子層5a,6aを絶縁樹脂層7の表面の一
部に露出してその同一面上に接着剤層8を介して無電解
めっき法によって金属銅を析出して形成した配線回路導
体層9によって回路素子間を電気的に相互接続した電子
回路装置を構成した。
【0017】以上のように本実施例によれば、電子回路
を構成するのに必要な各種回路素子5,6が絶縁樹脂7
中に埋設され、その外部電極端子層5a,5b間が接着
剤層7を介した金属銅配線によって直接相互接続された
構造となるので、配線回路導体層の接着性が向上すると
共に低抵抗で回路素子間の相互接続化がはかれる利点の
他に、電子回路装置全体の薄型化と同時に回路素子5,
6間の高密度な接続が可能となり、しかも回路素子5,
6の接続にはんだ付けを必要としないので使用する回路
素子5,6の構成材料や構造的制約がなく、膨脹係数の
異なる回路素子5,6でも接続の信頼性に優れた電子回
路装置が得られるものである。
【0018】(実施例2)以下、本発明の第2の実施例
について説明する。
【0019】図2は本発明の第2の実施例における電子
回路装置の断面図である。図2において5,6は回路素
子、5a,6aは回路素子の外部電極端子層、7は絶縁
樹脂層、8は接着剤層、9は配線回路導体層で、以上は
実施例1と同様なものである。図1の構成と異なるのは
回路素子5,6を埋設した絶縁樹脂層7の主面に設ける
配線回路導体層9を層間絶縁樹脂層10を介して多層状
に構成して回路の高密度化をはかった点である。
【0020】本実施例ではこの層間絶縁層10として感
光性を有するアクリル樹脂やエポキシ樹脂、さらにはポ
リイミド樹脂を使用し、これらの樹脂を絶縁樹脂層に形
成した第1の配線回路導体面に塗布した後、この層間絶
縁樹脂層10をレーザー光や紫外線露光によって接続を
必要とする部分に微細な穴(ブラインドスルーホール)
を開け、層間絶縁層10の表面に無電解銅めっき法によ
って第2の配線回路導体層9aを構成し微細穴を通して
層間の配線回路導体層9と9aを電気的に相互接続して
多層配線化したものである。
【0021】以上のように本実施例によれば、回路素子
5,6を埋設した絶縁樹脂層7の表面に配線回路導体層
9,9aを多層状に構成することによって、電子回路の
高密度化がはかれる効果が得られるものである。
【0022】(実施例3)以下、本発明の第3の実施例
について図面を参照しながら説明する。
【0023】図3は本発明の第3の実施例を示す断面図
である。図3において5,6は回路素子、5a,6aは
回路素子の外部電極端子層、7は絶縁樹脂層、8は接着
剤層、9は配線回路導体層で、以上は図1の構成と同様
なものである。図1と異なるのは絶縁樹脂中に例えば銅
線等の金属線から成る導電体11を埋設して絶縁樹脂層
7の表裏両面にこの導電体11の両端を露出して、配線
回路導体層9を絶縁樹脂7の表裏両面層に構成した点で
ある。
【0024】以上のように構成された電子回路装置は配
線回路導体層9が回路素子5,6を埋設した絶縁樹脂層
7の両面に構成されるため、回路設計の自由度が向上す
ると共に回路の高密度化がはかれるという効果が得られ
るものである。
【0025】(実施例4)以下、本発明の第4の実施例
について図面を参照しながら説明する。
【0026】図4は本発明の第4の実施例を示す電子回
路装置の断面図である。図4において5,6は回路素
子、5a,6aは回路素子の外部電極端子層、7は絶縁
樹脂層、8は接着剤層、9は配線回路導体層で、以上は
図1の構成と同様なものである。図1と異なるのは配線
回路導体層9の任意の位置に部分的に突起状の導体層1
2を設け、電子回路装置の外部接続端子層を設けた点で
ある。
【0027】以上のように構成された電子回路装置は、
この電子回路装置を一つの機能回路ブロック体や複合回
路素子として、これを通常のマザープリント配線板(ガ
ラスエポキシ基板等)に実装して大規模な電子回路装置
を構成する場合、突起状導体層12がマザープリント配
線板への高密度はんだ接合を実現すると共に、これらの
回路ブロック体を構成する各種回路素子間がはんだ接続
された構造でないので、マザープリント配線板へのはん
だ付け温度の制約がなく、回路ブロック体の回路素子間
相互の接続の信頼性が得られるものである。
【0028】(実施例5)以下、本発明の第5の実施例
について図面を参照しながら説明する。
【0029】図5は本発明の第5の実施例を示す電子回
路装置の断面図である。図5において5,6は回路素
子、5a,6aは回路素子の外部電極端子層、7は絶縁
樹脂層、8は接着剤層、9は配線回路導体層で以上は実
施例1と同様なものである。図1の構成と異なるのは回
路素子5,6を埋設した絶縁樹脂層7の主面上に設けた
配線回路導体層9に半導体ICチップ13を搭載してそ
の外部電極端子と配線回路導体層9を金線等の金属細線
14でワイヤーボンディング法によって電気的に接続
し、半導体ICチップ13の周辺部をエポキシ樹脂等の
モールド樹脂15で被覆して電子回路を構成したもので
あり、回路素子を立体的に配置して回路の高密度化をは
かったものである。なお、本実施例では絶縁樹脂7中に
抵抗,コンデンサ,コイル等の受動回路素子5,6を埋
設したが、半導体ICチップ13を絶縁樹脂7中に埋設
し、最外層に受動回路素子5,6を搭載して配線回路導
体層9と電気的に接続した構成であってもよい。
【0030】(実施例6)以下、本発明の第6の実施例
について図面を参照しながら説明する。
【0031】図6は本発明の第6の実施例を示す電子回
路装置の断面図である。図6において5,6は回路素
子、5a,6aは回路素子の外部電極端子層、7は絶縁
樹脂層、8は接着剤層、9は配線回路導体層で、以上は
図1の構成と同様なものである。図1の構成と異なるの
は回路素子5,6を埋設した絶縁樹脂成型体を1つの回
路ブロック体として、さらに同種構造の回路ブロック体
を接着剤16を介して多段状に積層し、その積層体の所
定の位置に貫通穴17を開け、その内壁面を無電解めっ
き法によって導通化することにより双方の配線回路導体
層9間を電気的に接続した点である。
【0032】以上のように、電子回路をいくつかの回路
ブロックに分割して各回路ブロックを構成する回路素子
5,6をそれぞれ絶縁樹脂7に埋設してその表面に配線
回路導体層9を形成して複数の回路ブロック体を構成
し、この複数の回路ブロック体を多段状に積層し、積層
体に貫通穴17を設けてその内壁面を導通化することに
よって、回路素子5,6が多層状に立体的に配置された
電子回路が構成されるので、回路のより一層の高密度化
がはかれる効果が得られるものである。
【0033】(実施例7)以下、本発明の第7の実施例
について図面を参照しながら説明する。
【0034】図7(A)〜(C)は本発明の第7の実施
例を示す電子回路装置の製造工程断面図である。図7
(A)〜(C)において5,6は回路素子、5a,6a
は回路素子の外部電極端子層、7は絶縁樹脂、8は接着
剤層、9は配線回路導体層、18は支持基板である。以
上のように構成された電子回路装置についてその製造方
法の詳細を図7(A)〜(C)にもとづいて説明する。
【0035】本実施例では、先ず図7(A)に示すよう
に、表面に離形性の塗膜を有するポリエステルフィルム
や表面が鏡面状態を有する金属基板として、例えばステ
ンレス基板から成る支持基板18の一方の主面上に、例
えばエポキシ系やアクリル系の樹脂から成る接着剤層8
を塗布する。その接着剤層8が未硬化の状態で表面に電
子回路を構成するのに必要な各種回路素子5,6とし
て、例えばリードレスタイプの積層型のセラミックコン
デンサやチップ抵抗器等をその外部電極端子層5a,6
aが支持基板18に接するように所定の位置に配置して
固定し、次いで図7(B)に示すように回路素子搭載面
に絶縁樹脂7を被覆して硬化させることにより回路素子
5,6を完全に埋設する。そして図7(C)に示すよう
に、支持基板18を絶縁樹脂7から剥離し、その剥離面
に転写され残留した接着剤層8を、例えばエキシマレー
ザーを用いて回路素子5,6の外部電極端子層5a,6
aが露出するように微細孔を開けるか、または絶縁樹脂
層の表面層を研摩して、回路素子5,6の外部電極端子
層5a,6aを露出させ、その同一面上の接着剤層8の
表面に所望とする配線回路導体層9を形成して回路素子
間を相互接続し電子回路を構成した。
【0036】この場合、回路素子5,6はリードレスタ
イプに限定されるものではなく、例えばアルミ電解コン
デンサやDIL型の半導体ICパッケージのようなリー
ド線を外部接続端子とした回路素子をリードレスタイプ
のものと混合して使用することも可能であることはいう
までもない。
【0037】なお、これらの各種回路素子5,6を埋設
する絶縁樹脂7は、エポキシ樹脂やアクリル樹脂,フェ
ノール樹脂等の熱硬化樹脂以外に、ポリカーボネート樹
脂,ポリイミド樹脂,ポリエチレンサルファイド樹脂
(PES),ポリフェニレンサルファイド樹脂(PP
S),ポリエーテルイミド(PEI),液晶ポリマー等
の熱可塑性樹脂等幅広い樹脂が使用可能であるが、本実
施例ではこれらの樹脂の内、特にエポキシ樹脂を使用
し、硬化収縮性や熱膨脹性を改善するためにこの樹脂の
中にアルミナやシリカ等の無機質充填剤を混練したもの
を使用して注型法やトランスファー成型法によって回路
素子5,6を所定の位置に埋設した。
【0038】また、この回路素子5,6を埋設した絶縁
樹脂層7の表面層に被覆された接着剤層8をプラズマ等
の物理的方法やクロム酸や過マンガン酸カリウムによる
化学的エッチング手法によってその表面を粗面化し、そ
の後に活性化処理によって金属パラジウムの微粒子核か
ら成る無電解めっきの触媒を付与し、無電解銅めっきや
無電解ニッケルめっきを行って接着剤層8の全面を金属
化して最終的にフォトエッチング法によって必要とする
回路導体層9を形成すると同時に回路素子間を電気的に
相互接続した電子回路装置を構成してもよい。
【0039】また、回路素子を埋設した絶縁樹脂層を金
属化するにあたっては上述した無電解めっき法以外に、
真空蒸着法,スパッタリング法,イオンプレーティング
法等の物理的手法によっても行った。
【0040】以上のような方法で製造された電子回路装
置は、回路素子を予め支持基板上の所定の位置に配置し
てから絶縁樹脂中に埋設するため、回路素子間の相対的
位置関係が正確に保たれ、かつ回路素子の形状寸法や外
部接続端子構造に関係なく絶縁樹脂中に埋設できるとい
う特徴が得られると共に、回路導体層が絶縁樹脂表面に
設けた接着剤層によって強固な密着性が実現され信頼性
に優れた電子回路装置が得られるものである。
【0041】また、本発明の他の実施例では、支持基板
18上に予め導電性樹脂等で所望とする配線回路導体層
を形成し、この配線回路導体面の所定の位置に回路素子
を搭載してその外部電極端子層と配線回路導体層とを電
気的に接続させてから回路素子を絶縁樹脂で埋設して、
支持基板を剥離し回路導体層を絶縁樹脂層上に転写する
と共に無電解めっきを行って導電性樹脂の表面に低抵抗
の導体層を形成する方法を実施した。この方法によれ
ば、回路素子を絶縁樹脂に埋設する前にその電気的接続
状態を確認できるので製造歩留まりが大幅に向上できる
効果が得られるものである。
【0042】
【発明の効果】以上のように本発明は、電子回路を構成
するのに必要な寸法形状、外部電極端子構造の異なる各
種回路素子を絶縁樹脂の所定の位置に埋設し、その外部
電極端子層の一部を絶縁樹脂層の表面に露出してその同
一面上に金属層による所望とする配線回路導体層を直接
設けて回路素子間を電気的に相互接続して電子回路を構
成した電子回路装置である。
【0043】従って、本発明による電子回路装置は回路
素子間が低抵抗の金属によって直接相互接続された構成
となるので、従来例のようにプリント配線板の回路導体
層と各種回路素子のはんだ接続に比べて接続部の低抵抗
化がはかれると共に、はんだ付け作業にまつわる種々の
問題点、例えば使用する回路素子のはんだ耐熱性や性能
劣化が解消され、かつ構成された電子装置全体の薄型化
や軽量化がはかられ、回路素子間の高密度でかつ信頼性
の高い接続を可能とする効果が得られるものである。
【図面の簡単な説明】
【図1】本発明の第1の実施例における電子回路装置の
断面図
【図2】本発明の第2の実施例における電子回路装置の
断面図
【図3】本発明の第3の実施例における電子回路装置の
断面図
【図4】本発明の第4の実施例における電子回路装置の
断面図
【図5】本発明の第5の実施例における電子回路装置の
断面図
【図6】本発明の第6の実施例における電子回路装置の
断面図
【図7】(A)〜(C)は本発明の第6の実施例におけ
る電子回路装置の製造方法を説明するための製造工程断
面図
【図8】従来例による電子回路装置の断面図
【符号の説明】
5,6 回路素子 5a,6a 回路素子の外部電極端子層 7 絶縁樹脂層 8 接着剤層 9 配線回路導体層 9a 第2配線回路導体層 10 層間絶縁層 11 導電体層 12 突起上導体層(外部接続端子層) 13 半導体ICチップ 14 金属細線 15 モールド樹脂 16 回路ブロック体の接着剤層 17 貫通穴 18 支持基板
フロントページの続き (72)発明者 十河 寛 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小島 環生 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−147392(JP,A) 特開 平1−175297(JP,A) 特開 昭63−126795(JP,A) 特開 昭62−158391(JP,A) 特開 平1−189990(JP,A) 特開 昭63−136641(JP,A) (58)調査した分野(Int.Cl.7,DB名) H05K 1/18 H05K 3/20 H05K 3/28 H05K 3/46

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の回路素子をその外部端子の一部分
    が表面に露出するように熱硬化性絶縁樹脂で埋設し、前
    記熱硬化性絶縁樹脂の少なくとも一方の表面に無電解め
    っき法で導体回路を形成し、前記回路素子間を電気的に
    相互接続した電子回路装置。
  2. 【請求項2】 前記導体回路上の一部に突起状の導体を
    設け、外部接続端子とした請求項1記載の電子回路装
    置。
  3. 【請求項3】 前記導体回路上に絶縁樹脂層を介して導
    体回路が複数層形成されてなる請求項1記載の電子回路
    装置。
  4. 【請求項4】 前記複数層の導体回路が前記絶縁樹脂層
    に設けられた貫通穴を経由して相互に接続されてなる請
    求項1記載の電子回路装置。
  5. 【請求項5】 前記導体回路が絶縁樹脂成形体の少なく
    とも一方の面に貼り付けられてなる請求項1記載の電子
    回路装置。
  6. 【請求項6】 平滑性を有し、かつ離形性に優れた非導
    電性支持体上に接着剤を塗布し、この接着剤層の所定の
    位置に複数個の回路素子を搭載してその外部接続端子層
    を前記支持体に接するように固定し、前記回路素子面を
    熱硬化性絶縁樹脂で完全に埋設した後、前記支持体を埋
    設した前記熱硬化性絶縁樹脂から剥離し、その剥離面に
    前記回路素子の外部接続端子層の一部を露出させてその
    表面に所望とする配線回路導体層を無電解めっき法によ
    り形成し、前記回路素子間を電気的に接続したことを特
    徴とする電子回路装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10085347B2 (en) 2006-03-17 2018-09-25 Ge Embedded Electronics Oy Manufacture of a circuit board and circuit board containing a component

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01273481A (ja) * 1988-04-26 1989-11-01 Nec Corp ファクシミリ装置
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP5505433B2 (ja) * 1999-09-02 2014-05-28 イビデン株式会社 プリント配線板
CN101232775B (zh) 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
JP4726285B2 (ja) * 1999-09-02 2011-07-20 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP4554789B2 (ja) * 1999-09-02 2010-09-29 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2002100871A (ja) * 1999-09-02 2002-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
KR101084526B1 (ko) 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP4953499B2 (ja) * 1999-09-02 2012-06-13 イビデン株式会社 プリント配線板
JP4885366B2 (ja) * 2000-01-31 2012-02-29 日本特殊陶業株式会社 配線基板の製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP4685251B2 (ja) * 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
JP4685979B2 (ja) * 2000-02-21 2011-05-18 日本特殊陶業株式会社 配線基板
JP4521927B2 (ja) * 2000-04-04 2010-08-11 イビデン株式会社 プリント配線板の製造方法
JP4968404B2 (ja) * 2000-04-05 2012-07-04 イビデン株式会社 プリント配線板
JP4945842B2 (ja) * 2000-04-05 2012-06-06 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP4651159B2 (ja) * 2000-06-23 2011-03-16 イビデン株式会社 多層プリント配線板および多層プリント配線板の製造方法
JP4863546B2 (ja) * 2000-07-21 2012-01-25 イビデン株式会社 コンデンサ内蔵プリント配線板及びコンデンサ内蔵プリント配線板の製造方法
JP4695289B2 (ja) * 2000-07-31 2011-06-08 日本特殊陶業株式会社 配線基板の製造方法
JP5066311B2 (ja) * 2000-10-27 2012-11-07 日本特殊陶業株式会社 配線基板
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP4810772B2 (ja) * 2001-07-31 2011-11-09 パナソニック株式会社 回路モジュール
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP4489411B2 (ja) 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
US8704359B2 (en) 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
JP4200285B2 (ja) * 2003-04-02 2008-12-24 パナソニック株式会社 回路基板の製造方法
JP2004311768A (ja) 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
JP2004007006A (ja) * 2003-09-16 2004-01-08 Kyocera Corp 多層配線基板
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
EP2031946A4 (en) 2006-05-24 2011-07-13 Dainippon Printing Co Ltd PCB WITH AN INTEGRATED COMPONENT AND METHOD FOR PRODUCING A PCB WITH AN INTEGRATED COMPONENT
JP4521017B2 (ja) * 2007-06-06 2010-08-11 日本特殊陶業株式会社 配線基板の製造方法、コンデンサ内蔵コア基板の製造方法
JP5058144B2 (ja) 2008-12-25 2012-10-24 新光電気工業株式会社 半導体素子の樹脂封止方法
JP2010165940A (ja) 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
JP5582597B2 (ja) * 2009-09-30 2014-09-03 セイコーインスツル株式会社 電子回路部品および電子機器
JP2010034588A (ja) * 2009-11-09 2010-02-12 Panasonic Corp 回路部品内蔵基板の製造方法
JP4751474B2 (ja) * 2010-04-05 2011-08-17 日本特殊陶業株式会社 配線基板、コンデンサ内蔵コア基板
KR20120004777A (ko) * 2010-07-07 2012-01-13 삼성전기주식회사 전자 부품 모듈 및 이의 제조방법
JP5223893B2 (ja) * 2010-07-13 2013-06-26 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
WO2014041697A1 (ja) * 2012-09-14 2014-03-20 株式会社メイコー 部品内蔵基板及びその製造方法
JP2014107397A (ja) * 2012-11-27 2014-06-09 Nitto Denko Corp 半導体装置の製造方法
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド. 多層基板及び多層基板の製造方法
JP6467775B2 (ja) * 2014-03-10 2019-02-13 富士通株式会社 部品内蔵基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10085347B2 (en) 2006-03-17 2018-09-25 Ge Embedded Electronics Oy Manufacture of a circuit board and circuit board containing a component

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