FI119714B - Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi - Google Patents

Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi Download PDF

Info

Publication number
FI119714B
FI119714B FI20050646A FI20050646A FI119714B FI 119714 B FI119714 B FI 119714B FI 20050646 A FI20050646 A FI 20050646A FI 20050646 A FI20050646 A FI 20050646A FI 119714 B FI119714 B FI 119714B
Authority
FI
Finland
Prior art keywords
conductor
component
layer
conductor layer
pattern
Prior art date
Application number
FI20050646A
Other languages
English (en)
Swedish (sv)
Other versions
FI20050646A0 (fi
FI20050646A (fi
Inventor
Antti Iihola
Risto Tuominen
Petteri Palm
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Publication of FI20050646A0 publication Critical patent/FI20050646A0/fi
Priority to FI20050646A priority Critical patent/FI119714B/fi
Priority to JP2008516355A priority patent/JP5025644B2/ja
Priority to US11/917,737 priority patent/US8581109B2/en
Priority to EP06764433.6A priority patent/EP1891845B1/en
Priority to CN200680021055A priority patent/CN100596258C/zh
Priority to PCT/FI2006/000207 priority patent/WO2006134216A2/en
Priority to KR1020087000597A priority patent/KR101090423B1/ko
Priority to PCT/FI2006/000211 priority patent/WO2006134220A1/en
Priority to GB0724097.1A priority patent/GB2441265B/en
Priority to US11/917,724 priority patent/US8225499B2/en
Priority to DE112006001506T priority patent/DE112006001506T5/de
Priority to CN2006800210573A priority patent/CN101199244B/zh
Priority to JP2008516357A priority patent/JP2008544512A/ja
Publication of FI20050646A publication Critical patent/FI20050646A/fi
Application granted granted Critical
Publication of FI119714B publication Critical patent/FI119714B/fi
Priority to US14/076,292 priority patent/US9622354B2/en
Priority to US15/355,096 priority patent/US11134572B2/en
Priority to US17/460,458 priority patent/US11792941B2/en

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0353—Making conductive layer thin, e.g. by etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Description

Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
Keksinnön kohteena on menetelmä piirilevyrakenteen valmistamiseksi sekä piirilevyrakenne.
5 Valmistettu piirilevyrakenne voi muodostaa osan esimerkiksi piirilevystä, monikerros-piirilevystä, komponenttipakettista tai elektroniikkamoduulista.
Piirilevyrakenne käsittää ainakin yhden kerroksen johdekuvioita sekä ainakin yhden komponentin, joka on liitetty sähköisesti johdekuvioihin.
Keksinnön kohteena ovat myös sellaiset menetelmät, joissa ainakin yksi johdekuvioon 10 yhdistetty komponentti ympäröidään eristemateriaalikerroksella. Tällaisia ratkaisuja voidaan kutsua vaihtoehtoisesti myös piirilevy- tai moduulirakenteiksi, jotka sisältävät haudattuja, upotettuja tai sisäänrakennettuja komponentteja (buried, embedded, built-in). Komponentin ympäröivä eristemateriaalikerros on tyypillisesti osa piirilevy- tai moduulirakenteen perusrakennetta, joka muodostaa tuen piirilevyn tai moduulin 15 sisimmille j ohdekerroksille.
Hakemusjulkaisussa US 2005/0001331 on kuvattu piirilevyrakenteen valmistusmene- . telmä, jossa ensin valmistetaan piirilevy, joka käsittää eristekerroksen ja tämän pinnalla • · · • · · olevan johdekuvion. Tämän jälkeen piirilevyn pinnalla oleviin johdekuvioihin liitetään • · · · . puolijohdekomponentti soveltuvalla flip-chip-liitosmenetelmällä. Liitos tapahtuu • · · ;*··. 20 puolijohdekomponentin pinnalla olevien kontaktinystyjen välityksellä. Komponentin • · · • : *: liittämisen jälkeen US-julkaisun menetelmässä piirilevyn päälle laminoidaan kuvioitu ja • · · · : * * ’: kuvioimaton eristemateriaalikerros sekä näiden pinnalle vielä johdekuviokerros.
• · · . Patenttijulkaisuissa US 6,038,133 ja US 6,489,685 sekä hakemusjulkaisussa • · · • · · III US 2002/0117743 on kuvattu menetelmiä, joissa irrotettavan kalvon pinnalle • · • * *1* 25 valmistetaan johdekuvio ja puolijohdekomponentti liitetään johdekuvioon flip-chip- • · • · · *· *| liitosmenetelmällä. Tämän jälkeen komponentti ympäröidään eristemateriaalikerroksella ja irrotettava kalvo poistetaan.
• · • · · • · · [···] Edellä mainituissa julkaisuissa US 6,038,133 ja US 2002/0117743 on kuvattu myös • · *«« menetelmiä, joissa komponentti liitetään flip-chip-liitosmenetelmällä johdekuvioiden 2 sijasta yhtenäiseen johdekalvoon, josta muodostetaan johdekuvioita prosessin myöhemmässä vaiheessa. Vastaavanlaisia menetelmiä on esitetty myös esimerkiksi julkaisuissa US 5,042,145; WO 2004/077902; WO 2004/077903 ja WO 2005/020651.
Edellä mainittujen menetelmätyyppien lisäksi tunnetaan vielä monia muita menetelmiä, 5 joilla voidaan valmistaa komponentteja sisältäviä piirilevyrakenteita. Komponentit voidaan esimerkiksi ensin sijoittaa eristemateriaalikerroksen sisään ja liittää sähköisesti johdekerrokseen vasta tämän jälkeen, kuten on kuvattu hakemusjulkaisussa WO 2004/089048. Hakemusjulkaisun WO 2004/089048 menetelmässä komponentti liimataan johdekerroksen pinnalle ja komponentin liimaamisen jälkeen johdekerroksen 10 pinnalle muodostetaan tai kiinnitetään eristemateriaalikerros, joka ympäröi johdekerrokseen liitetyn komponentin. Komponentin liimaamisen jälkeen valmistetaan myös läpiviennit, joiden kautta voidaan muodostaa sähköiset kontaktit johdekerroksen ja komponentin kontaktialueiden välille. Tämän jälkeen johdekerroksesta, jonka pinnalle komponentti liimattiin, muodostetaan johdekuvioita.
15 Lisäksi piirilevyrakenteiden valmistamista on kuvattu julkaisuissa US 6,562,660 ja US 2002/0133943.
Keksinnön tarkoituksena on kehittää uusi menetelmä piirilevyrakenteen valmistamiseksi.
φ • · · • · · • · · •: · Keksinnön mukaan toteutetaan menetelmä, jossa valmistetaan johdekerros, joka käsittää • · · · : 20 johdekuvion sekä johdekalvon. Johdekuvion ja johdekalvon käsittävään johdekerrok- : seen liitetään komponentti ja komponentin liittämisen jälkeen ohennetaan johdekerrosta • · ·.· · siten, että johdekerroksen johdemateriaali poistuu johdekuvion ulkopuolelta.
• · · Täsmällisemmin keksintö on kuvattu patenttivaatimuksissa 1 ja 15.
, ·. ·. Tällä tavalla saadaan aikaan uusi menetelmä piirilevyrakenteen valmistamiseksi.
• · · • · • · · ·...· 25 Keksinnöllä on useita sovellusmuotoja, joista muutamia esitellään lyhyesti seuraavassa.
• · • · t · · *,.. Johdekerroksen valmistaminen voidaan suorittaa usealla erilaisella tavalla: • · • · • · · ! · : - Yhden sovellusmuodon mukaan johdekerros valmistetaan kasvattamalla ! 1 1 johdekalvon päälle johdekuvio kasvatusmenetelmällä. Tällöin johdekalvo * 1 1 kasvatetaan suoraan oikeaan muotoonsa.
3 - Toisen sovellusmuodon mukaan johdekerros valmistetaan paksumpaa johdekalvoa alueellisesti ohentamalla siten, että jäljelle jää ohuempi johdekalvo sekä tämän päällä oleva johdekuvio. Alueellinen ohentaminen voidaan toteuttaa esimerkiksi valolitografiamenetelmällä tai laser-ablaatiomenetelmällä.
5 Komponentin liittäminen on myös mahdollista tehdä useammalla tekniikalla ja yhdessä tai useammassa vaiheessa. Komponentin liittämiseen liittyy komponentin ja johdekuvion välisen mekaanisen kiinnityksen saavuttaminen siten, että komponentti ja johdekuvion pysyvät paikoillaan piirilevyrakenteessa. Komponentin liittämiseen liittyy myös komponentin ja johdekuvion välisen sähköisen kontaktin valmistaminen siten, 10 että johdekuvion kautta voidaan johtaa halutut jännitteet ja virrat komponenttiin ja pois komponentista. Mekaaninen kiinnitys ja sähköinen kontakti voidaan valmistaa samanaikaisesti yhdellä liitosmenetelmällä tai voidaan menetellä siten, että valmistetaan ensin mekaaninen kiinnitys ja jossakin sopivassa myöhemmässä prosessivaiheessa sähköinen kontakti. On myös mahdollista menetellä siten, että valmistetaan ensin 15 sähköinen kontakti ja alustava mekaaninen kiinnitys, jolloin lopullinen mekaaninen kiinnitys valmistetaan jossakin sopivassa myöhemmässä prosessivaiheessa.
Komponentin sähköinen kontakti on mahdollista tehdä useammalla tekniikalla: - Yhdessä sovellusmuodossa komponentti liitetään johdekerrokseen ultraääniliitos- . menetelmällä.
• · · • · · • · · •••| 20 - Toisessa sovellusmuodossa komponentti liitetään johdekerrokseen juottamalla.
• · · • · ·
• M
- Kolmannessa sovellusmuodossa komponentti liitetään johdekerrokseen johtavalla : liimalla.
• · · ♦ • · · • · • · - Neljännessä sovellusmuodossa komponentti liitetään johdekerrokseen läpivienti- 1 • · · menetelmällä.
• · · • · · • · · · « · · *... · 25 Ensimmäisessä, toisessa j a kolmannessa komponentin liitostekniikassa johdekerrokseen : ei välttämättä tarvitse valmistaa kontaktiaukkoja komponentin kontaktialueiden : j kohdille. Mikäli taas käytetään läpivientimenetelmää, johdekerrokseen tai ainakin sen . johdekuvio-osaan valmistetaan kontaktiaukot, joiden sijainti vastaan komponentin • · · m 4 kontaktialueiden sijaintia. Myös kontaktiaukkojen valmistaminen voidaan suorittaa useamman eri sovellusmuodon mukaisesti: - Ensimmäisessä sovellusmuodossa kontaktiaukot valmistetaan ennen komponentin liittämistä ja koko johdekerroksen läpi eli siis aukot läpäisevät sekä johdekalvon että 5 johdekuvion. Tällöin komponentti voidaan kohdistaa kontaktiaukkoihin.
- Toisessa sovellusmuodossa kontaktiaukot valmistetaan osittain ennen komponentin liittämistä siten, että osittain valmistetut kontaktiaukot ulottuvat johdekerrokseen sisään tätä läpäisemättä. Tällaisessa sovellusmuodossa kontaktiaukot avataan myöhemmin läpäisemään johdekuvio tai ne avautuvat johdekerroksen ohentamisen 10 yhteydessä.
- Kolmannessa sovellusmuodossa kontaktiaukot valmistetaan komponentin liittämisen jälkeen mutta ennen johdekuvion ohentamista. Tällaisessa sovellusmuodossa kontaktiaukot valmistetaan siten, että ne läpäisevät koko johdekerroksen, tai osittain läpäiseviksi siten, että ne avautuvat viimeistään 15 johdekerroksen ohentamisen yhteydessä.
- Neljännessä sovellusmuodossa kontaktiaukot valmistetaan komponentin liittämisen ja johdekuvion ohentamisen jälkeen. Tällaisessa sovellusmuodossa kontaktiaukot läpäisevät johdekuvion.
• · · • · · • · ♦ *:* - Viidennessä sovellusmuodossa kontaktiaukot valmistetaan johdekuvioon : 20 johdekuvion valmistamisen yhteydessä.
* · · • · • · Läpivientimenetelmää käytettäessä kontaktiaukot täytetään menetelmän sopivassa • ♦ · [!!.’ vaiheessa johdemateriaalilla, esimerkiksi metallilla, metalliseoksella, johtavalla pastalla • ♦ tai johdepolymeerillä, esimerkiksi johtavalla liimalla. Vaihtoehtoisesti kontaktiaukkojen : reunat pinnoitetaan johdemateriaalilla. Paras sähköinen kontakti saavutetaan • « · • · · · .···. 25 sovellusmuodolla, jossa kontaktiaukot täytetään kasvattamalla aukkoihin ja • · • · · *. komponentin kontaktialueiden päälle metallia pinnoitusmenetelmällä, esimerkiksi • · · • · · ::: kemiallisella ja/tai sähkökemiallisella pinnoitusmenetelmällä. Tällöin on mahdollista • · • · *1* saavuttaa kontaktiaukkoihin läpivientirakenne, joka on oleellisesti puhdasta metallia.
• · · *·:·* Tällöin on mahdollista saavuttaa kontaktiaukkoihin myös sellainen läpivientirakenne, • · 5 joka on metallurgisessa kontaktissa komponentin kontaktialueiden johdemateriaalin kanssa.
Komponentin mekaaninen kiinnittäminen on mahdollista tehdä useammalla tekniikalla: - Yhdessä sovellusmuodossa komponentti kiinnitetään johdekerrokseen juottamalla 5 tai ultraääniliitosmenetelmällä. Saavutettua mekaanista kiinnitystä vahvistetaan myöhemmin eristemateriaalin avulla, esimerkiksi täyttämällä komponentin ja johdekerroksen väli kovettuvalla polymeerillä tai ympäröimällä komponentti tiiviisti eristemateriaalilla joka tarttuu sekä komponentin että johdekuvion pintaan.
- Toisessa sovellusmuodossa komponentti liitetään johdekerrokseen johtavalla 10 liimalla. Liima voi muodostaa samalla jo itsessään riittävän mekaanisen kiinnityksen. Mekaanista kiinnitystä on myös mahdollista vahvistaa edellisen sovellusmuodon yhteydessä kuvattuun tapaan. Liima voi olla isotrooppisesti johtava liima tai anisotrooppisesti johtava liima.
- Kolmannessa sovellusmuodossa komponentti kiinnitetään johdekerrokseen 15 eristävällä liimalla. Sähköinen kontakti voidaan valmistaa myöhemmin eristävän liiman läpi.
Johdekerroksen ohentaminen voidaan myös suorittaa useammalla erilaisella tavalla.
. Johdekerroksen ohentamisen tarkoituksena on poistaa johdemateriaali johdekuvioiden • · · väliltä.
• · · · • · · *·.’ 20 - Yhden sovellusmuodon mukaan johdekerrosta ohennetaan kauttaaltaan siten, että • · ’**;* johdekerroksen paksuus vähenee sekä johdekuvioiden kohdalta että johdekuvioiden • · · • · · väliin jääviltä alueilta. Ohentaminen voidaan tehdä esimerkiksi märkäetsauksella.
• « • · • · · - Toisen sovellusmuodon mukaan johdekerrosta ohennetaan alueellisesti siten, että • · ·.{ · johdekerroksen paksuus vähenee johdekuvioiden väliin jäävillä alueilla, mutta • · · 25 pysyy oleellisesti muuttumattomana johdekuvioiden kohdalla. Tämä voidaan l saavuttaa esimerkiksi märkäetsauksella, jossa käytetään johdekuvioiden pinnalla • · · : ’ * ’: sopivaa etsausmaskia.
• · ·
Useimmissa sovellusmuodoissa komponentin ympärille ja johdekuvion pinnalle * * valmistetaan eristemateriaalikerros. Eristemateriaalikerros voidaan valmistaa yhdestä tai 6 useammasta eristemateriaalilevystä tai juoksevassa muodossa levitettävästä eristemateriaalista. Eristemateriaalikerros voidaan valmistaa esimerkiksi seuraavien sovellusmuotojen mukaisesti: - Yhdessä sovellusmuodossa otetaan eristemateriaalikerros ja valmistetaan johde- 5 kerros tämän pinnalle. Ennen tätä tai tämän jälkeen eristemateriaalikerrokseen valmistetaan sopiva aukko komponenttia varten.
- Toisessa sovellusmuodossa eristemateriaalikerros valmistetaan johdekerroksen pinnalle. Tämän jälkeen eristemateriaaliin avataan aukko komponenttia varten.
- Kolmannessa sovellusmuodossa komponentti liitetään (mekaaninen kiinnitys tai 10 sähköinen kontakti ja ainakin alustava mekaaninen kiinnitys) ensin johdekerrokseen ja eristemateriaalikerros valmistetaan vasta tämän jälkeen johdekerroksen pinnalle ja komponentin ympärille.
Sovellusmuodoissa johdekerroksen johdekalvo on tyypillisesti yhtenäinen tai ainakin oleellisesti yhtenäinen johdekalvo. Johdekalvossa voi siis olla esimerkiksi pieniä reikiä 15 esimerkiksi kohdistustarkoituksia varten. Johdekalvoa voidaan kuitenkin käsitellä yhtenä kappaleena. Johdekalvo on tyypillisesti paksuudeltaan sellainen, että se kestää rikkoontumatta ja vaurioitumatta prosessin vaatiman käsittelyn myös ilman tukea. Sovellusmuodoissa voidaan toki käyttää ohuempaakin johdekalvoa, jolloin johdekalvoa • · · * · · · 1 tuetaan tukikerroksen avulla.
• · • · · · • 20 Sovellusmuodoissa johdekerroksen johdekuvio sisältää piirilevyrakenteeseen • · · valmistettavan johdekuviokerroksen johteet tai näitä johteita vastaavat kuviot. Johteet • · · • :1; voivat siis halutun piirilevysuunnitelman mukaan liittyä toisiinsa tai olla erillisiä.
• · · · • · · • · • · *·1 Komponentin kontaktialueista puhuttaessa tarkoitetaan komponentin pinnalla olevia . . johdealueita, joiden välityksellä komponenttiin voidaan muodostaa sähköinen kontakti.
• · · • · · *!!.1 25 Tässä merkityksessä kontaktialueen voi muodostaa esimerkiksi kontaktinysty tai • · * · ’ komponentin pinnalla oleva johdealue.
• « · • · · ··· 1 1 1 · Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
• · ·
Kuviot 1-8 esittävät poikkileikkauskuvasarjana piirilevyrakenteiden välivaiheita * 1 1 1 · ensimmäisen suoritusesimerkin mukaisessa valmistusprosessissa.
Kuviot 9-16 esittävät poikkileikkauskuvasarjana piirilevyrakenteiden välivaiheita toisen suoritusesimerkin mukaisessa valmistusprosessissa.
7
Kuviot 17-22 esittävät poikkileikkauskuvasarjana piirilevyrakenteiden välivaiheita kolmannen suoritusesimerkin mukaisessa valmistusprosessissa.
5 Kuviot 23-26 esittävät poikkileikkauskuvasaqana piirilevyrakenteiden välivaiheita neljännen suoritusesimerkin mukaisessa valmistusprosessissa.
Kuviot 27-32 esittävät poikkileikkauskuvasarjana piirilevyrakenteiden välivaiheita viidennen suoritusesimerkin mukaisessa valmistusprosessissa.
Ensimmäisessä esimerkissä on ensin valmistettu kuvion 1 esittämä piirilevyaihio. 10 Kuvion 1 piirilevyaihio käsittää eristemateriaalikerroksen 1, tämän ensimmäisellä pinnalla olevan johdekalvon 3 sekä toisella pinnalla olevan johdekalvon 2. Piirilevyaihio käsittää myös syvennyksen 4. Lisäksi piirilevyaihio käsittää ohuemman eristemateriaalikerroksen 11 eristemateriaalikerroksen 1 ja johdekalvon 2 välissä. Eristemateriaalikerros 11 voi olla eristemateriaalikerroksesta 1 poikkeavaa 15 eristemateriaalia tai se voi olla osa eristemateriaalikerrosta 1. Ensimmäisessä tapauksessa kuvion 1 piirilevyaihio on voitu muodostaa esimerkiksi laminoimalla yhteen tai muutoin yhdistämällä toisiinsa eristemateriaalikerros 1, johdekalvo 2, johdekalvo 3 ja eristemateriaalikerros 11. Toisessa tapauksessa kuvion 1 piirilevyaihio on voitu muodostaa esimerkiksi siten, että eristemateriaalikerroksen 1, johdekalvon 2 ja « 20 johdekalvon 3 muodostamaan aihioon on valmistettu syvennys 4. Tällöin syvennys 4 ei ulotu kokonaan eristemateriaalikerroksen 1 läpi vaan eristemateriaalikerrosta 11 ··· • · vastaava osa eristemateriaalista on jäänyt syvennyksen ’’pohjalle”.
• · • · · • · · ··· · ,·*·. Esimerkin menetelmää voidaan toki modifioida siten, että syvennys 4 ulottuu • · · johdekalvoon 2 saakka, jolloin piirilevyaihiossa ei ole eristemateriaalikerrosta 11 j 25 ainakaan syvennyksen kohdalla. Eristemateriaalikerroksen 11 käytöllä voidaan ··· · kuitenkin ainakin joissakin sovellusmuodoissa parantaa valmistettavan piirilevy- • · · |·, rakenteen luotettavuutta. Tämä perustuu siihen, että eristemateriaalikerroksen 11 käyttö φ · · • · · .···. osaltaan varmistaa sen, että komponentin ja johdekalvon 2 väliseen eristemateriaaliin ei • · • · · *. jää ylimääräisiä aukkoja.
• · · • · · ··· • · 8
Kuvion 1 kuvaamasta tilanteesta valmistusta jatketaan levittämällä johdekalvojen 2 ja 3 pinnoille resistikerrokset 5, tyypillisesti valoresistikerrokset. Tämä vaihe on kuvattu kuviossa 2. Valoresistikerrokset 5 valotetaan kuvioidun maskin läpi ja tämän jälkeen aihio kehitetään. Kehittämisen jälkeen valotetut valoresistikerrokset 5 ovat kuvioituneet 5 halutulla tavalla johdekuviomaskeiksi, mitä on kuvattu kuviossa 3.
Valmistusta jatketaan kasvattamalla elektrolyyttisesti johdemateriaalia, tyypillisesti kuparia, alueille, joilta valoresisti poistettiin. Tällöin johdekalvojen 2 ja 3 pinnoille muodostuu halutut johdekuviot 6 ja 7, mikä on esitetty kuviossa 4. Johdekuvion paksuus voi olla esimerkiksi 20 mikrometriä ja myös valmistettavien johdekuvioiden 10 viivanleveys voi olla alle 20 mikrometriä. Menetelmällä voidaan siis valmistaa myös pieniä ja tarkkoja johdekuvioita.
Menetelmää voidaan modifioida siten, että johdekuvioiden 6 ja 7 pinnalle tai johdekalvojen 2 ja 3 ja johdekuvioiden 6 ja 7 väliseen rajapintaan valmistetaan kerros toista metallia tai metalliseosta, esimerkiksi tinaa. Tätä kerrosta voidaan käyttää 15 etsauksen pysäyttäjänä.
Menetelmää voidaan modifioida myös siten, että syvennys 4 valmistetaan vasta valoresistikerrosten 5 levittämisen ja kuvioinnin jälkeen tai vielä myöhäisemmässä prosessivaiheessa.
·',·/ Johdekuvioiden 6 ja 7 valmistamisen jälkeen resistikerrokset 5 voidaan poistaa. Lisäksi 20 piirilevyaihion johdekuvioon 6 valmistetaan kontaktiaukot 8 liitettävän komponentin kontaktialueiden kohdalle. Kontaktiaukot 8 voidaan valmistaa siten, että ne läpäisevät ««· ·...· oleellisesti johdekuvion 6 tai siten, että ne läpäisevät oleellisesti sekä johdekuvion 6 että • · : johdekalvon 2 (eli koko johdekerroksen). On myös mahdollista valmistaa kontaktiaukot • · · • · *···* 8 toisesta suunnasta siten, että ne läpäisevät ainoastaan eristemateriaalikerroksen 11 ja 25 johdekalvon 2. Esimerkissä kontaktiaukot 8 valmistetaan siten, että ne läpäisevät • · · ·” · johdekuvion 6, johdekalvon 2 ja eristemateriaalikerroksen 11. Kuvio 4 esittää • · *···* piirilevyaihion tämän välivaiheen jälkeen.
♦ · · • ♦ · • · · ,···. Kontaktiaukot 8 voidaan valmistaa esimerkiksi poraamalla laserin avulla. Kontaktiaukot • · ··· ·. 8 kohdistetaan oikeille paikoilleen johdekuvion 6 suhteen. Kontaktiaukkojen 8 • · * • · · 30 keskinäinen sijainti vastaa liitettävän komponentin kontaktialueiden keskinäistä ♦ · sijaintia. Kutakin sähköisen kontaktin muodostamiseen osallistuvaa kontaktialuetta 9 kohti valmistetaan siis ainakin yksi kontaktiaukko 8. Valmistettavien kontaktiaukkojen 8 pinta-ala voi olla jotakuinkin yhtä suuri kuin vastaavan kontaktialueen pinta-ala. Kontaktiaukon 8 pinta-ala voidaan toki valita myös pienemmäksi tai joissakin sovellusmuodoissa hieman suuremmaksi kuin vastaavan kontaktialueen pinta-ala.
5 Esimerkissä komponentit 9 kiinnitetään piirilevyaihioon liiman 10 avulla. Liimaamista varten syvennyksen 4 ’’pohjalle”, eristemateriaalikerroksen 11 pinnalle levitetään liimakerros 10. Kuvion 5 esittää tämän välivaiheen. Vaihtoehtoisesti liimakerros voidaan levittää komponentin 9 liitospinnalle tai sekä komponentin 6 liitospinnalle että eristemateriaalikerroksen 11 pinnalle. Liima 10 voidaan levittää myös vaiheittain ja 10 kerroksittain. Tämän jälkeen komponentit 9 voidaan kohdistaa komponenteille 9 suunniteltuihin asemiin kohdistusmerkkien avulla. Kohdistusmerkkeinä voivat toimia esimerkiksi kontaktiaukot 8 tai johdekuviot 6 tai 7 tai erilliset kohdistusmerkit (ei esitetty kuvioissa). Kuvio 6 esittää piirilevyaihion komponentin 9 liimaamisen jälkeen.
Komponentin 9 liitospinnalla tarkoitetaan komponentin 9 sitä pintaa, joka tulee 15 johdekuviota 6 kohti. Komponentin 9 liitospinta käsittää kontaktialueita, joiden välityksellä komponenttiin voidaan muodostaa sähköinen kontakti. Kontaktialueet voivat olla esimerkiksi komponentin 9 pinnalla olevia tasomaisia alueita tai tavallisemmin komponentin 9 pinnasta ulkonevia kontaktiulokkeita, kuten kontaktinystyjä. Kontaktialueita tai -ulokkeita on komponentissa 9 yleensä vähintään :: 20 kaksi. Monimutkaisissa mikropiireissä kontaktialueita voi olla hyvinkin monta.
• · . Monissa sovellusmuodoissa on edullista levittää liitospinnalle tai liitospinnoille liimaa • · · • · · .···. niin runsaasti, että liima täyttää kauttaaltaan komponentin 9 ja komponenttia vasten • · • · · : tulevan rakenteen välisen tilan. Tällöin ei tarvita erillistä täyteainetta. Hyvä täyttyminen ··· · .···. vahvistaa komponentin 9 ja piirilevyaihion välistä mekaanista kytkentää, jolloin • · · 25 saavutetaan mekaanisesti kestävämpi rakenne. Kattava ja aukoton liimakerros 10 myös • tukee johdekuviota ja suojaa rakennetta myöhemmissä prosessivaiheissa. Liimaamisen • · · · :***; yhteydessä liimaa joutuu yleensä myös kontaktiaukkoihin 8, mikäli nämä avautuvat • · · , ]·, liitospintaa kohti.
• · · ··· • · · *...· Liimalla tarkoitetaan materiaalia, jolla komponentit voidaan kiinnittää piirilevyaihioon.
: 30 Liiman yksi ominaisuus on se, että liima voidaan levittää piirilevyaihion ja/tai komponentin pinnalle suhteellisen juoksevassa tai muutoin pinnanmuotoihin mukautu- 10 vassa muodossa, esimerkiksi kalvon muodossa. Liiman toinen ominaisuus on se, että levittämisen jälkeen liima kovettuu tai voidaan kovettaa ainakin osittain siten, että liima kykenee pitämään komponentin paikoillaan ainakin niin kauan kunnes komponentti kiinnitetään rakenteeseen jollakin muulla tavalla. Liiman kolmas ominaisuus on 5 adheesiokyky eli kyky tarttua liimattavaan pintaan.
Liimaamisella tarkoitetaan komponentin ja piirilevyaihion kiinnittämistä toisiinsa liiman avulla. Liimattaessa siis liimaa tuodaan komponentin ja piirilevyaihion väliin ja asetetaan komponentti piirilevyaihion suhteen sopivaan asemaan, jossa liima on kosketuksessa komponentin ja piirilevyaihion kanssa ja ainakin osittain täyttää 10 komponentin ja piirilevyaihion välisen tilan. Tämän jälkeen liiman annetaan (ainakin osittain) kovettua tai liima aktiivisesti kovetetaan (ainakin osittain) siten, että komponentti kiinnittyy liiman avulla piirilevy aihioon. Joissakin sovellusmuodoissa komponentin kontaktiulokkeet saattavat liimauksen aikana työntyä liimakerroksen läpi kosketukseen piirilevyaihion muun rakenteen kanssa.
15 Sovellusmuodoissa käytettävä liima on esimerkiksi lämpökovetteinen epoksi. Liima valitaan siten, että käytettävällä liimalla on riittävä adheesio piirilevyaihioon ja komponenttiin. Yksi edullinen liiman ominaisuus on sopiva lämpölaajenemiskerroin, jolloin liiman lämpölaajeneminen ei poikkea liian paljon ympäröivän materiaalin lämpölaajenemisesta prosessin aikana. Valittavalla liimalla tulisi myös mielellään olla ί.|.ϊ 20 lyhyt kovetusaika, mielellään korkeintaan muutamia sekunteja. Tässä ajassa liiman ..II* tulisi kovettua ainakin osittain siten, että liima kykenee pitämään komponentin ·.·.· paikoillaan. Lopullinen kovettuminen voi viedä selvästi enemmän aikaa ja loppukovetus • · · voidaankin suunnitella tapahtuvaksi myöhempien prosessivaiheiden yhteydessä. Liiman • · : sähkönjohtavuus on mielellään eristemateriaalien sähkönjohtavuuden luokkaa.
• · · • · • · • · · 25 Liitettävä komponentti 9 voi olla esimerkiksi integroitu piiri, kuten muistisiru, : prosessori tai ASIC. Liitettävä komponentti voi olla myös esimerkiksi MEMS, LED tai • · · · passiivikomponentti. Liitettävä komponentti voi olla koteloitu tai koteloimaton ja se voi • · · t käsittää kontaktialueillaan kontaktinystyt tai olla nystytön. Komponentin • · · .···, kontaktialueiden pinnalla voi olla myös kontaktinystyä ohuempi johdepinnoite.
• · • · · ·. 30 Komponentin kontaktialueiden ulkopinta voi siis olla komponentin ulkopinnan tasalla, • · · • · « *'*. komponentin pinnassa olevien syvennysten pohjalla tai komponentin pinnasta esiin • · tulevien ulokkeiden pinnalla.
11
Komponentin 9 liimaamisen jälkeen valmistetaan syvennys täytetään täytemateriaalilla 12. Esimerkkiä voidaan modifioida myös siten, että valmistus aloitetaan piirilevyaihiosta (kuvion 1 tilanne), joka käsittää ainoastaan johdekalvon 2 ja mahdollisesti eristemateriaalikerroksen 11. Tämän jälkeen suoritetaan muutoin edellä 5 kuvatut menetelmävaiheen, mutta luonnollisestikin johdekalvoon 3, johdekuvioon 7 ja näihin liittyvään resistikerrokseen 5 liittyvän menetelmävaiheet jätetään pois. Tällaisessa sovellusmuodossa piirilevyaihio käsittää komponentin liimaamisen jälkeen (viittaus kuvioon 6): - johdekalvon 2 ja johdekuvion 6 muodostaman johdekerroksen, 10 - liimakerroksen 10, - optionaalisesti eristemateriaalikerroksen 11 johdekerroksen ja liimakerroksen 10 välissä, - kontaktiaukot 8, sekä - ainakin yhden komponentin 9.
15 Tällaisessa modifioidussa sovellusmuodossa ei ole täytettävänä syvennys 4, vaan piirilevyaihion komponentin 9 puoleiselle pinnalle valmistetaan tässä vaiheessa eristekerros 1, joka ympäröi komponentit 9 ja tukee johdekerrosta 2 ja 6. Eristekerros 1 voidaan muodostaa esimerkiksi tuomalla piirilevyaihion päälle eristemateriaalilevy, johon on tehty aukot komponenttien 9 kohdalle. Lisäksi eristemateriaalilevyn 9 päälle • · · 20 voidaan tuoda yhtenäinen eristemateriaalilevy. Molemmat levyt voivat olla samanlaisia • · · • · ’···’ tai voidaan käyttää myös keskenään erilaisia levyjä, joista ainakin yksi on esikovetettu • · • · ·
Li : tai kovettamaton. Esimerkkejä soveltuvista eristekerroksen 1 materiaaleista ovat PI
• · *···’ (polyimidi), FR4, FR5, aramidi, polytetrafluorieteeni, Teflon®, LCP (liquid crystal . . polymer) ja esikovetettu sidoskerros eli prepregi. Piirilevyaihion päälle tuodut • · · • · · *“.* 25 eristemateriaalilevyt prässätään lämmön ja paineen avulla yhtenäiseksi eristekerrokseksi • · • · 7 1. Eristemateriaalilevyissä yhden yläpinnalla, voi olla myös valmiina johdekuviokerros, m • · · jolloin prässäyksen jälkeen piirilevyaihio käsittää vähintään kaksi johdekuviokerrosta • · *···* kuviosaqan esittämään tapaan. Tässä sovelluksessa tosin johdekuvioita 7 voidaan :· suunnitella myös komponenttien 9 kohdalle.
• · 12
Sekä kuvasarjan esittämässä esimerkissä että edellä kuvatussa modifikaatiossa voidaan seuraavaksi valmistaa läpiviennit 13, joiden avulla muodostetaan sähköiset kontaktit komponenttien 9 kontaktialueiden ja johdekuvioiden 6 välille. Läpivientien valmistamista varten kontaktiaukot 8 puhdistetaan aukkoihin mahdollisesti työntyneestä 5 liimasta ja muusta materiaalista. Kontaktiaukkojen 8 puhdistamisen yhteydessä on mahdollista puhdistaa myös komponenttien 9 kontaktialueet, jolloin edellytykset korkealaatuisen sähköisen kontaktin valmistamiselle edelleen paranevat. Puhdistaminen voidaan suorittaa esimerkiksi plasmatekniikalla, kemiallisesti tai laserin avulla. Mikäli kontaktiaukot 4 ja kontaktialueet ovat valmiiksi riittävän puhtaat, puhdistaminen 10 voidaan luonnollisesti jättää suorittamatta.
Mikäli kontaktiaukot 8 oli valmistettu ainoastaan osittain läpäiseviksi, kontaktiaukot 8 avataan tässä vaiheessa. On myös mahdollista menetellä siten, että kontaktiaukot 8 valmistetaan kokonaan tässä vaiheessa.
Puhdistamisen jälkeen on mahdollista myös tarkastaa komponentin 9 kohdistamisen 15 onnistuminen, sillä oikein kohdistetun komponentin kontaktialueet näkyvät kontaktiaukkojen 8 läpi johdekuvion suunnasta katsottaessa.
Tämän jälkeen kontaktiaukkoihin 8 tuodaan johdemateriaalia siten, että muodostuu sähköinen kontakti komponenttien 9 ja johdekuvion 6 välille. Läpivientien 13 : johdemateriaali voidaan valmistaa esimerkiksi täyttämällä kontaktiaukot 8 sähköä «·· ··· 20 johtavalla pastalla. Johdemateriaali voidaan valmistaa myös jollakin useista • · · · : piirilevyteollisuudessa tunnetuista kasvatusmenetelmistä. Hyvälaatuiset sähköiset • · · kontaktit voidaan valmistaa esimerkiksi muodostamalla metallurginen liitos ! kasvattamalla johdemateriaali pinnoitusmenetelmällä, esimerkiksi kemiallisella tai • · · : sähkökemiallisella menetelmällä. Yksi hyvä vaihtoehto on ohuen kerroksen 25 kasvattaminen kemiallisella menetelmällä ja kasvatuksen jatkaminen edullisemmalla • · ·.: · sähkökemiallisella menetelmällä. Täyttämisellä tarkoitetaan sitä, että kontaktiaukot • · · ainakin oleellisesti täyttyvät johdemateriaalilla. Täyttämisen sijasta pinnoittaminen : voidaan myös suorittaa siten, että ainoastaan kontaktiaukkojen reunat pinnoittuvat.
·· · Näiden menetelmien lisäksi voidaan toki käyttää myös jotakin muuta menetelmää, josta . 30 on hyötyä lopputuloksen kannalta.
• · · • · · • · 13
Kuviosaijan esimerkissä kontaktiaukot 8, komponentin 9 kontaktialueet ja johdekuviot 6 pinnoitetaan ensiksi ohuella johdekerroksella ja sen jälkeen johdekerroksen paksuutta kasvatetaan elektrolyyttisesti kunnes kontaktiaukot 8 ovat täyttyneet johdemateriaalilla. Kuvio 7 kuvaa rakennetta kasvatuksen jälkeen. Tämän jälkeen piirilevyaihiota etsataan 5 ylimääräisen johdemateriaalin poistamiseksi. Mikäli johdekuvioiden 6 ja 7 pinnoilla käytetään suojakalvoa, johdemateriaalia poistuu oleellisesti ainoastaan niistä osista johdekalvoja 2 ja 3, jotka jäävät johdekuvioiden 6 ja 7 ulkopuolelle. Vaihtoehtoisesti voidaan etsata koko johdekerrosta, jolloin johdekalvojen 2 ja 3 materiaali poistuu johdekuvioiden 6 ja 7 ulkopuolelta. Tällöin poistuu lisäksi myös johdekuvioiden 6 ja 7 10 materiaalia, mutta johdekuviot 6 ja 7 kopioituvat johdekalvojen 2 ja 3 materiaaliin.
Kuviosarja 9-16 esittää yhden muunnelman edellä kuvatuista esimerkeistä. Muunnelmassa hyödynnetään soveltuvin osin edellä kuvattuja menetelmävaiheita ja edetään seuraavasti: - Valmistetaan piirilevyaihio, joka käsittää eristekerroksen 1, syvennyksen 4 sekä 15 johdekalvot 2 ja 3 (kuvio 9).
- Levitetään valoresistit 5 ja valotetaan maskien lävitse (kuvio 10). Valotetut alueet 5’ on esitetty kuviossa tummennettuina.
- Valmistetaan kontaktiaukot 8 (kuvio 11).
• · « • · · • · · ··· - Levitetään liima 10 (kuvio 12).
• · · · • · · • · · III 20 - Kiinnitetään komponentti 9 liimakerroksen 10 avulla piirilevyaihioon (kuvio 13) ja • · . ” I ^ täytetään syvennys 4 täyteaineella 12.
• · · • · · · • · · - Kehitetään resisti, jolloin jäljelle jää ainoastaan resistin 5 valottamattomat alueet. Puhdistetaan kontaktiaukot 8. Piirilevyaihion näiden vaiheiden jälkeen on esitetty • · : kuviossa 14.
• · · • · • · • · · *. 25 - Kasvatetaan johdemateriaalia elektrolyyttisellä menetelmällä. Tällöin johdemate- • · · III riaalia kasvaa resistin 5 aukkoihin ja kontaktiaukot 8 täyttyvät, jolloin muodostuvat • · ·] sekä johdekuviot 6 ja 7 että läpiviennit 13 (kuvio 15).
• · · • · · • · » • · 14 - Resisti 5 poistetaan ja johdemateriaalia etsataan, jolloin haluttu johdekuvio erottuu johdekerroksesta johdemateriaalin poistuessa johdekuvioiden välisiltä alueilta (kuvio 16).
Kuviosarjan 9-16 esittämässä sovellusmuodossa johdekalvot 2 ja 3 ovat mielellään 5 ohuet suhteessa näiden pinnoille kasvatettaviin johdekuvioihin 6 ja 7. Johdekalvojen 2 ja 3 tarkoituksena on tällöin johtaa elektrolyyttisen kasvatuksen vaatima virta kasvatusalueille. Mikäli johdekalvot 2 ja 3 ovat ohuet suhteessa johdekuvioihin 6 ja 7, johdekalvojen 2 ja 3 etsaus pois johdekuvioiden 6 ja 7 ulkopuolelta ei oleellisesti vaikuta johdekuvioiden 6 ja 7 mittasuhteisiin.
10 Kuviosaija 17-22 esittää kolmannen muunnelman edellä kuvatuista esimerkeistä. Muunnelmassa hyödynnetään soveltuvin osin edellä kuvattuja menetelmävaiheita ja edetään seuraavasti: - Valmistetaan piirilevyaihio, joka käsittää johdekalvon 2 ja johdekuvion 6 (kuvio 17). Tämä voidaan valmistaa esimerkiksi siten, että johdekalvon 2 päälle levitetään 15 resisti 5, joka valotetaan ja kehitetään. Tämän jälkeen resistiin 5 muodostuneisiin aukkoihin kasvatetaan metallia esimerkiksi sähkökemiallisella menetelmällä. Tässä muunnelmassa resistin valotusmaskiin on määritelty myös kontaktiaukot, jolloin kontaktiaukkojen kohdille 8’ jää resisti. Tällöin johdekuvion 6 kasvatuksen : :*· yhteydessä johdekuvioihin 6 muodostuu samalla myös kontaktiaukot 8, jotka tulevat • · ♦ ·♦· 20 näin kohdistetuiksi suoraan ja itsekohdistuvalla tavalla oikeille paikoilleen ··«· johdekuvion 6 suhteen.
··♦ • · • « - Resisti poistetaan ja avataan kontaktiaukot 8 läpäisemään myös johdekalvo 2 (kuvio :ii.: is).
• · • ♦ ♦·· - Johdekuvion 6 pinnalle liimataan komponentti 9 liiman 10 avulla (kuvio 19).
: 25 Komponentti kohdistetaan oikeaan asemaan johdekuvion 6 ja kontaktiaukkojen 8 ··· • · *...* suhteen.
• · · • · · II! - Piirilevyaihion päälle valmistetaan eristemateriaalikerros 1 (kuvio 20).
• · • · · : ;*: - Kontaktiaukot 8 puhdistetaan ja kontaktiaukkoihin valmistetaan läpiviennit 13 ·· · *:·*: johdemateriaalista (kuvio 21). Kuvion esimerkissä läpiviennit 13 on valmistettu 15 pinnoitusmenetelmällä. Tällöin läpiviennit pinnoitetaan siten, että tarvittava sähköinen kontakti syntyy, eli yleensä ainakin kontaktiaukkojen 8 reunoille valmistetaan johdekerros. Kuvion esimerkissä kontaktiaukot 8 kasvatettu täyteen johdemateriaalia. Mitä enemmän läpivientiin 13 tuodaan johdemateriaalia, sitä 5 parempi on läpiviennin 13 johtavuus. Läpivienti 13 valmistetaankin mielellään ainakin oleellisesti täyteen johdemateriaalia.
- Johdekalvo 2 poistetaan esimerkiksi etsaamalla (kuvio 22).
Kuviosarja 23-26 esittää neljännen muunnelman edellä kuvatuista esimerkeistä.
Muunnelmassa hyödynnetään soveltuvin osin edellä kuvattuja menetelmävaiheita ja 10 edetään seuraavasti: - Valmistetaan piirilevyaihio, joka käsittää johdekalvon 2 ja johdekuvion 6 (kuvio 23). Tämä voidaan valmistaa esimerkiksi siten, että johdekalvon 2 päälle levitetään resisti 5, joka valotetaan ja kehitetään. Tämän jälkeen resistiin 5 muodostuneisiin aukkoihin kasvatetaan metallia esimerkiksi sähkökemiallisella menetelmällä.
15 - Johdekuvion 6 päälle liimataan komponentti 9 anisotrooppisesti johtavan liiman 20 avulla (kuvio 24). Anisotrooppisesti johtava liima 20 muodostaa sähköisen kontaktin komponentin kontaktialueiden ja johdekuvion 6 välisessä suunnassa. Liima 20 on kuitenkin oleellisesti eristävä poikittaisessa suunnassa siten, että liiman • · · *···* kautta ei synny sähköistä kontaktia komponentin kontaktialueiden välille eikä * · · •••j 20 johdekuvion 6 erillisten johteiden välille.
• · · • · · • · · Γ’: - Piirilevyaihion päälle valmistetaan eristemateriaalikerros 1 sekä tämän pinnalle : : : johdekalvo 3 (kuvio 25).
• · · • · • · - Johdekalvo 2 poistetaan esimerkiksi etsaamalla. Johdekalvo 3 kuvioidaan ; johdekuvioiksi 7 (kuvio 26).
• · · • · · · • · · ·...· 25 Kuviosarja 27-32 esittää viidennen muunnelman edellä kuvatuista esimerkeistä.
: Muunnelmassa hyödynnetään soveltuvin osin edellä kuvattuja menetelmävaiheita ja : * * ’: edetään seuraavasti: ··· • · · - Valmistetaan piirilevyaihio, joka käsittää johdekalvon 2 ja johdekuvion 6 (kuvio 27). Tämä voidaan valmistaa esimerkiksi siten, että johdekalvon 2 päälle levitetään 16 resist! 5, joka valotetaan ja kehitetään. Tämän jälkeen rasistiin 5 muodostuneisiin aukkoihin kasvatetaan metallia esimerkiksi sähkökemiallisella menetelmällä.
- Resistin 5 ja johdekuvion 6 päälle levitetään toinen rasisti 15, joka valotetaan ja kehitetään. Resistiin 15 muodostuneisiin aukkoihin valmistetaan johdemateriaalia 5 esimerkiksi sähkökemiallisella menetelmällä. Valmistetut johdealueet muodostavat kontaktinystyt 17 johdekuvion 6 pinnalle (kuvio 28).
- Resistit 5 ja 15 poistetaan (kuvio 29).
- Johdekuvion 6 päälle, kontaktinystyjä 17 vasten liitetään komponentti 9 soveltuvalla menetelmällä (kuvio 30). Kuvion esimerkissä liitos tehdään ultraääniliitos- 10 menetelmällä tai vaihtoehtoisesti termokompressioliitosmenetelmällä. Kuvion esimerkissä käytetään komponenttia 9, joka ei itsessään sisällä kontaktinystyjä.
- Piirilevyaihion päälle valmistetaan eristemateriaalikerros 1 sekä tämän pinnalle johdekalvo 3 (kuvio 31).
- Johdekalvo 2 poistetaan esimerkiksi etsaamalla. Johdekalvo 3 kuvioidaan 15 johdekuvioiksi 7 (kuvio 32).
Sovellusmuodoissa voidaan käyttää myös erillistä tukikerrosta tukemaan johdekalvoa . tai johdekalvon ja johdekuvion muodostamaa johdekerrosta.
• · · • · · • · · ·;· Johdekalvon ja johdekuvion välissä tai näiden jommallakummalla pinnalla voidaan : käyttää myös sopivaa välikerrosta, joka ei liukene käytettyyn etsiin tai liukenee tähän ··» 20 huomattavan hitaasti. Tällöin etsaus pysähtyy välikerrokseen ja haluttu pinta saadaan • · ·.· · määriteltyä tarkasti. Tällainen välikerros voidaan valmistaa esimerkiksi jostakin toisesta • · · •... · metallista kuten tinasta. Välikerros voidaan tarvittaessa poistaa esimerkiksi kemiallisesti jollakin toisella etsillä.
• · • · · • · · • · · · .···. Käytettäessä valmistusmenetelmää, jossa kontaktiaukot 8 kohdistetaan ja valmistetaan • · • · · *. 25 johdekuvion 6 valmistamisen jälkeen, menetelmän herkkyyttä kohdistusvirheille • · · » · »
Hl voidaan vähentää mitoittamalla kontaktiaukkojen 8 läpimitta johdekuvion 6 johteiden • · T leveyttä suuremmaksi.
• · · • « · ·· · • · 17
Edellä esitettyjen esimerkkien mukaisilla menetelmillä on lukuisia muunnelmia ja esimerkkien kuvaamia menetelmiä voidaan myös yhdistellä toistensa kanssa. Muunnelmat voivat liittyä yksittäisiin prosessivaiheisiin tai prosessivaiheiden keskinäiseen järjestykseen.
5 Piirilevyrakenteeseen voidaan myös valmistaa monia sellaisia piirteitä, jotka eivät käyneet ilmi edellisistä esimerkeistä. Sähköisten kontaktien muodostamiseen osallistuvien läpivientien lisäksi piirilevyrakenteeseen voidaan esimerkiksi valmistaa lämpöläpivientejä, joiden tarkoitus on tehostaa lämmön johtumista pois komponentista 9. Lämmön johtumisen tehostuminen perustuu siihen, että lämpöläpiviennin 10 lämmönjohtokyky on suurempi kuin komponenttia ympäröivän eristemateriaalin. Koska sähkönjohteet ovat tyypillisesti myös hyviä lämmönjohteita, lämpöläpiviennit voidaan useimmiten valmistaa samalla tekniikalla ja jopa samassa prosessivaiheessa kuin sähköiset kontaktit komponentteihin 9.
Edellisten esimerkkien perusteella on selvää, että menetelmää voidaan käyttää myös 15 monenlaisten kolmedimensionaalisten piirirakenteiden valmistamiseen. Menetelmää voidaan käyttää esim. siten, että useita komponentteja, esimerkiksi puolijohdesiruja, sijoitetaan päällekkäin ja näin muodostetaan useita komponentteja sisältävä paketti, jossa komponentit on kytketty toisiinsa yhdeksi toiminnalliseksi kokonaisuudeksi. Tällaista pakettia voidaan kutsua kolmedimensionaaliseksi multichip-moduuliksi.
• · » • · · »·· 20 Kuvioiden esimerkit kuvaavat joitakin mahdollisia prosesseja, joiden avulla • · · · . keksintöämme voidaan käyttää hyväksi. Keksintömme ei kuitenkaan rajoitu vain edellä • · · esitettyihin prosesseihin, vaan keksintö kattaa muitakin erilaisia prosesseja ja niiden • · · • lopputuotteita, patenttivaatimusten täydessä laajuudessa ja ekvivalenssitulkinta • · · · huomioon ottaen. Keksintö ei myöskään rajoitu vain esimerkkien kuvaamiin • · · 25 rakenteisiin ja menetelmiin, vaan alan ammattimiehelle on selvää, että keksintömme ; j : erilaisilla sovelluksilla voidaan valmistaa hyvin monenlaisia elektroniikkamoduuleja ja «·· piirilevyjä, jotka poikkeavat suurestikin edellä esitetystä esimerkistä. Kuvioiden ; komponentit ja johdotukset on siis esitetty ainoastaan valmistusprosessin havainnollis- ··· ;***; tamistarkoituksessa. Edellä esitettyjen esimerkkien prosesseihin voidaan tehdä runsaasti • « · [·_ 30 muutoksia, poikkeamatta silti keksinnön mukaisesta perusajatuksesta. Muutokset voivat • · · • · · liittyä esimerkiksi eri vaiheissa kuvattuihin valmistustekniikoihin tai prosessivaiheiden keskinäiseen jäijestykseen.
• · 18
Menetelmän avulla voidaan valmistaa myös komponenttipaketteja piirilevylle liittämistä varten. Tällaiset paketit voivat sisältää myös useampia komponentteja, jotka on kytketty sähköisesti toisiinsa.
Menetelmällä voidaan valmistaa myös kokonaisia sähköisiä moduuleja. Moduuli voi 5 olla myös piirilevy, jonka ulkopinnalle voidaan kiinnittää komponentteja kuten tavalliseen piirilevyyn.
• · · • · · • · · • · • · · · • · · • · · • · · • · · • · • · ·· · • · • · · • · · • · · · • · · • · • · • · · • · • · · • · · • · · · • · · • · • · • · · • · · • · · ··· ··· * · • · • · · 1 • · · · • · · • · ·

Claims (15)

1. Menetelmä piirilevyrakenteen valmistamiseksi, jossa menetelmässä - valmistetaan johdekerros, joka käsittää johdekalvon (2) sekä johdekalvon pinnalla johdekuvion (6), 5. liitetään komponentti (9) johdekerrokseen ja muodostetaan sähköiset kontaktit (13) komponentin kontaktialueiden ja johdekerroksen välille, ja - ohennetaan johdekerrosta siten, että johdekerroksen johdemateriaali poistuu johdekuvion (6) ulkopuolelta, tunnettu siitä, että johdekerrokseen valmistetaan aukkoja (8) tai syvennyksiä 10 komponentin (9) kontaktialueiden ja johdekerroksen välille muodostettavia sähköisiä kontakteja (13) varten.
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että valmistetun johdekerroksen paksuus johdekuvion (6) kohdalla on suurempi kuin johdekuvion ulkopuolella.
3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että johdekerrosta ohennetaan selektiivisesti siten, että johdemateriaali poistuu johdekuvion • · · • · · *** (6) ulkopuolelta mutta johdekerroksen paksuus johdekuvion kohdalla pysyy olennaisesti • · · "" samana ohentamisen aikana. • · · • · · • · · • · ·
4. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että • · : 20 johdekerrosta ohennetaan kauttaaltaan siten, että johdekerroksen paksuus pienenee sekä • · · ·...· johdekuvion (6) kohdalla että johdekuvion ulkopuolella.
5. Jonkin patenttivaatimuksen 1-4 mukainen menetelmä, tunnettu siitä, että • · · • · .···. komponentti (9) liitetään johdekerrokseen johdekuvion (6) puolelle ja johdekerrosta • · · .. 1 ohennetaan johdekalvon (2) suunnasta. • · • · · • · ·
6. Jonkin patenttivaatimuksen 1-4 mukainen menetelmä, tunnettu siitä, että komponentti (9) liitetään johdekerrokseen johdekalvon (2) puolelle ja johdekerrosta • · ohennetaan johdekuvion (6) suunnasta. • · ·
7. Jonkin patenttivaatimuksen 1-6 mukainen menetelmä, tunnettu siitä, että sähköiset kontaktit muodostetaan ennen johdekerroksen ohentamista.
8. Patenttivaatimuksen 1 tai 7 mukainen menetelmä, tunnettu siitä, että aukot (8) tai syvennykset valmistetaan ennen komponentin (9) liittämistä.
9. Patenttivaatimuksen 1, 7 tai 8 mukainen menetelmä, tunnettu siitä, että sähköisiä kontakteja muodostettaessa aukot (8) tai syvennykset täytetään tai pinnoitetaan johdemateriaalilla, esimerkiksi kasvattamalla aukkoihin tai syvennyksiin johdemateriaalia pinnoitusmenetelmällä tai täyttämällä aukot tai syvennykset johtavalla pastalla tai liimalla.
10. Jonkin patenttivaatimuksen 7-9 mukainen menetelmä, tunnettu siitä, että ennen sähköisen kontaktin muodostamista komponentti (9) liimataan kiinni johdekerrokseen.
11. Jonkin patenttivaatimuksen 1-10 mukainen menetelmä, tunnettu siitä, että komponentin (9) liittämisen jälkeen ja ennen johdekerroksen ohentamista 15 johdekerroksen päälle valmistetaan eristekerros (1), joka ympäröi komponentin.
12. Jonkin patenttivaatimuksen 1-10 mukainen menetelmä, tunnettu siitä, että johdekerros valmistetaan tai liitetään eristekerroksen (1) pinnalle ja komponentti (9) • · · '·:·1 liitetään reikään (4) tai syvennykseen, joka on valmistettu eristekerrokseen • · · • · · j komponenttia varten. • · · • · · • · ·
13. Jonkin patenttivaatimuksen 1-12 mukainen menetelmä, tunnettu siitä, että • · · j:: piirilevyrakenteeseen valmistetaan sähköisten kontaktien lisäksi ainakin yksi • · · : _ : lämpökontakti, jonka tarkoituksena on tehostaa lämpöenergian johtumista pois komponentista (9). • · • · · • · · i’.ii
14. Jonkin patenttivaatimuksen 1-13 mukainen menetelmä, tunnettu siitä, että • · 25 johdekuvion (6) valmistamista varten johdekalvon pinnalle muodostetaan kuvioitu • · *... maskikerros (5), joka sisältää johdekuviot (6) määritteleviä aukkoja, ja johdekuvio (6) • · valmistetaan näihin aukkoihin elektrolyyttisesti kasvattamalla. • · • · · • · · • · · · • · • · • · ·
15. Piirilevyrakenne, joka käsittää - johdekerroksen, joka käsittää johdekalvon (2) sekä johdekalvon pinnalla johdekuvion (6), ja - komponentin (9) liitettynä johdekerrokseen, ja 5. sähköiset kontaktit (13) komponentin kontaktialueiden ja johdekerroksen välillä, ja jonka piirilevyrakenteen johdekerros on sovitettu ohennettavaksi siten, että johdekerroksen johdemateriaali poistuu johdekuvion (6) ulkopuolelta, tunnettu siitä, että kontaktialueiden ja johdekerroksen välille muodostettavia sähköisiä kontakteja (13) varten johdekerros käsittää aukkoja (8) tai syvennyksiä, jotka 10 sisältävät johdemateriaalia. • · · « * · • · · • · · • · · · • · · • · · • » · • · · • · • · • · · • · • · * • · · ··· · • · · • · • · • · « • · • · · • · · • · ·· · • · • · • · · • · • · • ·· • · · • · • · ··· • · • · · • · · • · 1 • · • · • · ·
FI20050646A 2005-06-16 2005-06-16 Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi FI119714B (fi)

Priority Applications (16)

Application Number Priority Date Filing Date Title
FI20050646A FI119714B (fi) 2005-06-16 2005-06-16 Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
JP2008516355A JP5025644B2 (ja) 2005-06-16 2006-06-15 回路基板構造および回路基板構造の製造方法
US11/917,737 US8581109B2 (en) 2005-06-16 2006-06-15 Method for manufacturing a circuit board structure
EP06764433.6A EP1891845B1 (en) 2005-06-16 2006-06-15 Method for manufacturing a circuit board structure
CN200680021055A CN100596258C (zh) 2005-06-16 2006-06-15 电路板结构的制造方法和电路板结构
PCT/FI2006/000207 WO2006134216A2 (en) 2005-06-16 2006-06-15 Circuit board structure and method for manufacturing a circuit board structure
KR1020087000597A KR101090423B1 (ko) 2005-06-16 2006-06-15 회로 보드 구조체 및 회로 보드 구조체 제조 방법
GB0724097.1A GB2441265B (en) 2005-06-16 2006-06-16 Method for manufacturing a circuit board structure, and a circuit board structure
PCT/FI2006/000211 WO2006134220A1 (en) 2005-06-16 2006-06-16 Method for manufacturing a circuit board structure, and a circuit board structure
US11/917,724 US8225499B2 (en) 2005-06-16 2006-06-16 Method for manufacturing a circuit board structure, and a circuit board structure
DE112006001506T DE112006001506T5 (de) 2005-06-16 2006-06-16 Platinenstruktur und Verfahren zu ihrer Herstellung
CN2006800210573A CN101199244B (zh) 2005-06-16 2006-06-16 电路板结构的制造方法和电路板结构
JP2008516357A JP2008544512A (ja) 2005-06-16 2006-06-16 回路基板構造体およびその製造方法
US14/076,292 US9622354B2 (en) 2005-06-16 2013-11-11 Method for manufacturing a circuit board structure
US15/355,096 US11134572B2 (en) 2005-06-16 2016-11-18 Circuit board structure and method for manufacturing a circuit board structure
US17/460,458 US11792941B2 (en) 2005-06-16 2021-08-30 Circuit board structure and method for manufacturing a circuit board structure

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20050646 2005-06-16
FI20050646A FI119714B (fi) 2005-06-16 2005-06-16 Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi

Publications (3)

Publication Number Publication Date
FI20050646A0 FI20050646A0 (fi) 2005-06-16
FI20050646A FI20050646A (fi) 2006-12-17
FI119714B true FI119714B (fi) 2009-02-13

Family

ID=34778365

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20050646A FI119714B (fi) 2005-06-16 2005-06-16 Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi

Country Status (7)

Country Link
US (4) US8581109B2 (fi)
EP (1) EP1891845B1 (fi)
JP (1) JP5025644B2 (fi)
KR (1) KR101090423B1 (fi)
CN (1) CN100596258C (fi)
FI (1) FI119714B (fi)
WO (1) WO2006134216A2 (fi)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
DE112006001506T5 (de) * 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
KR100802393B1 (ko) * 2007-02-15 2008-02-13 삼성전기주식회사 패키지 기판 및 그 제조방법
GB2451908B (en) * 2007-08-17 2009-12-02 Wolfson Microelectronics Plc Mems package
GB2451921A (en) * 2007-08-17 2009-02-18 Wolfson Microelectronics Plc MEMS package
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
JPWO2009118950A1 (ja) 2008-03-27 2011-07-21 イビデン株式会社 多層プリント配線板の製造方法
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US20100025848A1 (en) 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
JP5833926B2 (ja) 2008-10-30 2015-12-16 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフトＡｔ ＆ Ｓ Ａｕｓｔｒｉａ Ｔｅｃｈｎｏｌｏｇｉｅ ＆ Ｓｙｓｔｅｍｔｅｃｈｎｉｋ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ 電子構成部品をプリント回路基板に組み込むための方法
CN102144291B (zh) * 2008-11-17 2015-11-25 先进封装技术私人有限公司 半导体基板、封装与装置
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
CN102404936A (zh) * 2010-09-07 2012-04-04 深南电路有限公司 一种埋入分立式器件线路板及其制造方法
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
KR101109356B1 (ko) * 2010-10-20 2012-01-31 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법
TWI446495B (zh) * 2011-01-19 2014-07-21 Subtron Technology Co Ltd 封裝載板及其製作方法
WO2012164720A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
EP2750490B1 (en) * 2011-08-23 2016-11-16 Fujikura Ltd. Component-mounting printed circuit board and manufacturing method for same
JP5955023B2 (ja) * 2012-02-23 2016-07-20 京セラ株式会社 部品内蔵印刷配線板及びその製造方法
FI20125725L (fi) * 2012-06-26 2013-12-27 Tellabs Oy Mekaanisella suojauksella varustettu piirikorttijärjestely
EP2704536B1 (en) * 2012-08-31 2015-12-16 Harman Becker Automotive Systems GmbH Method for producing a circuit board system
US9451696B2 (en) * 2012-09-29 2016-09-20 Intel Corporation Embedded architecture using resin coated copper
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
CN104619118A (zh) * 2013-10-18 2015-05-13 技嘉科技股份有限公司 电路布局结构及其布局方法
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
CN105934823A (zh) 2013-11-27 2016-09-07 At&S奥地利科技与系统技术股份公司 印刷电路板结构
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
CN105226155B (zh) * 2014-05-30 2018-02-23 无锡极目科技有限公司 在积层电路板上直接磊晶生长led的方法及应用
CN105280563A (zh) * 2014-06-10 2016-01-27 台湾应用模组股份有限公司 具缩减厚度的晶片卡封装装置
US9999136B2 (en) 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
US10141251B2 (en) * 2014-12-23 2018-11-27 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
CN106793555B (zh) * 2015-11-23 2019-02-12 健鼎（无锡）电子有限公司 电路板封装结构及其制造方法
US10453786B2 (en) 2016-01-19 2019-10-22 General Electric Company Power electronics package and method of manufacturing thereof
KR102019351B1 (ko) * 2016-03-14 2019-09-09 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
EP3352212B1 (en) * 2017-01-24 2021-06-16 General Electric Company Power electronics package and method of manufacturing thereof
US10332832B2 (en) 2017-08-07 2019-06-25 General Electric Company Method of manufacturing an electronics package using device-last or device-almost last placement
CN109346415B (zh) * 2018-09-20 2020-04-28 江苏长电科技股份有限公司 封装结构选择性包封的封装方法及封装设备
US20210358883A1 (en) * 2018-10-11 2021-11-18 Shenzhen Xiuyi Investment Development Partnership (Limited Partnership) Fan-out packaging method employing combined process

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
US4541893A (en) * 1984-05-15 1985-09-17 Advanced Micro Devices, Inc. Process for fabricating pedestal interconnections between conductive layers in an integrated circuit
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
BE1002529A6 (nl) * 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5073814A (en) 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
JPH0745938Y2 (ja) 1991-01-21 1995-10-18 太陽誘電株式会社 トランス用カバー
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5616520A (en) 1992-03-30 1997-04-01 Hitachi, Ltd. Semiconductor integrated circuit device and fabrication method thereof
US5985693A (en) * 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
DE69405832T2 (de) * 1993-07-28 1998-02-05 Whitaker Corp Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
JP2757748B2 (ja) 1993-07-30 1998-05-25 日立エーアイシー株式会社 プリント配線板
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5510580A (en) * 1993-12-07 1996-04-23 International Business Machines Corporation Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP3243956B2 (ja) 1995-02-03 2002-01-07 松下電器産業株式会社 半導体装置およびその製造方法
JPH08335653A (ja) 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JPH0913567A (ja) 1995-06-30 1997-01-14 Mikio Yoshimatsu 床版及びその成形方法並びに床版の施工方法
JPH09139567A (ja) 1995-11-15 1997-05-27 Fujitsu Ltd プリント基板における表面実装部品搭載パッドと層間接続用スルーホールの接続構造
DE69626747T2 (de) 1995-11-16 2003-09-04 Matsushita Electric Ind Co Ltd Gedruckte Leiterplatte und ihre Anordnung
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
US5838545A (en) * 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6710614B1 (en) * 1997-03-04 2004-03-23 Micron Technology, Inc. Methods for using an interposer/converter to allow single-sided contact to circuit modules
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
US5882957A (en) * 1997-06-09 1999-03-16 Compeq Manufacturing Company Limited Ball grid array packaging method for an integrated circuit and structure realized by the method
JPH1126631A (ja) * 1997-07-02 1999-01-29 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP3623639B2 (ja) 1997-09-29 2005-02-23 京セラ株式会社 多層配線基板の製造方法
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
GB2342995B (en) 1998-10-21 2003-02-19 Federal Ind Ind Group Inc Improvements in pulse-echo measurement systems
US6232666B1 (en) 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
US6455354B1 (en) 1998-12-30 2002-09-24 Micron Technology, Inc. Method of fabricating tape attachment chip-on-board assemblies
JP3207174B2 (ja) 1999-02-01 2001-09-10 京セラ株式会社 電気素子搭載配線基板およびその製造方法
JP3619421B2 (ja) 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
US6288905B1 (en) 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
US6806428B1 (en) * 1999-04-16 2004-10-19 Matsushita Electric Industrial Co., Ltd. Module component and method of manufacturing the same
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3213292B2 (ja) 1999-07-12 2001-10-02 ソニーケミカル株式会社 多層基板、及びモジュール
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
EP1207730B1 (en) * 1999-08-06 2009-09-16 Ibiden Co., Ltd. Electroplating solution, method for fabricating multilayer printed wiring board using the solution, and multilayer printed wiring board
JP4526651B2 (ja) 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
DE19940480C2 (de) * 1999-08-26 2001-06-13 Orga Kartensysteme Gmbh Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6297551B1 (en) 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001156457A (ja) 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
EP1990831A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
JP4854845B2 (ja) 2000-02-25 2012-01-18 イビデン株式会社 多層プリント配線板
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
TW569424B (en) 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3537400B2 (ja) * 2000-03-17 2004-06-14 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6841740B2 (en) * 2000-06-14 2005-01-11 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the same
US6292366B1 (en) 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
JP4230680B2 (ja) 2000-06-29 2009-02-25 イビデン株式会社 多層化回路基板
JP2002289768A (ja) 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
US6551861B1 (en) * 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6402970B1 (en) * 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6495406B1 (en) * 2000-08-31 2002-12-17 Micron Technology, Inc. Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator
JP2002093811A (ja) * 2000-09-11 2002-03-29 Sony Corp 電極および半導体装置の製造方法
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002094200A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP4283987B2 (ja) 2000-11-20 2009-06-24 富士フイルム株式会社 感光性熱硬化性樹脂組成物、それを用いた感光性熱硬化性樹脂層転写材料及び画像形成方法
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP3407737B2 (ja) * 2000-12-14 2003-05-19 株式会社デンソー 多層基板の製造方法およびその製造方法によって形成される多層基板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP4863563B2 (ja) 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
US6734435B2 (en) * 2001-05-29 2004-05-11 Rae Systems, Inc. Photo-ionization detector and method for continuous operation and real-time self-cleaning
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6774486B2 (en) * 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
JP2003229513A (ja) * 2001-11-29 2003-08-15 Sony Corp 素子内蔵基板および素子内蔵基板の製造方法
JP3870778B2 (ja) 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US8455994B2 (en) * 2002-01-31 2013-06-04 Imbera Electronics Oy Electronic module with feed through conductor between wiring patterns
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US6701614B2 (en) 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
TW533521B (en) * 2002-02-27 2003-05-21 Advanced Semiconductor Eng Solder ball process
JP3608559B2 (ja) * 2002-03-26 2005-01-12 ソニー株式会社 素子内蔵基板の製造方法
TW557536B (en) * 2002-05-27 2003-10-11 Via Tech Inc High density integrated circuit packages and method for the same
JP2004031651A (ja) * 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
WO2004014114A1 (ja) * 2002-07-31 2004-02-12 Sony Corporation 素子内蔵基板の製造方法および素子内蔵基板、ならびに、プリント配線板の製造方法およびプリント配線板
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
US20040068852A1 (en) * 2002-10-15 2004-04-15 Enos Nolan Wheel helper
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI20030293A (fi) 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
TWI263704B (en) * 2003-03-18 2006-10-11 Ngk Spark Plug Co Wiring board
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
JP2004327612A (ja) * 2003-04-23 2004-11-18 Tdk Corp 導体線路を有する基板及びその製造方法、並びに電子部品
JP4070659B2 (ja) 2003-04-23 2008-04-02 シャープ株式会社 電界効果トランジスタの製造方法
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
FI20031201A (fi) 2003-08-26 2005-02-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
EP1677349A4 (en) * 2004-02-24 2010-12-01 Ibiden Co Ltd SUBSTRATE FOR MOUNTING A SEMICONDUCTOR
FI20041680A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
US7404680B2 (en) * 2004-05-31 2008-07-29 Ngk Spark Plug Co., Ltd. Optical module, optical module substrate and optical coupling structure
TWI251910B (en) * 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
JP2006100666A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
SG139594A1 (en) 2006-08-04 2008-02-29 Micron Technology Inc Microelectronic devices and methods for manufacturing microelectronic devices

Also Published As

Publication number Publication date
JP5025644B2 (ja) 2012-09-12
US11134572B2 (en) 2021-09-28
KR20080038124A (ko) 2008-05-02
US20140059851A1 (en) 2014-03-06
EP1891845B1 (en) 2016-08-10
US8581109B2 (en) 2013-11-12
US11792941B2 (en) 2023-10-17
US9622354B2 (en) 2017-04-11
WO2006134216A3 (en) 2007-07-05
FI20050646A0 (fi) 2005-06-16
KR101090423B1 (ko) 2011-12-07
US20170071061A1 (en) 2017-03-09
WO2006134216A2 (en) 2006-12-21
JP2008544510A (ja) 2008-12-04
FI20050646A (fi) 2006-12-17
CN100596258C (zh) 2010-03-24
US20080202801A1 (en) 2008-08-28
CN101199246A (zh) 2008-06-11
US20210392752A1 (en) 2021-12-16
EP1891845A2 (en) 2008-02-27

Similar Documents

Publication Publication Date Title
FI119714B (fi) Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) Menetelmä piirilevyrakenteen valmistamiseksi
JP5160895B2 (ja) 電子モジュールの製造方法
KR101034279B1 (ko) 도체 패턴층에 전기적으로 연결된 부품을 포함하는 전자모듈 제조방법
US10085347B2 (en) Manufacture of a circuit board and circuit board containing a component
KR101615955B1 (ko) 리지드-플렉스 모듈 및 제조 방법
FI117812B (fi) Komponentin sisältävän kerroksen valmistaminen
JP2004119773A (ja) 半導体装置及びその製造方法
EP1369919A1 (en) Flip chip package
FI121134B (fi) Menetelmä piirilevyrakenteen valmistamiseksi ja piirilevyrakenne
JP2007508708A (ja) 電子装置およびその製造方法
JP2008066685A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 119714

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC