JP3809053B2 - 電子部品パッケージ - Google Patents
電子部品パッケージ Download PDFInfo
- Publication number
- JP3809053B2 JP3809053B2 JP2000276514A JP2000276514A JP3809053B2 JP 3809053 B2 JP3809053 B2 JP 3809053B2 JP 2000276514 A JP2000276514 A JP 2000276514A JP 2000276514 A JP2000276514 A JP 2000276514A JP 3809053 B2 JP3809053 B2 JP 3809053B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- recess
- layer
- core material
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
Description
【発明の属する技術分野】
本発明は、電子部品パッケージに関し、さらに詳細には半導体チップ、コンデンサ、インダクタ等の電子部品をコア材中に埋め込んで搭載した電子部品パッケージに関する。
【0002】
【従来の技術】
従来、コア材に形成された凹部内に電子部品(半導体チップやコンデンサや抵抗やインダクタ)を埋め込み、その後、凹部の開口側のコア材の表裏両面に凹部を覆うように絶縁層と配線層を積層して電子部品パッケージを形成するものとして、特許第2842378号(特開平9-321408号)に開示されたものが公知である。この構造を採用することによって、電子部品パッケージへの電子部品の実装を高密度化できる。
【0003】
【発明が解決しようとする課題】
ところで近年では、電子部品パッケージに実装される電子部品の動作周波数や電子部品に流れる電気信号の周波数が高周波化し、それに伴ない電子部品パッケージ上において発生する電磁ノイズが増加してきている。このため、ノイズによる誤動作等を防止できるように、ノイズから電子部品をシールドできる構造の電子部品パッケージが望まれている。
しかしながら、従来例で説明した特許第2842378号の構造では、電子部品は樹脂材料からなるコア材としてのプリント基板に埋め込まれているだけであるから、埋め込まれた電子部品が導電体で囲まれておらず、ノイズからの電磁シールド構造といったものは全く無い。よって、回路基板に実装された電子部品がノイズを拾って誤動作したり、また電子部品が拾ったノイズが電子部品に流れる電気信号に重畳するといった課題がある。
【0004】
従って、本発明は上記課題を解決すべくなされ、その目的とするところは、電子部品を高密度に実装できると共に、電子部品に対する電磁ノイズからのシールド効果も有する電子部品パッケージを提供することにある。
【0005】
【課題を解決するための手段】
本発明は上記課題を解決するために、次の構成を備える。
すなわち、本発明に係る電子部品パッケージは、コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、前記コア材が、導電性金属からなり、該導電性金属からなるコア材に形成された前記凹部内に前記電子部品が埋め込まれていることを特徴とする。
また本発明に係る電子部品パッケージは、コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、前記コア材が、絶縁材料からなり、前記凹部の内壁面および底面が、導電性金属からなるめっき被膜によって覆われ、該凹部内に絶縁樹脂が充填されて前記電子部品が埋め込まれていることを特徴とする。
これらの構成によれば、高密度で電子部品を実装できると共に、凹部内に埋め込まれた電子部品は、凹部開口部分を除き、導電性金属で覆われるから、ノイズに対して電磁シールドされて、凹部内の電子部品へのノイズの影響が軽減されるという効果がある。
【0006】
また、前記電子部品が、半導体チップである構成も採用できる。
また、前記電子部品が、表裏両面に電極が形成されたコンデンサ、インダクタ又は抵抗であり、裏面側が導電性接着ペースト又は導電性接着シートを用いて形成された導電層を介して前記凹部の底面に接合され、裏面側の電極が、該導電層と前記凹部の内壁面および底面の導電性金属とを介して前記配線層に電気的に接続されている構成とすることも可能である。
【0007】
また本発明に係る電子部品パッケージは、コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、前記凹部の内壁面および底面が、導電性金属であり、前記電子部品が、表裏両面に電極が形成されたコンデンサ、インダクタ又は抵抗であり、裏面側が導電性接着ペースト又は導電性接着シートを用いて形成された導電層を介して前記凹部の底面に接合され、裏面側の電極が、該導電層と前記凹部の内壁面および底面の導電性金属とを介して前記配線層に電気的に接続されていることを特徴とする。
前記コンデンサに、p型シリコンからなる薄板と、該薄板の一方の面に形成された白金からなる金属層と、前記薄板の他方の面に形成された誘電体層と、該誘電体層上に形成された電極とを具備するコンデンサを用いることができる。
あるいは、前記コンデンサに、n型シリコンからなる薄板と、該薄板の一方の面に形成されたチタンもしくは鉛からなる金属層と、前記薄板の他方の面に形成された誘電体層と、該誘電体層上に形成された電極とを具備するコンデンサを用いることができる。
【0008】
また、前記コンデンサに、金属箔の表面に陽極化成法により酸化被膜が形成され、該酸化被膜上に電極が形成されたコンデンサを用いることができる。
また、前記コンデンサに、チタン金属箔の表面に水熱合成法により誘電体層が形成され、該誘電体層上に電極が形成されたコンデンサを用いることができる。
【0009】
【発明の実施の形態】
以下、本発明に係る電子部品パッケージの好適な実施の形態を添付図面に基づいて詳細に説明する。
(第1の実施の形態)
電子部品パッケージ10の構造について説明する。
コア材12には凹部14が形成されている。本実施の形態では、コア材12は、銅等の導電性金属を板状に形成したものである。そしてこの凹部14はルーター等の機器を使用してコア材12の表面を削って形成したり、またエッチングで形成する。
また、凹部14の平面形状は、凹部14に埋め込まれる電子部品の大きさを考慮して、電子部品が収容可能な形状に設定されている。電子部品パッケージ10に搭載される電子部品の平面形状は通常四角形であるため、凹部14の平面形状もこれに合わせて四角形とするのが一般的であるが、これに限定されることは無く、円形や四角形以外の多角形とすることも可能である。
【0010】
また、凹部14の深さは、ノイズに対するシールド効果を高めるために、電子部品が完全に収容され、電子部品が凹部14から突出しない程度の深さが望ましいが、これに限定されるものではない。
また、コア材12には凹部14のほか、コア材12の表面および裏面に配置された配線層16同士を電気的に接続するビア18を通すための貫通孔20が、凹部14と同様の手段によって形成されている。
【0011】
そして、凹部14内には電子部品の一例として半導体チップ22が埋め込まれている。
半導体チップ22の埋め込み構造は、半導体チップ22をその電極(電極端子とも言う)24が形成された面(以下、電極端子形成面とも言う)を凹部14の開口側にむけて、逆側の面(背面)を凹部14の底面に接着剤26を用いて接着して凹部14に収容・固定する。
【0012】
そしてコア材12の表裏両面には、電気的絶縁層(以下、単に絶縁層とも言う)28と配線層16とが、この順番で、凹部14の開口側のコア材12の表面に、凹部14を覆うように多層に積層されて形成されている。そして、各配線層16は、絶縁層28やコア材12を貫通するビア18によって電気的に接続されている。本実施の形態では、コア材12の表裏両面に、絶縁層28と配線層16とがそれぞれ一例として2層ずつ積層されて形成されているが、3層以上の場合も考え方は同じである。
絶縁層28は、第1絶縁層28aとその上層の第2絶縁層28bとから成る。また、配線層16は、第1絶縁層28aの表面に形成された第1配線層16aと、第2絶縁層28bの表面に形成された第2配線層16bとから成る。
また、ビア18は、コア材12の一方の面側に配置された絶縁層28を貫通し、この一方の面側に配置された配線層16同士、または配線層16とコア材12、または配線層16と半導体チップ22の電極端子24を電気的に接続する第1ビア18aと、コア材12の貫通孔20を貫通してコア材12の表裏に形成された配線層16同士を電気的に接続する第2ビア18bとから構成されている。
【0013】
そして、第2絶縁層28bや第2配線層16bの表面には、電子部品パッケージ10に搭載される半導体チップ30のバンプ32や電子部品パッケージ10の外部接続端子34が取り付けられるランド部となる第2配線層16bの所定の部位のみが露出するように、ソルダーレジストによる被覆層36が形成されている。
以上が、電子部品パッケージ10の構成である。なお、第2配線層16bのランド部に外部接続端子34を取り付けた状態で電子部品パッケージ10とすることもある。
また、コア材12に形成する凹部14の数は2つ以上形成し、複数の電子部品をコア材12中に埋め込む構成としても良いし、コア材12の一方の表面だけでなく、両面に凹部14を形成して電子部品を埋め込む構造とすることも可能であり、さらなる高密度化が図れる。
【0014】
そして、この電子部品パッケージ10の表面(図1中の上面)に、他の半導体チップ30をバンプ32を介して搭載し、また電子部品パッケージ10の裏面(図1中の下面)に、はんだボール等の外部接続端子34が接続されて半導体装置38となる。
このような電子部品パッケージ10や半導体装置38では、凹部14の内壁面14a及び底面14bが導電性金属であるから、コア材12の凹部14の内壁面14aや底面14bが電磁シールド壁となって電子部品パッケージ10に搭載された他の電子部品や配線層で発生したノイズが凹部14内の半導体チップ22に直接悪影響を及ぼす程度を軽減できる。さらに、配線層16と比較して厚く、電気的な抵抗値が低いために安定した電位となるコア材12を通常、グランド層として使用するが、このように安定した電位となる導電性金属でコア材12の凹部14内に埋め込まれた半導体チップ22が取り囲まれることもノイズ軽減に非常に効果がある。
【0015】
またさらに、凹部14内の半導体チップ22はその背面がコア材12に接着されているため、半導体チップ22で発生する熱がコア材12に効率良く逃げ、半導体チップ22が効率良く冷却されるという効果もあり、埋め込まれた半導体チップ22の寿命が延び、結果として電子部品パッケージ10や半導体装置38の安定性が高まると考えられる。
また、さらには半導体チップ22が非常に薄いものであっても、樹脂材に比べて剛性のある金属製のコア材12に形成された凹部14内に収容されているため、外力が加わっても半導体チップ22にクラックが生じにくいという効果もある。
【0016】
次に、電子部品パッケージ10の製造方法を、図4〜図13を用いて説明する。
まず、導電性金属の一例として銅基板をコア材12として用意する(図4参照)。
そして、コア材12の表面に、エッチングやルータ加工によって、凹部14を形成する(図5参照)。
次に、コア材12の、第2ビア18bを貫通させる位置に、貫通孔20を形成する(図6参照)。
次に、コア材12の、凹部14内に電子部品としての半導体チップ22を接着する(図7参照)。
【0017】
次に、コア材12の表裏両面に、凹部14を覆うように第1絶縁層28aを形成すると共に、第1絶縁層28aを形成する樹脂材料(PPE樹脂等)をコア材12の貫通孔20や凹部14内に充填する(図8参照)。
次に、第1絶縁層28aに、レーザ光を照射して第1ビア孔52と第2ビア孔54を形成する。第1ビア孔52は、半導体チップ22の電極端子24やコア材12の表面が底面に露出する露出孔として形成される。また、第2ビア孔54は、コア材12の貫通孔20に充填された樹脂とコア材12の表裏両面に形成された第1絶縁層28aを貫通する構成に形成される。ここで、第2ビア孔54を形成する際には、貫通孔20の内壁面が露出しないようにする(図9参照)。
なお、絶縁層にビア孔を形成する手法としては、レーザ光照射に代えて化学的にエッチングして形成する手法も考えられる。
【0018】
次に、無電解銅めっき及び電解銅めっきを施して、第1絶縁層28aの表面に金属めっき被膜を形成すると共に、第1ビア孔52と第2ビア孔54内を導体で充填する。そして、第1絶縁層28aの表面の金属めっき被膜を所定のパターンに従ってエッチングして第1配線層16aを形成する。金属めっき被膜の表面に感光性レジストを塗布し、感光性レジストを露光・現像してレジストパターンを形成し、レジストパターンによって被覆されていない部位の金属めっき被膜の露出部分を除去することによって、所定のパターンの配線層を形成することができる(図10参照)。
ここで、第1ビア孔52内に導体が充填されて第1ビア18aとなり、また第2ビア孔54内に導体が充填されて第2ビア18bとなる。
【0019】
次に、コア材12の表裏両面の第1絶縁層28a及び第1配線層16aの表面を覆うように第2絶縁層28bを形成する。そして、第2絶縁層28bに、レーザ光を照射して第1ビア孔52を形成する(図11参照)。この第1ビア孔52は底面に第1配線層16aの所定の部位が露出する露出孔として形成する。
次に、無電解銅めっき及び電解銅めっきを施して、第2絶縁層28bの表面に金属めっき被膜を形成すると共に、第1ビア孔52内を導体で充填する。そして、第2絶縁層28bの表面の金属めっき被膜を、第1配線層28aの場合と同様に、所定のパターンに従ってエッチングして第2配線層16bを形成する(図12参照)。第1ビア孔52内を導体で充填することで、第1ビア18aが形成される。
【0020】
最後に、第2絶縁層28b及び第2配線層16bの表面に、電子部品パッケージ10に搭載される半導体チップ30のバンプ32や電子部品パッケージ10の外部接続端子34が取り付けられるランド部となる第2配線層16bの所定の部位のみが露出するように、ソルダーレジストによる被覆層36を形成する(図13参照)。
以上が、電子部品パッケージ10の製造方法である。
【0021】
(第2の実施の形態)
電子部品パッケージ40の構造について説明する。
まず、第1の実施の形態との相違点についてその概要を説明すると、本実施の形態のコア材12は、ガラス・エポキシ基板やBT(ビスマレイミド トリアジン)基板等の電気的な絶縁性を有する材料(絶縁材料)で形成された板体で構成されている点にある。このためコア材12の凹部14内に埋め込まれる電子部品をシールドするため、コア材12の表面に配線層42を形成する際に、凹部14の内壁面14aおよび底面14bもこの配線層42を形成する導電性を有する金属めっき被膜44で覆い、この金属めっき被膜44で凹部14内に収容される電子部品を電磁シールドする構成としている。
【0022】
コア材12に関する部分の構造が相違するのみで、コア材12に積層する絶縁層28や配線層16や被覆層36の構造は第1の実施の形態と同じであるから、同じ構成については同じ符号を付して説明は省略し、相違する構成のみを説明する。
コア材12には凹部14が形成されている。本実施の形態では、コア材12は、前述のような絶縁材料を板状に形成したものである。
コア材12の表面と裏面には配線層42が形成されている。また、凹部14の内壁面14aと底面14bは、この配線層42を形成する導電性を有する金属めっき被膜44で覆われている。
【0023】
コア材12を貫通する第2ビア18は、コア材12の表面に形成された配線層42同士、またはコア材12の表面に形成された配線層42と絶縁層28の表面に形成された第1配線層16aとを電気的に接続する。なお、第2ビア18の内、コア材12の表面に形成された配線層42同士を接続するものの構造は、一例としてコア材12に形成された貫通孔20の内周面に金属めっき被膜46を形成した後に樹脂48を充填してなるものであるが、他の構造でも良い。
また、凹部14の内壁面14aや底面14bに形成された金属めっき被膜44は、第1ビア18aおよび/または第2ビア18bによって電子部品パッケージ40に搭載される半導体チップ30のグランド用バンプおよび/または外部接続端子34と電気的に接続されている。本実施の形態では、凹部14内の金属めっき被膜44は、コア材12の表面に形成された配線層42と第1ビア18aと第1配線層16aと第2配線層16bを介して半導体チップ30のグランド用バンプと接続されると共に、第1絶縁層28aとコア材12を貫通して凹部14の底面14bに達する第2ビア18bにより外部接続端子34とも電気的に接続されている。
【0024】
このように、コア材12が絶縁材料で形成されていても、コア材12中に埋め込まれる半導体チップ22が収容される凹部14の内壁面14aや底面14bが、導電性を有して所定の電位(例えばグランド電位)になっている金属めっき被膜44で覆われているため、第1の実施の形態と同様に、半導体チップ22が金属めっき被膜44で電磁シールドされてノイズが直接半導体チップ22に飛び込むことを低減することが可能となる。
【0025】
(第3の実施の形態)
前述した各実施の形態において、コア材12の凹部14内に収容されて埋め込まれる電子部品として半導体チップ22を例に挙げて説明してきたが、半導体チップ22以外にも抵抗やコンデンサといった他の電子部品を凹部14内に収容してコア材12中に埋め込むことができる。
そして、コンデンサや抵抗やインダクタといった電子部品50は、図3に示すように下部電極となるシリコン基板50aの表面に誘電材料や抵抗材料の被膜50bを形成し、この被膜50bの表面に上部電極となる導電性被膜50cを形成することで構成することが可能である。
【0026】
この構造の電子部品50においては、下部電極であるシリコン基板50aを凹部14内に接着する際の接着剤26に導電性ペーストまたは導電性接着シート等の導電性を有する接着剤(導電層)を使用することによって、電子部品50の下部電極50aを電気的に凹部14の底面14bに形成された金属めっき被膜44と接続することが可能となるから、第2の実施の形態の構造の電子部品パッケージ40を利用することによって、凹部14の底面14bおよび内壁面14aを覆う金属めっき被膜44を配線層として使用し、電子部品パッケージ10に搭載された半導体チップ30や他の電子部品や外部接続端子34と電気的に接続することが可能となる。
なお、図3においては、一例として第2の実施の形態の電子部品パッケージ40を用いて説明したが、第1の実施の形態の電子部品パッケージ10にも同様にコンデンサや抵抗やインダクタといった電子部品50を搭載できる。
【0027】
図14にコンデンサ50の一例を示す。
下部電極50aにシリコン基板を用いるときは、p型もしくはn型シリコンからなる薄板を用いると好適である(以下薄板50aとして説明する)。この薄板50aは、シリコンウェーハをポリッシングして厚さ30〜50μm程度に薄化し、所要サイズに切断して形成される。ウェーハをポリッシングすることで、表面は鏡面となり、平坦度の高いものとなる。
【0028】
この薄板50aの一方の面上に金属層50dを形成する。金属層50dは、薄板50aがp型シリコンであるときは白金の層とし、薄板50aがn型シリコンであるときはチタンまたは鉛の層とする。
これら金属層50dは、薄板50aの一方の面にスパッタリングや蒸着によって形成できる。金属層50dの厚さは特に限定されないが、数μm〜数十μmのものとすることができる。
【0029】
薄板50aがp型シリコンで金属層50dが白金のとき、また薄板50aがn型シリコンで金属層50dがチタンまたは鉛のとき、薄板50aと金属層50dとの間は、仕事関数の差から明らかなようにオーミック接続となり、いずれの方向の電流をも通す。薄板50aと金属層50dの組み合わせが上記以外のときはショットキー接続となり、整流作用が生じ、ある一方向の電流しか流れなくなる。
【0030】
薄板50aの他方の面にスパッタリング等によって誘電材料からなる被膜50bを形成する。
被膜50bの厚さは薄い程、高容量のキャパシタが得られる。薄い被膜50bを得るには、薄板50aの平坦度が重要であるが、上記のように薄板50aはウェーハをポリッシングして得ることができるので、その平坦度は大きく、したがって、ピンホールの無い薄い被膜50bの形成が可能となる。
【0031】
被膜50bには、酸化タンタル(Ta2O5)、チタン酸ストロンチウム(SrTiO3)、チタン酸バリウム(BaTiO3)、チタン酸ジルコン酸鉛(PbZrx Ti1-xO3)、もしくはチタン酸ストロンチウムバリウム(Bax Sr1-xTiO3)などの誘電材料を用いると好適である。
【0032】
被膜50bの上に上部電極である導電性被膜50cを形成するのである。
導電性被膜50cは、被膜50bとの密着性を向上させるために、被膜50b上にまずクロム層(図示せず)をスパッタリングにより形成し、このクロム層上にスパッタリング等により銅層を形成するようにするとよい。
シリコンウェーハ上に上記構成のコンデンサ50を多数作り込み、これを切断して個片のコンデンサ50に分離するようにすると好適である。
上記のコンデンサ50を、金属層50dを凹部14の底面側に向けて導電性接着剤26により金属めっき被膜44上に固定するようにする。
【0033】
図15はコンデンサ50のさらに他の実施の形態を示す。
13はアルミニウム、チタン、タンタル等のバルブ金属箔である。
このバルブ金属箔13に公知の陽極化成法(陽極酸化)により、表面に酸化被膜15を形成する。バルブ金属箔13は5μm〜30μm程度の薄い肉厚のものを用いることができ、このバルブ金属箔13の表面に0.3μm程度の極めて薄い酸化被膜15を形成することができる。
バルブ金属箔13は、ロール状に巻回したもの、あるいは広い面積を有するシート状のものを用いることができ、効率よく陽極化成処理を施すことができる。
【0034】
バルブ金属箔13の両面の酸化被膜15上に、スパッタリングあるいは蒸着により銅層を形成して電極膜17、17を形成する。
このバルブ金属箔13を所望の大きさに裁断して、コンデンサ50に形成する。
酸化被膜15は硬くて脆いが、芯にフレキシブルなバルブ金属箔13が存在するので、全体として、脆さは低減され、取り扱いやすい。
なお、上記では、バルブ金属箔13の両面に、酸化被膜15、電極膜17を形成したが、バルブ金属箔13の片面にのみ酸化被膜15、電極膜17を形成するようにしてもよい。
【0035】
また上記実施の形態では、バルブ金属箔13上に、誘電体層としての酸化被膜15を陽極化成処理により形成したが、水熱合成法によってチタン金属箔上に強誘電体であるチタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ストロンチウムバリウムの結晶膜を形成して誘電体層としてもよい(図示せず)。
水熱合成法でチタン酸ジルコン酸鉛(PZT)結晶膜を生成させるには、鉛化合物、ジルコン化合物、チタン化合物を溶解させた強アルカリ溶液にチタン金属箔を浸漬し、200℃以下、2〜3atm(1atm=1.01325bar)程度に設定されたオートクレーブ中に入れ、水熱合成反応を起させ、PZT結晶膜を生成させるようにする。他の誘電体層も所要の水熱合成法によって形成することができる。
このように誘電体層を形成したチタン金属箔を裁断してコンデンサにすることができる。
【0036】
図16はコンデンサ50のさらに他の実施の形態を示す。
このコンデンサ50は、電極が多極化されてマトリクス状に配置されたマルチ電極コンデンサである。このマルチ電極コンデンサは、コンデンサ自身がもつ寄生インダクタンスを低減でき、これを組み込む電子部品パッケージ全体のインダクタンスを低減できる利点がある。
このコンデンサ50も上記と同様にして凹部14内に組み込むことができる。なお、多極の各電極にビアを通じて電気的に接続をとることは言うまでもない。
【0037】
次に、電子部品パッケージ40の製造方法を、図17〜図26を用いて説明する。なお、第1の実施の形態の電子部品パッケージ10と同様の処理については同じ符号を付し、説明は省略する。
まず、板状の樹脂基材12aの両面に導体層12bが形成された樹脂基板、一例として両面銅貼り基板をコア材12として用意する(図17参照)。
そして、コア材12の表面に、エッチングやルータ加工によって、底面14bと内壁面14aが樹脂基材12aを形成する樹脂で形成された凹部14と、内面に樹脂基材12aを形成する樹脂が露出する貫通孔20を形成する(図18参照)。
次に、図10と同様の手法で、コア材12の表面、凹部14の底面14bと内壁面14aに電解めっき被膜を形成すると共に、貫通孔20内を導体(めっき)で充填する。そして、コア材12の表面の電解めっき被膜をパターンニングして、コア材12の表裏両面に配線層42を形成する(図19参照)。凹部14の底面14bと内壁面14aの電解めっき被膜はエッチングせずに残し、一部の配線層42と接続した状態とする。貫通孔20内を導体(めっき)で充填することで、第2ビア18bが形成される。
【0038】
次に、凹部14内に、電子部品50を搭載する。電子部品50は一例として、表裏両面に電極(下部電極はシリコン基板50a、上部電極は導電性被膜50c)が形成されたコンデンサであるが、他の電子部品の場合も同様である(図20参照)。電子部品50の下部電極は、接着剤に導電性材料を使用して凹部14の底面14bに形成された電解めっき被膜44と導通させる。
次に、コア材12の表裏両面に、凹部14や電子部品50を覆うように第1絶縁層28aを形成する(図21参照)。
次に、第1絶縁層28aに、レーザ光を照射して、底面に配線層42の表面や電子部品50の上部電極50cが露出する第1ビア孔52を形成する。また、さらにコア材12の裏面側からレーザ光を照射して、第1絶縁層28aとコア材12を貫通して凹部14の底面14bに形成された金属めっき被膜44を底面に露出させる第2ビア孔54を形成する(図22参照)。
【0039】
次に、図10と同様にして、無電解銅めっき及び電解銅めっきを施して、第1絶縁層28aの表面に金属めっき被膜を形成する。また、第1ビア孔52と第2ビア孔54内を導体で充填して第1ビア18aと第2ビア18bを形成する。そして、第1絶縁層28aの表面の金属めっき被膜を所定のパターンに従ってエッチングして第1配線層16aを形成する(図23参照)。
次に、コア材12の表裏両面の第1絶縁層28a及び第1配線層16aの表面を覆うように第2絶縁層28bを形成する(図24参照)。
次に、第2絶縁層28bに、レーザ光を照射して第1ビア孔52を形成すると共に、図12と同様にして第2配線層16bと第1ビア18aを形成する(図25参照)。
そして最後に、図13と同様にして、第2絶縁層28b及び第2配線層16bの表面に、ソルダーレジストによる被覆層36を形成する(図26参照)。
以上が、電子部品パッケージ40の製造方法である。
【0040】
【発明の効果】
本発明に係る電子部品パッケージによれば、高密度で電子部品を実装できると共に、凹部内に埋め込まれた電子部品は、凹部開口部分を除き、導電性金属材で覆われるから、ノイズに対して電磁シールドされて、凹部内の電子部品へのノイズの影響が軽減されるという効果がある。
【図面の簡単な説明】
【図1】本発明に係る電子部品パッケージの第1の実施の形態の構成を説明するための説明図である。
【図2】本発明に係る電子部品パッケージの第2の実施の形態の構成を説明するための説明図である。
【図3】本発明に係る電子部品パッケージの第3の実施の形態の構成を説明するための説明図である。
【図4】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図5】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図6】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図7】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図8】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図9】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図10】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図11】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図12】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図13】図1の電子部品パッケージの製造方法を説明するための説明図である。
【図14】コンデンサの一例を示す断面図である。
【図15】コンデンサの他の例を示す断面図である。
【図16】マルチ電極コンデンサの説明図である。
【図17】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図18】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図19】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図20】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図21】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図22】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図23】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図24】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図25】図3の電子部品パッケージの製造方法を説明するための説明図である。
【図26】図3の電子部品パッケージの製造方法を説明するための説明図である。
【符号の説明】
10 電子部品パッケージ
12 コア材
14 凹部
14a 凹部の内壁面
14b 凹部の底面
16 配線層
18 ビア
22 電子部品としての半導体チップ
24 半導体チップの電極(電極端子)
28 絶縁層
Claims (9)
- コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、
前記コア材が、導電性金属からなり、該導電性金属からなるコア材に形成された前記凹部内に前記電子部品が埋め込まれていることを特徴とする電子部品パッケージ。 - コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、
前記コア材が、絶縁材料からなり、
前記凹部の内壁面および底面が、導電性金属からなるめっき被膜によって覆われ、
該凹部内に絶縁樹脂が充填されて前記電子部品が埋め込まれていることを特徴とする電子部品パッケージ。 - 前記電子部品が、半導体チップであることを特徴とする請求項1または2記載の電子部品パッケージ。
- 前記電子部品が、表裏両面に電極が形成されたコンデンサ、インダクタ又は抵抗であり、裏面側が導電性接着ペースト又は導電性接着シートを用いて形成された導電層を介して前記凹部の底面に接合され、裏面側の電極が、該導電層と前記凹部の内壁面および底面の導電性金属とを介して前記配線層に電気的に接続されていることを特徴とする請求項1または2記載の電子部品パッケージ。
- コア材に形成された凹部と、該凹部内に埋め込まれた電子部品と、前記凹部の開口側の前記コア材の表面に該凹部を覆うように形成された絶縁層と、該絶縁層の表面に形成された配線層と、前記絶縁層に形成され、該配線層と前記電子部品の凹部開口側の表面に形成された電極とを電気的に接続するビアとを具備する電子部品パッケージにおいて、
前記凹部の内壁面および底面が、導電性金属であり、
前記電子部品が、表裏両面に電極が形成されたコンデンサ、インダクタ又は抵抗であり、裏面側が導電性接着ペースト又は導電性接着シートを用いて形成された導電層を介して前記凹部の底面に接合され、裏面側の電極が、該導電層と前記凹部の内壁面および底面の導電性金属とを介して前記配線層に電気的に接続されていることを特徴とする電子部品パッケージ。 - 前記コンデンサが、p型シリコンからなる薄板と、該薄板の一方の面に形成された白金からなる金属層と、前記薄板の他方の面に形成された誘電体層と、該誘電体層上に形成された電極とを具備することを特徴とする請求項4または5記載の電子部品パッケージ。
- 前記コンデンサが、n型シリコンからなる薄板と、該薄板の一方の面に形成されたチタンもしくは鉛からなる金属層と、前記薄板の他方の面に形成された誘電体層と、該誘電体層上に形成された電極とを具備することを特徴とする請求項4または5記載の電子部品パッケージ。
- 前記コンデンサが、金属箔の表面に陽極化成法により酸化被膜が形成され、該酸化被膜上に電極が形成されたコンデンサであることを特徴とする請求項4または5記載の電子部品パッケージ。
- 前記コンデンサが、チタン金属箔の表面に水熱合成法により誘電体層が形成され、該誘電体層上に電極が形成されたコンデンサであることを特徴とする請求項4または5記載の電子部品パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000276514A JP3809053B2 (ja) | 2000-01-20 | 2000-09-12 | 電子部品パッケージ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000-11767 | 2000-01-20 | ||
JP2000011767 | 2000-01-20 | ||
JP2000276514A JP3809053B2 (ja) | 2000-01-20 | 2000-09-12 | 電子部品パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001274034A JP2001274034A (ja) | 2001-10-05 |
JP3809053B2 true JP3809053B2 (ja) | 2006-08-16 |
Family
ID=26583849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000276514A Expired - Fee Related JP3809053B2 (ja) | 2000-01-20 | 2000-09-12 | 電子部品パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3809053B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106816416A (zh) * | 2015-11-27 | 2017-06-09 | 蔡亲佳 | 半导体嵌入式混合封装结构及其制作方法 |
US10811328B1 (en) | 2019-04-03 | 2020-10-20 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package |
US11094640B2 (en) | 2018-11-20 | 2021-08-17 | Samsung Electronics Co., Ltd. | Package module |
Families Citing this family (69)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3492348B2 (ja) | 2001-12-26 | 2004-02-03 | 新光電気工業株式会社 | 半導体装置用パッケージの製造方法 |
FI119215B (fi) | 2002-01-31 | 2008-08-29 | Imbera Electronics Oy | Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli |
FI115285B (fi) * | 2002-01-31 | 2005-03-31 | Imbera Electronics Oy | Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi |
JP2004006828A (ja) * | 2002-04-26 | 2004-01-08 | Ngk Spark Plug Co Ltd | 配線基板 |
JP2003347741A (ja) | 2002-05-30 | 2003-12-05 | Taiyo Yuden Co Ltd | 複合多層基板およびそれを用いたモジュール |
JP2004022610A (ja) * | 2002-06-12 | 2004-01-22 | Matsushita Electric Ind Co Ltd | インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法 |
JP3945764B2 (ja) * | 2002-08-30 | 2007-07-18 | 日本特殊陶業株式会社 | 配線基板 |
JP3910907B2 (ja) | 2002-10-29 | 2007-04-25 | 新光電気工業株式会社 | キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置 |
JP3910908B2 (ja) | 2002-10-29 | 2007-04-25 | 新光電気工業株式会社 | 半導体装置用基板及びこの製造方法、並びに半導体装置 |
JP3920195B2 (ja) | 2002-11-11 | 2007-05-30 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
JP3883497B2 (ja) * | 2002-11-19 | 2007-02-21 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
JP5000071B2 (ja) | 2003-02-26 | 2012-08-15 | 新光電気工業株式会社 | 半導体装置用基板及び半導体装置 |
JP2004273563A (ja) * | 2003-03-05 | 2004-09-30 | Shinko Electric Ind Co Ltd | 基板の製造方法及び基板 |
JP2004281830A (ja) | 2003-03-17 | 2004-10-07 | Shinko Electric Ind Co Ltd | 半導体装置用基板及び基板の製造方法及び半導体装置 |
WO2004109771A2 (en) | 2003-06-03 | 2004-12-16 | Casio Computer Co., Ltd. | Stackable semiconductor device and method of manufacturing the same |
JP4024188B2 (ja) * | 2003-07-16 | 2007-12-19 | 大日本印刷株式会社 | 半導体チップ内蔵配線板の製造方法 |
FI20031341A (fi) | 2003-09-18 | 2005-03-19 | Imbera Electronics Oy | Menetelmä elektroniikkamoduulin valmistamiseksi |
JP2005129649A (ja) | 2003-10-22 | 2005-05-19 | Shinko Electric Ind Co Ltd | キャパシタ及びその製造方法 |
JP4379693B2 (ja) * | 2003-11-10 | 2009-12-09 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP4321758B2 (ja) * | 2003-11-26 | 2009-08-26 | カシオ計算機株式会社 | 半導体装置 |
TWI278048B (en) | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
JP4343727B2 (ja) * | 2004-02-13 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2005286112A (ja) * | 2004-03-30 | 2005-10-13 | Airex Inc | プリント配線板及びその製造方法 |
JP3925809B2 (ja) | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP4325478B2 (ja) * | 2004-04-30 | 2009-09-02 | ソニー株式会社 | 半導体装置およびその製造方法 |
FI117814B (fi) | 2004-06-15 | 2007-02-28 | Imbera Electronics Oy | Menetelmä elektroniikkamoduulin valmistamiseksi |
DE102004031878B3 (de) * | 2004-07-01 | 2005-10-06 | Epcos Ag | Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt |
JP4734895B2 (ja) * | 2004-11-10 | 2011-07-27 | ソニー株式会社 | 半導体装置およびその製造方法 |
JP4880277B2 (ja) * | 2005-10-06 | 2012-02-22 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
US7696442B2 (en) | 2005-06-03 | 2010-04-13 | Ngk Spark Plug Co., Ltd. | Wiring board and manufacturing method of wiring board |
DE112006001506T5 (de) | 2005-06-16 | 2008-04-30 | Imbera Electronics Oy | Platinenstruktur und Verfahren zu ihrer Herstellung |
FI122128B (fi) | 2005-06-16 | 2011-08-31 | Imbera Electronics Oy | Menetelmä piirilevyrakenteen valmistamiseksi |
FI119714B (fi) | 2005-06-16 | 2009-02-13 | Imbera Electronics Oy | Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi |
KR100726240B1 (ko) * | 2005-10-04 | 2007-06-11 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
US8101868B2 (en) * | 2005-10-14 | 2012-01-24 | Ibiden Co., Ltd. | Multilayered printed circuit board and method for manufacturing the same |
KR101049390B1 (ko) | 2005-12-16 | 2011-07-14 | 이비덴 가부시키가이샤 | 다층 프린트 배선판 및 그 제조 방법 |
JP2008028200A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Works Ltd | 立体回路部品およびその製造方法 |
JPWO2008069260A1 (ja) * | 2006-11-30 | 2010-03-25 | 三洋電機株式会社 | 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ |
US7738257B2 (en) * | 2006-12-13 | 2010-06-15 | Intel Corporation | Microelectronic device including bridging interconnect to top conductive layer of passive embedded structure and method of making same |
JPWO2008072684A1 (ja) * | 2006-12-14 | 2010-04-02 | タマティーエルオー株式会社 | 蓄電池 |
JP4876173B2 (ja) * | 2008-01-25 | 2012-02-15 | イビデン株式会社 | 多層配線板およびその製造方法 |
JP5395360B2 (ja) * | 2008-02-25 | 2014-01-22 | 新光電気工業株式会社 | 電子部品内蔵基板の製造方法 |
JP2008153699A (ja) * | 2008-03-10 | 2008-07-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP5347297B2 (ja) * | 2008-03-26 | 2013-11-20 | 大日本印刷株式会社 | 電子部品実装配線板、電子部品実装配線板の電磁ノイズ除去方法、及び電子部品実装配線板の製造方法 |
TWI460844B (zh) * | 2009-04-06 | 2014-11-11 | King Dragon Internat Inc | 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法 |
JP5372579B2 (ja) * | 2009-04-10 | 2013-12-18 | 新光電気工業株式会社 | 半導体装置及びその製造方法、並びに電子装置 |
JP5397012B2 (ja) * | 2009-05-19 | 2014-01-22 | 大日本印刷株式会社 | 部品内蔵配線板、部品内蔵配線板の製造方法 |
KR101119303B1 (ko) * | 2010-01-06 | 2012-03-20 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
JP5178899B2 (ja) * | 2011-05-27 | 2013-04-10 | 太陽誘電株式会社 | 多層基板 |
JP2013004866A (ja) * | 2011-06-20 | 2013-01-07 | Dainippon Printing Co Ltd | 部品内蔵基板 |
JP2013074178A (ja) | 2011-09-28 | 2013-04-22 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板の製造方法 |
KR101874992B1 (ko) * | 2011-12-30 | 2018-07-06 | 삼성전기주식회사 | 부품 내장형 인쇄회로기판 및 이의 제조방법 |
JP2017112393A (ja) * | 2012-01-17 | 2017-06-22 | ローム株式会社 | チップコンデンサおよびその製造方法 |
JP6097540B2 (ja) | 2012-01-17 | 2017-03-15 | ローム株式会社 | チップコンデンサおよびその製造方法 |
JP6007566B2 (ja) * | 2012-04-19 | 2016-10-12 | 大日本印刷株式会社 | 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法 |
JP5439560B2 (ja) * | 2012-08-10 | 2014-03-12 | 太陽誘電株式会社 | 複合多層基板およびそれを用いたモジュール |
JP6152254B2 (ja) * | 2012-09-12 | 2017-06-21 | 新光電気工業株式会社 | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
JP5394560B2 (ja) * | 2012-11-27 | 2014-01-22 | 太陽誘電株式会社 | 複合多層基板およびそれを用いたモジュール |
US9345184B2 (en) * | 2013-09-27 | 2016-05-17 | Intel Corporation | Magnetic field shielding for packaging build-up architectures |
US20150245548A1 (en) * | 2014-02-26 | 2015-08-27 | Sparton Corporation | Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials |
US9230944B1 (en) * | 2014-08-20 | 2016-01-05 | Intel Corporation | Techniques and configurations associated with a capductor assembly |
TWI572268B (zh) * | 2014-10-13 | 2017-02-21 | 欣興電子股份有限公司 | 中介板及其製造方法 |
JP6648626B2 (ja) * | 2016-04-27 | 2020-02-14 | オムロン株式会社 | 電子装置およびその製造方法 |
JP7080579B2 (ja) * | 2016-12-02 | 2022-06-06 | 凸版印刷株式会社 | 電子部品製造方法 |
CN107946249B (zh) * | 2017-11-22 | 2020-03-10 | 华进半导体封装先导技术研发中心有限公司 | 一种扇出型晶圆级芯片封装结构及封装方法 |
TWI642335B (zh) * | 2017-12-11 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
KR102427643B1 (ko) | 2018-09-27 | 2022-08-01 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
JP6828795B2 (ja) * | 2019-12-05 | 2021-02-10 | オムロン株式会社 | 電子装置およびその製造方法 |
CN112599493A (zh) * | 2020-12-22 | 2021-04-02 | 珠海越亚半导体股份有限公司 | 一种两面嵌埋玻璃基板及其制造方法 |
-
2000
- 2000-09-12 JP JP2000276514A patent/JP3809053B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106816416A (zh) * | 2015-11-27 | 2017-06-09 | 蔡亲佳 | 半导体嵌入式混合封装结构及其制作方法 |
CN106816416B (zh) * | 2015-11-27 | 2020-02-14 | 蔡亲佳 | 半导体嵌入式混合封装结构及其制作方法 |
US11094640B2 (en) | 2018-11-20 | 2021-08-17 | Samsung Electronics Co., Ltd. | Package module |
US10811328B1 (en) | 2019-04-03 | 2020-10-20 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
JP2001274034A (ja) | 2001-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3809053B2 (ja) | 電子部品パッケージ | |
JP4512497B2 (ja) | コンデンサ内蔵パッケージ基板及びその製法 | |
JP4695192B2 (ja) | インターポーザ | |
US7536780B2 (en) | Method of manufacturing wiring substrate to which semiconductor chip is mounted | |
JP5258045B2 (ja) | 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法 | |
US6524352B2 (en) | Method of making a parallel capacitor laminate | |
US7078269B2 (en) | Substrate fabrication method and substrate | |
JP4912992B2 (ja) | キャパシタ内蔵基板及びその製造方法 | |
US7025607B1 (en) | Capacitor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate | |
US8324513B2 (en) | Wiring substrate and semiconductor apparatus including the wiring substrate | |
JP5188256B2 (ja) | キャパシタ部品の製造方法 | |
US7358591B2 (en) | Capacitor device and semiconductor device having the same, and capacitor device manufacturing method | |
US20020122283A1 (en) | Capacitor, circuit board with built-in capacitor and method for producing the same | |
US7460359B2 (en) | Thin multi-terminal capacitor and method of manufacturing the same | |
JP2001332445A (ja) | コンデンサ | |
JPH06318672A (ja) | 薄膜コンデンサの形成方法、薄膜コンデンサの製造方法、薄膜バイパスコンデンサの製造方法および薄膜コンデンサ | |
KR20030040083A (ko) | 박막 커패시터를 일체로 형성한 다층 배선 기판의 제조 방법 | |
JP2013004576A (ja) | 半導体装置 | |
JP4584700B2 (ja) | 配線基板の製造方法 | |
JP2010027948A (ja) | キャパシタ、キャパシタ内蔵基板及びキャパシタの製造方法 | |
US10510638B2 (en) | Electronic component-embedded board | |
JP2001144245A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP3838876B2 (ja) | 多層回路基板の製造方法 | |
JP2950587B2 (ja) | 固体電解コンデンサおよびその製造方法 | |
JP4213529B2 (ja) | 積層モジュール基板及びその製造方法並びに半導体ic搭載モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060519 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3809053 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140526 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |