JP4379693B2 - 半導体装置およびその製造方法 - Google Patents
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Description
この発明は半導体装置およびその製造方法に関する。
従来のマルチチップ半導体装置として、例えばリードフレームのアイランド上に複数の半導体チップを搭載して各半導体チップを内部リードとワイヤボンディングし、これら搭載された複数の半導体チップを一括して樹脂モールドしたものが知られている（例えば、特許文献１参照）。しかしながら、このような半導体装置では、複数の半導体チップを１枚のリードフレーム上に配列して実装しているため、実装面積が大きくなり、また、リードフレームを用いてワイヤによりボンディングする方法であるため、価格も高価となっていた。
一方、実装面積を小さくするため、それぞれ、両面回路基板の一面上に半導体チップを設けた複数のチップ基板構造体を積層し、熱プレス方式などにより一括して積層構造となしたものがある（例えば、特許文献２参照）。
ところで、特許文献２に記載の半導体装置では、それぞれ、別体として形成して各チップ基板構造体を積層して実装するので、ボンディング部分の強度上の信頼性に問題があるばかりでなく、各チップ基板構造体間に間隙が生じるため薄型化に限界があり、さらに、制御用とメモリ用など、異種の半導体チップを積層することは、回路の接続が難しくなるので、実質的には困難な方法であった。
そこで、この発明は、小さい実装面積を維持しながら一層の薄型化を図ることができ、かつ、接続部の強度上の信頼性を確保することができる半導体装置およびその製造方法を提供することを目的とする。
請求項１に記載の発明は、半導体基板上に柱状電極が形成され、該柱状電極間に封止膜
が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、周囲を絶縁材により上面を上層絶縁膜により覆うことにより密封状態となし、前記上層絶縁膜上に上層再配線を設け、前記ベース板下面に、下層絶縁膜を介して下層再配線を設け、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部により前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続すると共に、前記下層再配線に第２の半導体構成体を接続して実装したことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体に
おける前記柱状電極と前記封止膜はその上面が面一となっていることを特徴とするもので
ある。
請求項３に記載の発明は、請求項１に記載の発明において、前記上層絶縁膜上に設けられた前記上層再配線は、絶縁膜を介して複数層積層して設けられ、さらに、最上層の上層
再配線の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とするものであ
る。
請求項４に記載の発明は、請求項３に記載の発明において、前記最上層の上層再配線の
接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記下層絶縁膜を介して設
けられた前記下層再配線は、絶縁膜を介して複数層積層して設けられ、さらに、最下層の
下層再配線の接続パッド部を除く部分を覆う最下層絶縁膜を有し、前記最下層絶縁膜下に
前記第２の半導体構成体が前記最下層の下層再配線の接続パッド部に接続されて設けられ
ていることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体の
半導体基板はＳＯＩを構成し、前記上層配線はべたパターンからなるグラウンド配線を構
成し、前記ＳＯＩの配線パターンと前記グラウンド配線によりマイクロストリップライン
構造が構成されていることを特徴とするものである。
請求項７に記載の発明は、半導体基板上に柱状電極が形成され、該柱状電極間に封止膜が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、該ベース板、絶縁材および上層絶縁膜により密封して形成する工程と、前記上層絶縁膜上に上層再配線を形成する工程と、前記ベース板下面に、下層絶縁膜を介して下層再配線を形成し、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部に接続された前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続する工程と、前記下層再配線に第２の半導体構成体を接続する工程と、前記ベース板、前記絶縁材および前記上層絶縁膜を切断して少なくとも１つの前記第１の半導体構成体および少なくとも１つの前記第２の半導体構成体を有する半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記第１の半導体構成体おける前記柱状電極の上面と前記封止膜の上面を面一とする工程を有することを特徴とする
ものである。
請求項９に記載の発明は、請求項７に記載の発明において、前記上層絶縁膜上に前記上
層再配線を、絶縁膜を介して複数層積層して形成し、さらに、最上層の上層再配線の接続
パッド部を除く部分を覆う最上層絶縁膜を形成する工程を有することを特徴とするもので
ある。
請求項１０に記載の発明は、請求項９に記載の発明において、前記最上層の上層再配線
の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
請求項１１に記載の発明は、請求項７に記載の発明において、前記下層絶縁膜下に前記
下層再配線を、絶縁膜を介して複数層積層して形成し、さらに、最下層の下層再配線の接
続パッド部を除く部分を覆う最下層絶縁膜を形成する工程を有し、前記最下層絶縁膜下に
前記第２の半導体構成体を前記最下層の下層再配線の接続パッド部に接続させて実装する
ことを特徴とするものである。
が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、周囲を絶縁材により上面を上層絶縁膜により覆うことにより密封状態となし、前記上層絶縁膜上に上層再配線を設け、前記ベース板下面に、下層絶縁膜を介して下層再配線を設け、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部により前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続すると共に、前記下層再配線に第２の半導体構成体を接続して実装したことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体に
おける前記柱状電極と前記封止膜はその上面が面一となっていることを特徴とするもので
ある。
請求項３に記載の発明は、請求項１に記載の発明において、前記上層絶縁膜上に設けられた前記上層再配線は、絶縁膜を介して複数層積層して設けられ、さらに、最上層の上層
再配線の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とするものであ
る。
請求項４に記載の発明は、請求項３に記載の発明において、前記最上層の上層再配線の
接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記下層絶縁膜を介して設
けられた前記下層再配線は、絶縁膜を介して複数層積層して設けられ、さらに、最下層の
下層再配線の接続パッド部を除く部分を覆う最下層絶縁膜を有し、前記最下層絶縁膜下に
前記第２の半導体構成体が前記最下層の下層再配線の接続パッド部に接続されて設けられ
ていることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体の
半導体基板はＳＯＩを構成し、前記上層配線はべたパターンからなるグラウンド配線を構
成し、前記ＳＯＩの配線パターンと前記グラウンド配線によりマイクロストリップライン
構造が構成されていることを特徴とするものである。
請求項７に記載の発明は、半導体基板上に柱状電極が形成され、該柱状電極間に封止膜が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、該ベース板、絶縁材および上層絶縁膜により密封して形成する工程と、前記上層絶縁膜上に上層再配線を形成する工程と、前記ベース板下面に、下層絶縁膜を介して下層再配線を形成し、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部に接続された前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続する工程と、前記下層再配線に第２の半導体構成体を接続する工程と、前記ベース板、前記絶縁材および前記上層絶縁膜を切断して少なくとも１つの前記第１の半導体構成体および少なくとも１つの前記第２の半導体構成体を有する半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記第１の半導体構成体おける前記柱状電極の上面と前記封止膜の上面を面一とする工程を有することを特徴とする
ものである。
請求項９に記載の発明は、請求項７に記載の発明において、前記上層絶縁膜上に前記上
層再配線を、絶縁膜を介して複数層積層して形成し、さらに、最上層の上層再配線の接続
パッド部を除く部分を覆う最上層絶縁膜を形成する工程を有することを特徴とするもので
ある。
請求項１０に記載の発明は、請求項９に記載の発明において、前記最上層の上層再配線
の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
請求項１１に記載の発明は、請求項７に記載の発明において、前記下層絶縁膜下に前記
下層再配線を、絶縁膜を介して複数層積層して形成し、さらに、最下層の下層再配線の接
続パッド部を除く部分を覆う最下層絶縁膜を形成する工程を有し、前記最下層絶縁膜下に
前記第２の半導体構成体を前記最下層の下層再配線の接続パッド部に接続させて実装する
ことを特徴とするものである。
この発明によれば、半導体基板上に柱状電極が形成され、該柱状電極間に封止膜が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、一方がグラウンド配線とされた平坦なベース板上に搭載し、周囲を絶縁材により上面を上層絶縁膜により覆うことにより密封状態となし、前記上層絶縁膜上に上層再配線を設け、前記ベース板、前記絶縁材および前記上層絶縁膜に複数の上下導通部を設け、前記ベース板上に直接、あるいは下層絶縁膜を介して下層再配線を設け、前記第１の上下導通部により前記上層再配線と前記下層再配線とを接続し、前記第２の上下導通部により前記上層再配線を前記上層配線または前記下層配線の少なくともいずれかに接続すると共に、少なくとも前記上層再配線または前記下層再配線のいずれかに第２の半導体構成体を接続して実装しているので、小さい実装面積を維持しながら一層の薄型化を図ることができ、かつ、接続部の強度上の信頼性を確保することができる。
図１はこの発明の一実施形態としての半導体装置の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂等からなる平面矩形形状のベース板１を備えている。ベース板１の上面には銅箔からなる上層配線２が設けられ、下面には銅箔からなる下層配線３が設けられている。この場合、上層配線２はべたパターンからなるグラウンド配線であり、下層配線３はべたパターンからなる電源配線である。
上層配線２の上面には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体４の下面がダイボンド材からなる接着層５を介して接着されている。この場合、半導体構成体４は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体４を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体４の構成について説明する。
半導体構成体４はシリコン基板（半導体基板）６を備えている。シリコン基板６は接着層５を介してベース板１に接着されている。シリコン基板６の上面には所定の機能（例えばＣＰＵとしての機能）の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド７が集積回路に接続されて設けられている。接続パッド７の中央部を除くシリコン基板６の上面には酸化シリコン等からなる絶縁膜８が設けられ、接続パッド７の中央部は絶縁膜８に設けられた開口部９を介して露出されている。
絶縁膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）１０が設けられている。この場合、絶縁膜８の開口部９に対応する部分における保護膜１０には開口部１１が設けられている。保護膜１０の上面には銅等からなる下地金属層１２が設けられている。下地金属層１２の上面全体には銅からなる再配線１３が設けられている。下地金属層１２を含む再配線１３の一端部は、両開口部９、１１を介して接続パッド７に接続されている。
再配線１３の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１４が設けられている。再配線１３を含む保護膜１０の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１５がその上面が柱状電極１４の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体４は、シリコン基板６、接続パッド７、絶縁膜８を含み、さらに、保護膜１０、再配線１３、柱状電極１４、封止膜１５を含んで構成されている。
半導体構成体４の周囲における上層配線２を含むベース板１の上面には矩形枠状の絶縁層１６がその上面が半導体構成体４の上面とほぼ面一となるように設けられている。絶縁層１６は、例えば、熱硬化性樹脂、あるいは、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものからなっている。
半導体構成体４および絶縁層１６の上面には第１の上層絶縁膜１７がその上面を平坦とされて設けられている。第１の上層絶縁膜１７は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を分散させたものである。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。
柱状電極１４の上面中央部に対応する部分における第１の上層絶縁膜１７には開口部１８が設けられている。第１の上層絶縁膜１７の上面には銅等からなる第１の上層下地金属層１９が設けられている。第１の上層下地金属層１９の上面全体には銅からなる第１の上層再配線２０が設けられている。第１の上層下地金属層１９を含む第１の上層再配線２０の一端部は、第１の上層絶縁膜１７の開口部１８を介して柱状電極１４の上面に接続されている。
第１の上層再配線２０を含む第１の上層絶縁膜１７の上面には第１の上層絶縁膜１７と同一の材料からなる第２の上層絶縁膜２１が設けられている。第１の上層再配線２０の接続パッドの少なくとも一部に対応する部分における第２の上層絶縁膜２１には開口部２２が設けられている。第２の上層絶縁膜２１の上面には銅等からなる第２の上層下地金属層２３が設けられている。第２の上層下地金属層２３の上面全体には銅からなる第２の上層再配線２４が設けられている。第２の上層下地金属層２３を含む第２の上層再配線２４の少なくとも一部の一端部は、第２の上層絶縁膜２１の開口部２２を介して第１の上層再配線２０の接続パッド部に接続されている。
第２の上層再配線２４を含む第２の上層絶縁膜２１の上面にはソルダーレジスト等からなる最上層絶縁膜２５が設けられている。第２の上層再配線２４の接続パッド部に対応する部分における最上層絶縁膜２５には開口部２６が設けられている。開口部２６内およびその上方には半田ボール２７が第２の上層再配線２４の接続パッド部に接続されて設けられている。複数の半田ボール２７は、最上層絶縁膜２５上にマトリクス状に配置されている。
下層配線３を含むベース板１の下面には第１の上層絶縁膜１７と同一の材料からなる第１の下層絶縁膜３１がその下面を平坦とされて設けられている。第１の下層絶縁膜３１の下面には銅等からなる第１の下層下地金属層３２が設けられている。第１の下層下地金属層３２の下面全体には銅からなる第１の下層再配線３３が設けられている。
第１の下層再配線３３を含む第１の下層絶縁膜３１の下面には第１の上層絶縁膜１７と同一の材料からなる第２の下層絶縁膜３４が設けられている。第１の下層再配線３３の接続パッド部に対応する部分における第２の下層絶縁膜３４には開口部３５が設けられている。第２の下層絶縁膜３４の下面には銅等からなる第２の下層下地金属層３６が設けられている。第２の下層下地金属層３６の下面全体には銅からなる第２の下層再配線３７が設けられている。第２の下層下地金属層３６を含む第２の下層再配線３７の少なくとも一部の一端部は、第２の下層絶縁膜３４の開口部３５を介して第１の下層再配線３３の接続パッド部に接続されている。
第２の下層再配線３７を含む第２の下層絶縁膜３４の下面にはソルダーレジスト等からなる最下層絶縁膜３８が設けられている。第２の下層再配線３７の接続パッド部に対応する部分における最下層絶縁膜３８には開口部３９が設けられている。最下層絶縁膜３８の下面には複数の半導体構成体４０が、その上面に設けられた半田ボール４１が最下層絶縁膜３８の開口部３９を介して第２の下層再配線３７の接続パッド部に接続されて、実装されている。
半導体構成体４０は、詳細には図示していないが、ベアチップ、ＢＧＡ(ball grid array)、ＣＳＰ等のいずれであってもよく、シリコン等からなる半導体基板の上面には所定の機能（例えば半導体メモリとしての機能）の集積回路が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッドが集積回路に接続されて設けられ、接続パッド自体または該接続パッドに接続された柱状電極等からなる外部接続用電極上に半田ボール４１が設けられた構造となっている。
第２の上層下地金属層２３を含む第２の上層再配線２４の少なくとも一部と第２の下層下地金属層３６を含む第２の下層再配線３７の少なくとも一部とは、第２の上層絶縁膜２１、第１の上層下地金属層１９を含む第１の上層再配線２０、第１の上層絶縁膜１７、絶縁層１６、上層配線２および下層配線３を含むベース板１、第１の下層絶縁膜３１、図１では図示しない位置に設けられている第１の下層下地金属層３２を含む第１の下層再配線３３および第２の下層絶縁膜３４の所定の箇所に設けられた貫通孔４２の内壁面に設けられた銅等からなる下地金属層４３ａと銅層４３ｂとからなる上下導通部４３を介して接続されている。
この場合、上下導通部４３内には、上下配線の電気的な導通を良くするために、銅ペースト、銀ペースト、導電性樹脂等からなる導電材４４が充填されているが、絶縁性樹脂が充填されていてもよく、また、空洞であってもよい。
ここで、一例として、半導体構成体４のグラウンド用の柱状電極１４は、第１の上層再配線２０および上下導通部４３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４の電源用の柱状電極１４は、第１の上層再配線２０および上下導通部４３を介して、電源配線を構成する下層配線３に接続されている。
半導体構成体４０のグラウンド用の半田ボール４１は、第２の下層再配線３７および上下導通部４３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４０の電源用の半田ボール４１は、第２の下層再配線３７および上下導通部４３を介して、電源配線を構成する下層配線３に接続されている。
半導体構成体４の信号用の柱状電極１４と半導体構成体４０の信号用の半田ボール４１とは、第１の上層再配線２０、上下導通部４３、第１の下層再配線３３および第２の下層再配線３７を介して接続されている。そして、グラウンド配線はグラウンド用の半田ボール２７に接続され、電源配線は電源用の半田ボール２７に接続され、信号配線は信号用の半田ボール２７に接続されている。
半導体装置の各部の厚さ寸法の一例を示せば、シリコン基板６は０．１〜０．３ｍｍ、柱状電極１４は０．０８〜１．２ｍｍで、半導体構成体４０は全体で、０．２５〜．０３５ｍｍ、第１の上層絶縁膜１７〜最上層絶縁膜２５迄が合計で０．２〜０．２５ｍｍ、ベース板１〜最下層絶縁膜３８迄が合計で０．２５〜０．３ｍｍ、半導体構成体４０が０．２５〜０．３ｍｍであり、全体の厚さは、１．０〜１．２ｍｍである。
ところで、ベース板１のサイズを半導体構成体４のサイズよりもある程度大きくしているのは、シリコン基板６上の接続パッド７の数の増加に応じて、半田ボール２７の配置領域を半導体構成体４のサイズよりもある程度大きくし、これにより、第２の上層再配線２４の接続パッド部（最上層絶縁膜２５の開口部３９内の部分）のサイズおよびピッチを柱状電極１４のサイズおよびピッチよりも大きくするためである。
このため、マトリクス状に配置された第２の上層再配線２４の接続パッド部は、半導体構成体４に対応する領域のみでなく、半導体構成体４の周側面の外側に設けられた絶縁層１６に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２７のうち、少なくとも最外周の半田ボール２７は半導体構成体４よりも外側に位置する周囲に配置されている。
また、この半導体装置では、上下面に上層配線２および下層配線３を有するベース板１上にＣＰＵを構成する半導体構成体４を設け、ベース板１下に半導体メモリを構成する複数の半導体構成体４０を設けているので、機能の異なる半導体構成体４、４０を備えても、実装面積を小さくすることができる。また、ベース板１の上下面に銅箔からなる上層配線２および下層配線３を設けているので、これらの配線２、３をビルドアップ工法により形成する場合と比較して、工程数を少なくすることができる。
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体４の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）６上にアルミニウム系金属等からなる接続パッド７、酸化シリコン等からなる絶縁膜８およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜１０が設けられ、接続パッド７の中央部が絶縁膜８および保護膜１０に形成された開口部９、１１を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板６には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド７は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
次に、図３に示すように、両開口部９、１１を介して露出された接続パッド７の上面を含む保護膜１０の上面全体に下地金属層１２を形成する。この場合、下地金属層１２は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層１２の上面にメッキレジスト膜５１をパターン形成する。この場合、再配線１３形成領域に対応する部分におけるメッキレジスト膜５１には開口部５２が形成されている。次に、下地金属層１２をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５１の開口部５２内の下地金属層１２の上面に再配線１３を形成する。次に、メッキレジスト膜５１を剥離する。
次に、図４に示すように、再配線１３を含む下地金属層１２の上面にメッキレジスト膜５３をパターン形成する。この場合、柱状電極１４形成領域に対応する部分におけるメッキレジスト膜５３には開口部５４が形成されている。次に、下地金属層１２をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５３の開口部５４内の再配線１３の接続パッド部上面に柱状電極１４を形成する。次に、メッキレジスト膜５３を剥離し、次いで、再配線１３をマスクとして下地金属層１２の不要な部分をエッチングして除去すると、図５に示すように、再配線１３下にのみ下地金属層１２が残存される。
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１４および再配線１３を含む保護膜１０の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１５をその厚さが柱状電極１４の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１４の上面は封止膜１５によって覆われている。
次に、封止膜１５および柱状電極１４の上面側を適宜に研磨し、図７に示すように、柱状電極１４の上面を露出させ、且つ、この露出された柱状電極１４の上面を含む封止膜１５の上面を平坦化する。ここで、柱状電極１４の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１４の高さにばらつきがあるため、このばらつきを解消して、柱状電極１４の高さを均一にするためである。
次に、図８に示すように、シリコン基板６の下面全体に接着層５を接着する。接着層５は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板６に固着する。次に、シリコン基板６に固着された接着層５をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板６の下面に接着層５を有する半導体構成体４が複数個得られる。
このようにして得られた半導体構成体４では、シリコン基板６の下面に接着層５を有するため、ダイシング工程後に各半導体構成体４のシリコン基板６の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体４のシリコン基板６の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
次に、このようにして得られた半導体構成体４を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。この場合、ベース板１の上下面には当初銅箔がラミネートされているが、これらの銅箔をフォトリソグラフィ法によりパターニングすることにより、上層配線２および下層配線３が形成されている。
次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体４のシリコン基板６の下面に接着された接着層５を接着する。ここでの接着は、加熱加圧により、接着層５を本硬化させる。次に、半導体構成体４間および最外周に配置された半導体構成体４の外側におけるベース板１の上面に、例えばスクリーン印刷法やスピンコーティング法等により、第１の絶縁材料１６ａを形成し、さらにその上面にシート状の第２の絶縁材料１７ａを配置する。また、ベース板１の下面にシート状の第３の絶縁材料３１ａを配置する。
第１の絶縁材料１６ａは、例えば、熱硬化性樹脂、あるいは、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものである。シート状の第２、第３の絶縁材料１７ａ、３１ａは、限定する意味ではないが、ビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。しかしながら、第２、第３の絶縁材料１７ａ、３１ａとして、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、またはフィラーが混入されない、熱硬化性樹脂のみからなる材料を用いることもできる。
次に、図１１に示す一対の加熱加圧板５５、５６を用いて、第１〜第３の絶縁材料１６ａ、１７ａ、３１ａを加熱加圧する。すると、半導体構成体４間および最外周に配置された半導体構成体４の外側におけるベース板１の上面に絶縁層１６が形成され、半導体構成体４および絶縁層１６の上面に第１の上層絶縁膜１７が形成され、ベース板１の下面に第１の下層絶縁膜３１が形成される。
この場合、第１の上層絶縁膜１７の上面は、上側の加熱加圧板５５の下面によって押さえ付けられるため、平坦面となる。また、第１の下層絶縁膜３１の下面は、下側の加熱加圧板５６の上面によって押さえ付けられるため、平坦面となる。したがって、第１の上層絶縁膜１７の上面および第１の下層絶縁膜３１の下面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体４に対して第１の上層絶縁膜１７の上面および第１の下層絶縁膜３１の下面の平坦化を一括して簡単に行なうことができる。
次に、図１２に示すように、レーザビームを照射するレーザ加工により、柱状電極１４の上面中央部に対応する部分における第１の上層絶縁膜１７に開口部１８を形成する。この場合、第１の下層絶縁膜３１には開口部は形成しない。次に、必要に応じて、第１の上層絶縁膜１７の開口部１８内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１３に示すように、開口部１８を介して露出された柱状電極１４の上面を含む第１の上層絶縁膜１７の上面全体および第１の下層絶縁膜３１の下面全体に、銅の無電解メッキ等により、第１の上層下地金属層１９および第１の下層下地金属層３２を形成する。次に、第１の上層下地金属層１９の上面に上層メッキレジスト膜６１をパターン形成し、また、第１の下層下地金属層３２の下面に下層メッキレジスト膜６２をパターン形成する。この場合、第１の上層再配線２０形成領域に対応する部分における上層メッキレジスト膜６１には開口部６３が形成されている。また、第１の下層再配線３３形成領域に対応する部分における下層メッキレジスト膜６２には開口部６４が形成されている。
次に、下地金属層１９、３２をメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜６１の開口部６３内の第１の上層下地金属層１９の上面に第１の上層再配線２０を形成し、また、下層メッキレジスト膜６２の開口部６４内の第１の下層下地金属層３２の下面に第１の下層再配線３３を形成する。
次に、両メッキレジスト膜６１、６２を剥離し、次いで、第１の上層再配線２０および第１の下層再配線３３をマスクとして第１の上層下地金属層１９および第１の下層下地金属層３２の不要な部分をエッチングして除去すると、図１４に示すように、第１の上層再配線２０下にのみ第１の上層下地金属層１９が残存され、また、第１の下層再配線３３上にのみ第１の下層下地金属層３２が残存される。
次に、図１５に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、第１の上層再配線２０を含む第１の上層絶縁膜１７の上面に第２の上層絶縁膜２１を形成し、また、第１の下層再配線３３を含む第１の下層絶縁膜３１の下面に第２の下層絶縁膜３４を形成する。第２の上層絶縁膜２１および２の下層絶縁膜３４の材料は、第１の上層絶縁膜１７と同一の材料を用いることができるが、第１の上層絶縁膜１７に関して記載した材料の中で、第１の上層絶縁膜１７とは異なる材料で形成するようにしてもよい。
次に、図１６に示すように、レーザビームを照射するレーザ加工により、第１の上層再配線２０の接続パッド部の少なくとも一部に対応する部分における第２の上層絶縁膜２１に開口部２２を形成し、また、第１の下層再配線３３の接続パッド部の少なくとも一部に対応する部分における第２の下層絶縁膜３４に開口部３５を形成形成する。
また、メカニカルドリルを用いて、またはＣＯ２レーザビームを照射するレーザ加工により、あるいはパンチング等により、第２の上層絶縁膜２１、第１の上層下地金属層１９を含む第１の上層再配線２０、第１の上層絶縁膜１７、絶縁層１６、上層配線２および下層配線３を含むベース板１、第１の下層絶縁膜３１、図１６では図示しない位置に設けられている第１の下層下地金属層３２を含む第１の下層再配線３３および第２の下層絶縁膜３４の所定の箇所に貫通孔４２を形成する。次に、必要に応じて、開口部２２、３５内および貫通孔４２内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１７に示すように、開口部２２を介して露出された第１の上層再配線２０の接続パッド部を含む第２の上層絶縁膜２１の上面全体、開口部３５を介して露出された第１の下層再配線３３の接続パッド部を含む第２の下層絶縁膜３４の下面全体および貫通孔４２の内壁面に、銅の無電解メッキ等により、第２の上層下地金属層２３、第２の下層下地金属層３６、下地金属層４３ａを形成する。
次に、第２の上層下地金属層２３の上面に上層メッキレジスト膜６５をパターン形成し、また、第２の下層下地金属層３６の下面に下層メッキレジスト膜６６をパターン形成する。この場合、貫通孔４２を含む第２の上層再配線２４形成領域に対応する部分における上層メッキレジスト膜６５には開口部６７が形成されている。また、貫通孔４２を含む第２の下層再配線３７形成領域に対応する部分における下層メッキレジスト膜６６には開口部６８が形成されている。
次に、下地金属層２３、３６、４３ａをメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜６５の開口部６７内の第２の上層下地金属層２３の上面に第２の上層再配線２４を形成し、また、下層メッキレジスト膜６６の開口部６８内の第２の下層下地金属層３６の下面に第２の下層再配線３７を形成し、さらに、貫通孔４２内の下地金属層４３ａの表面に銅層４３ｂを形成する。
次に、両メッキレジスト膜６５、６６を剥離し、次いで、第２の上層再配線２４および第２の下層再配線３７をマスクとして第２の上層下地金属層２３および第２の下層下地金属層３６の不要な部分をエッチングして除去すると、図１８に示すように、第２の上層再配線２４下にのみ第２の上層下地金属層２３が残存され、また、第２の下層再配線３７上にのみ第２の下層下地金属層３６が残存される。
この状態では、一例として、半導体構成体４のグラウンド用の柱状電極１４は、第１の上層再配線２０および上下導通部４３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４の電源用の柱状電極１４は、第１の上層再配線２０および上下導通部４３を介して、電源配線を構成する下層配線３に接続されている。
半導体構成体４０のグラウンド用の半田ボール４１は、第２の下層再配線３７および上下導通部４３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４０の電源用の半田ボール４１は、第２の下層再配線３７および上下導通部４３を介して、電源配線を構成する下層配線３に接続されている。
半導体構成体４の信号用の柱状電極１４と半導体構成体４０の信号用の半田ボール４１とは、第１の上層再配線２０、上下導通部４３、第１の下層再配線３３および第２の下層再配線３７を介して接続されている。
次に、図１９に示すように、スクリーン印刷法等により、上下導通部４３内に銅ペースト、銀ペースト、導電性樹脂等からなる導電材４４を充填する。次に、必要に応じて、貫通孔４２から突出された余分の導電材４４をバフ研磨等により除去する。次に、スクリーン印刷法やスピンコーティング法等により、第２の上層再配線２４を含む第２の上層絶縁膜２１の上面にソルダーレジスト等からなる最上層絶縁膜２５を形成する。この場合、第２の上層再配線２４の接続パッド部に対応する部分における最上層絶縁膜２５には開口部２６が形成されている。
また、スクリーン印刷法やスピンコーティング法等により、第２の下層再配線３７を含む第２の下層絶縁膜３４の下面にソルダーレジスト等からなる最下層絶縁膜３８を形成する。この場合、第２の下層再配線３７の接続パッド部に対応する部分における最下層絶縁膜３８には開口部３９が形成されている。
次に、最下層絶縁膜３８の下面に複数の半導体構成体４０を、その上面に設けられた半田ボール４１を最下層絶縁膜３８の開口部３９を介して第２の下層再配線３７の接続パッド部に接続されて、実装する。次に、開口部２６内およびその上方に半田ボール２７を第２の上層再配線２４の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体４間において、最上層絶縁膜２５、第２の上層絶縁膜２１、第１の上層絶縁膜１７、絶縁層１６、ベース板１、第１の下層絶縁膜３１、第２の下層絶縁膜３４および最下層絶縁膜３８を切断すると、図１に示す半導体装置が複数個得られる。
以上のように、上記製造方法では、ベース板１上に複数の半導体構成体４をを配置複数の半導体構成体４に対して、上層配線２、下層配線３、第１、第２の上層再配線２０、２４、第１、第２の下層再配線３３、３７、上下導通部４３および半田ボール２７の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。この際、各絶縁膜および再配線を密着して積層して形成するので、従来に比し、全体の厚さを大幅に薄型化することが可能である。
また、図１１に示す製造工程以降では、ベース板１と共に複数の半導体構成体４を搬送することができるので、これによっても製造工程を簡略化することができる。また、電極と再配線、再配線と再配線とはメッキにより接続するので、熱圧着による方法に比し、強度上の信頼性を確保することができる。この場合、柱状電極１４と第１の上層再配線２０との接続では、柱状電極１４は０．１ｍｍ程度の高さを有しているので、環境の変化でシリコン基板６と回路基板(図示せず）熱膨張係数の相違による応力が生じた場合でも、水平方向に揺らぎを生じることができ、応力の集中を緩和することができる。
なお、上記実施形態では、上層配線２をべたパターンからなるグラウンド配線とし、下層配線３をべたパターンからなる電源配線とした場合について説明したが、これら限らず、その逆としてもよい。また、上層配線２または下層配線３により、べたパターンからなるシールド層を形成するようにしてもよく、また、通常の配線パターンを形成するようにしてもよい。
また、上記実施形態では、半導体構成体４のシリコン基板６によりＣＰＵを構成した場合について説明したが、これに限定されるものではない。例えば、半導体構成体４のシリコン基板６により、シリコン基板上に絶縁膜を形成し、その上に薄膜トランジスタを形成してなるＳＯＩ(silicon on insulator)を構成するようにしてもよい。この場合、上層配線２をべたパターンからなるグラウンド配線とし、接着層５を導電性接着層とし、シリコン基板上に配線パターンとグラウンド配線を構成する上層配線２とにより、マイクロストリップライン構造を形成するようにしてもよい。
また、上記実施形態では、上層再配線および下層再配線を共に２層とした場合について説明したが、これに限らず、１層または３層以上としてもよく、また、同数層ではなく異数層としてもよい。さらに、最下層絶縁膜３８下にコンデンサや抵抗等からなるチップ部品を実装するようにしてもよい。
さらに、上記実施形態では、半導体構成体４０をベース板１の下面側における最下層である第２の下層再配線３７上に実装しているが、半導体構成体４０は最上層である第２の上層再配線２４上のみに実装するようにしたり、あるいは第２の下層再配線３７上および第２の上層再配線２４上の両面に実装してもよい。また、ベース板１の下面側に半導体構成体４０を実装する場合、第２の下層絶縁膜３４、第２の下層再配線３７を設けて、該第２の下層再配線３７に半導体構成体４０をボンディングしているが、ベース板１の下面に、直接、下層再配線を設け、該下層再配線に半導体構成体４０を実装するようにしてもよい。また、ベース板１上に搭載された半導体構成体４は、フェースアップ実装となしているが、ベース板１にパッド部を設けて、フェースダウン実装とすることもできる。
１ ベース板
２ 上層配線
３ 下層配線
４ 半導体構成体(第１の半導体構成体）
５ 接着層
６ シリコン基板
７ 接続パッド
１３ 再配線
１４ 柱状電極
１５ 封止膜
１６ 絶縁層
１７ 第１の上層絶縁膜
２０ 第１の上層再配線
２１ 第２の上層絶縁膜
２４ 第２の上層再配線
２５ 最上層絶縁膜
２７ 半田ボール
３１ 第１の下層絶縁膜
３３ 第１の下層再配線
３４ 第２の下層絶縁膜
３７ 第２の下層再配線
３８ 最下層絶縁膜
４０ 半導体構成体(第２の半導体構成体）
４２ 貫通孔
４３ 上下導通部
２ 上層配線
３ 下層配線
４ 半導体構成体(第１の半導体構成体）
５ 接着層
６ シリコン基板
７ 接続パッド
１３ 再配線
１４ 柱状電極
１５ 封止膜
１６ 絶縁層
１７ 第１の上層絶縁膜
２０ 第１の上層再配線
２１ 第２の上層絶縁膜
２４ 第２の上層再配線
２５ 最上層絶縁膜
２７ 半田ボール
３１ 第１の下層絶縁膜
３３ 第１の下層再配線
３４ 第２の下層絶縁膜
３７ 第２の下層再配線
３８ 最下層絶縁膜
４０ 半導体構成体(第２の半導体構成体）
４２ 貫通孔
４３ 上下導通部
Claims (11)
- 半導体基板上に柱状電極が形成され、該柱状電極間に封止膜が設けられた第１の半導体構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、周囲を絶縁材により上面を上層絶縁膜により覆うことにより密封状態となし、前記上層絶縁膜上に上層再配線を設け、前記ベース板下面に、下層絶縁膜を介して下層再配線を設け、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部により前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続すると共に、前記下層再配線に第２の半導体構成体を接続して実装したことを特徴とする半導体装置。
- 請求項１に記載の発明において、前記第１の半導体構成体における前記柱状電極と前記
封止膜はその上面が面一となっていることを特徴とする半導体装置。 - 請求項１に記載の発明において、前記上層絶縁膜上に設けられた前記上層再配線は、絶
縁膜を介して複数層積層して設けられ、さらに、最上層の上層再配線の接続パッド部を除
く部分を覆う最上層絶縁膜を有することを特徴とする半導体装置。 - 請求項３に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記下層絶縁膜を介して設けられた前記下層再配線は、絶縁膜を介して複数層積層して設けられ、さらに、最下層の下層再配線の接続パッド部を除く部分を覆う最下層絶縁膜を有し、前記最下層絶縁膜下に前記第２の半導体構成体が前記最下層の下層再配線の接続パッド部に接続されて設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記第１の半導体構成体の半導体基板はＳＯＩを構成し、前記上層配線はべたパターンからなるグラウンド配線を構成し、前記ＳＯＩの配線パターンと前記グラウンド配線によりマイクロストリップライン構造が構成されていることを特徴とする半導体装置。
- 半導体基板上に柱状電極が形成され、該柱状電極間に封止膜が設けられた第１の半導体
構成体を、上下面に上層配線および下層配線を有し、前記配線の一方がグラウンド配線とされた平坦なベース板上に搭載し、該ベース板、絶縁材および上層絶縁膜により密封して形成する工程と、
前記上層絶縁膜上に上層再配線を形成する工程と、
前記ベース板下面に、下層絶縁膜を介して下層再配線を形成し、少なくとも前記下層絶縁膜、前記ベース板、前記絶縁材および前記上層絶縁膜を貫通した複数の上下導通部を設け、前記複数の上下導通部の第１の上下導通部に接続された前記上層再配線と前記下層再配線とを接続し、前記複数の上下導通部の第２の上下導通部に接続された前記上層再配線を、前記上層配線または前記下層配線の少なくともグラウンド配線のいずれかに接続する工程と、
前記下層再配線に第２の半導体構成体を接続する工程と、
前記ベース板、前記絶縁材および前記上層絶縁膜を切断して少なくとも１つの前記第１の半導体構成体および少なくとも１つの前記第２の半導体構成体を有する半導体装置
を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項７に記載の発明において、前記第１の半導体構成体おける前記柱状電極の上面と
前記封止膜の上面を面一とする工程を有することを特徴とする半導体装置の製造方法。 - 請求項７に記載の発明において、前記上層絶縁膜上に前記上層再配線を、絶縁膜を介し
て複数層積層して形成し、さらに、最上層の上層再配線の接続パッド部を除く部分を覆う
最上層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項９に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボー
ルを形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項７に記載の発明において、前記下層絶縁膜下に前記下層再配線を、絶縁膜を介し
て複数層積層して形成し、さらに、最下層の下層再配線の接続パッド部を除く部分を覆う
最下層絶縁膜を形成する工程を有し、前記最下層絶縁膜下に前記第２の半導体構成体を前
記最下層の下層再配線の接続パッド部に接続させて実装することを特徴とする半導体装置
の製造方法。
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