JP4513302B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4513302B2 JP4513302B2 JP2003347798A JP2003347798A JP4513302B2 JP 4513302 B2 JP4513302 B2 JP 4513302B2 JP 2003347798 A JP2003347798 A JP 2003347798A JP 2003347798 A JP2003347798 A JP 2003347798A JP 4513302 B2 JP4513302 B2 JP 4513302B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- rewiring
- insulating film
- connection pad
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 100
- 239000000758 substrate Substances 0.000 claims description 35
- 230000001681 protective effect Effects 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 238000007789 sealing Methods 0.000 claims description 16
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 208
- 239000010408 film Substances 0.000 description 118
- 239000010953 base metal Substances 0.000 description 43
- 238000000034 method Methods 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 239000010949 copper Substances 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000007747 plating Methods 0.000 description 15
- 229920005989 resin Polymers 0.000 description 15
- 239000011347 resin Substances 0.000 description 15
- 239000012790 adhesive layer Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 10
- 239000000945 filler Substances 0.000 description 8
- 229920001187 thermosetting polymer Polymers 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 229920000647 polyepoxide Polymers 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000003365 glass fiber Substances 0.000 description 5
- 239000009719 polyimide resin Substances 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000835 fiber Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000012779 reinforcing material Substances 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229920006231 aramid fiber Polymers 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229920001955 polyphenylene ether Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000007607 die coating method Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6661—High-frequency adaptations for passive devices
- H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
この発明は半導体装置に関する。
従来の半導体装置には、集積回路が形成されて接続パッドを有する半導体基板が配線基板に埋め込まれ、接続パッドに接続される外部接続用の端子が配線基板上に形成されるようにしたものがある。また、このような半導体装置において、半導体基板上に２つの端子部を有する薄膜回路素子が設けられ、薄膜回路素子の両端子部が接続パッドに接続されるように構成されたものがある。そして、薄膜回路素子として容量素子やアンテナ素子等の対向電極を備えて構成される対向導電層回路素子（回路素子）を設ける場合、半導体基板状に設けられた第１の絶縁層上に、第１の導電層、第２の絶縁層および第２の導電層を積層して、第１の導電層、第２の絶縁層および第２の導電層により対向導電層回路素子を形成し、各導電層を接続用の配線を介して接続パッドに接続するようにしたものがある。（例えば、特許文献１参照）
しかしながら、上記従来の半導体装置では、半導体基板上に対向電極を備えて構成される対向導電層回路素子を設けるようにした場合、第１の導電層、第２の絶縁層および第２の導電層を積層して構成しているため、半導体基板上に１層の再配線を形成する場合と比較して、少なくとも第２の導電層を形成しなければならず、製造工程数が増加するという問題がある。
そこで、この発明は、製造工程数を増加することなく、容量素子等の相対向する一対の導電層を有する対向導電層回路素子を形成することができる半導体装置を提供することを目的とする。
請求項１に記載の発明は、ベース板と、前記ベース板上に設けられ、且つ、複数の接続パッドを有する半導体基板および該半導体基板上に設けられた保護膜の開口部を介して前記接続パッドに電気的に接続されて設けられた再配線と、前記再配線を含む保護膜の上面に設けられた封止膜とを有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられた少なくとも１層の上層絶縁膜と、前記上層絶縁膜上に前記半導体構成体の再配線の接続パッド部に電気的に接続されて設けられ、外部接続用の接続パッド部を備える上層再配線と、前記封止膜および前記上層絶縁膜を介して相対向する一対の導電層を有し、前記一対の導電層の各々が前記接続パッドに電気的に接続される回路素子と、を備え、前記回路素子の一方の導電層は前記上層絶縁膜上に前記上層再配線と同一材料により設けられており、前記回路素子の他方の導電層は前記半導体構成体の前記保護膜上に設けられていることを特徴とするものである。
請求項２に記載の発明は、ベース板と、前記ベース板上に設けられ、且つ、複数の接続パッドを有する半導体基板および該半導体基板上に設けられた保護膜の開口部を介して前記接続パッドに電気的に接続されて設けられた再配線と、前記再配線の接続パッド部上面に設けられた柱状電極と、前記再配線を含む保護膜の上面に設けられ、前記柱状電極の上面と面一となるように設けられた封止膜とを有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に形成された第２の上層絶縁膜と、前記第１の上層絶縁膜上に前記半導体構成体の再配線の接続パッド部に電気的に接続されて設けられた第１の上層再配線と、前記第２の上層絶縁膜上に前記第１の上層再配線に電気的に接続されて設けられ、外部接続用の接続パッド部を備える第２の上層再配線と、前記第２の上層絶縁膜を介して相対向する一対の導電層を有し、前記一対の導電層の各々が前記接続パッドに電気的に接続される回路素子と、を備え、前記回路素子の一対の導電層の一方は、前記第１の上層絶縁膜上に、前記上層再配線と同一材料により形成され、他方は、前記第２の上層絶縁膜上に形成されることを特徴とするものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記上層絶縁膜上に、前記上層再配線の前記外部接続用の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記外部接続用の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項２に記載の発明において、前記第１の上層再配線は前記第１の上層絶縁膜に設けられた開口部を介して柱状電極の上面に接続されて設けられていることを特徴とするものである。
請求項６に記載の発明は、請求項１または２に記載の発明において、前記回路素子は容量素子であることを特徴とするものである。
請求項７に記載の発明は、請求項１または２に記載の発明において、前記回路素子はアンテナ素子であることを特徴とするものである。
請求項２に記載の発明は、ベース板と、前記ベース板上に設けられ、且つ、複数の接続パッドを有する半導体基板および該半導体基板上に設けられた保護膜の開口部を介して前記接続パッドに電気的に接続されて設けられた再配線と、前記再配線の接続パッド部上面に設けられた柱状電極と、前記再配線を含む保護膜の上面に設けられ、前記柱状電極の上面と面一となるように設けられた封止膜とを有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に形成された第２の上層絶縁膜と、前記第１の上層絶縁膜上に前記半導体構成体の再配線の接続パッド部に電気的に接続されて設けられた第１の上層再配線と、前記第２の上層絶縁膜上に前記第１の上層再配線に電気的に接続されて設けられ、外部接続用の接続パッド部を備える第２の上層再配線と、前記第２の上層絶縁膜を介して相対向する一対の導電層を有し、前記一対の導電層の各々が前記接続パッドに電気的に接続される回路素子と、を備え、前記回路素子の一対の導電層の一方は、前記第１の上層絶縁膜上に、前記上層再配線と同一材料により形成され、他方は、前記第２の上層絶縁膜上に形成されることを特徴とするものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記上層絶縁膜上に、前記上層再配線の前記外部接続用の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記外部接続用の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項２に記載の発明において、前記第１の上層再配線は前記第１の上層絶縁膜に設けられた開口部を介して柱状電極の上面に接続されて設けられていることを特徴とするものである。
請求項６に記載の発明は、請求項１または２に記載の発明において、前記回路素子は容量素子であることを特徴とするものである。
請求項７に記載の発明は、請求項１または２に記載の発明において、前記回路素子はアンテナ素子であることを特徴とするものである。
この発明によれば、接続パッドと接続パッドに接続される再配線を有する半導体基板が埋め込まれ、再配線に接続されて形成される上層再配線を介して外部接続用の端子が形成される半導体装置およびその製造方法において、相対向する一対の導電層を有する対向導電層回路素子の少なくとも一方の導電層を上層再配線と同一の平面上に設けているので、上層再配線と対向導電層回路素子の一方の導電層とを同一の材料によって同時に形成することができ、したがって製造工程数を増加することなく、容量素子やアンテナ素子等の対向導電層回路素子を形成することができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の一部の平面図を示し、図２は図１のＡ−Ａ線にほぼ沿う断面図を示し、図３は図１のＢ−Ｂ線にほぼ沿う断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）等を含浸させたもの、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料、あるいは、銅やアルミニウム等の金属材料からなっている。
図１はこの発明の第１実施形態としての半導体装置の一部の平面図を示し、図２は図１のＡ−Ａ線にほぼ沿う断面図を示し、図３は図１のＢ−Ｂ線にほぼ沿う断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）等を含浸させたもの、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料、あるいは、銅やアルミニウム等の金属材料からなっている。
ベース板１の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。ただし、この場合、半導体構成体２は、後述する、相対向する一対の導電層を有するコンデンサ（容量素子）等の対向導電層回路素子を形成する構成の一部を備えている。以下に、半導体構成体２の構成について説明する。
半導体構成体２は平面方形状のシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５、６が集積回路に接続されて設けられている。この場合、符号６で示す接続パッドは、後述するコンデンサの一対の導電層に接続されるものであり、シリコン基板４上に少なくとも２つ設けられている。
接続パッド５、６の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜７が設けられ、接続パッド５、６の中央部は絶縁膜７に設けられた開口部８を介して露出されている。絶縁膜７の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）９が設けられている。この場合、絶縁膜７の開口部８に対応する部分における保護膜９には開口部１０が設けられている。
両開口部８、１０を介して露出された接続パッド５、６の上面から保護膜９の上面の所定の箇所にかけて、銅等からなる下地金属層１１、１２、１３が設けられている。下地金属層１１、１２、１３の上面全体には銅からなる再配線１４および第１、第２の接続配線１５、１６が設けられている。
保護膜９の上面には銅等からなる正方形状の下地金属層１７が設けられている。下地金属層１７の上面全体には銅からなる下層導電層１８が設けられている。下地金属層１７を含む下層導電層１８の一部は、下地金属層１２を含む第１の接続配線１５を介して一方のコンデンサ用の接続パッド６に接続されている。
再配線１４の接続パッド部上面には銅からなる柱状電極２０が設けられている。第２の接続配線１６の接続パッド部上面には銅からなる柱状電極２１が設けられている。再配線１４、第１、第２の接続配線１５、１６および下層導電層１８を含む保護膜９の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜２２がその上面が柱状電極２０、２１の上面と面一となるように設けられている。
このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜７を含み、さらに、保護膜９、再配線１４、第１、第２の接続配線１５、１６、下層導電層１８、柱状電極２０、２１、封止膜２２を含んで構成されている。
半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層２３がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。絶縁層２３は、例えば、熱可塑性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものである。
半導体構成体２および絶縁層２３の上面には上層絶縁膜２４がその上面を平坦とされて設けられている。上層絶縁膜２４は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を含有させたものである。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。
上層絶縁膜２４の上面には銅等からなる下地金属層２５、２６が設けられている。下地金属層２５、２６の上面全体には銅からなる上層再配線２７および第３の接続配線２８が設けられている。下地金属層２５を含む上層再配線２７の一端部は、柱状電極２０の上面中央部に対応する部分における上層絶縁膜２４に設けられた開口部２９を介して柱状電極２０の上面に接続されている。下地金属層２６を含む第３の接続配線２８の一端部は、柱状電極２１の上面中央部に対応する部分における上層絶縁膜２４に設けられた開口部３０を介して柱状電極２１の上面に接続されている。
上層絶縁膜２４の上面には銅等からなる正方形状の下地金属層３１が設けられている。下地金属層３１の上面全体には銅からなる上層導電層３２が設けられている。下地金属層３１を含む上層導電層３２の一部は、下地金属層２６を含む第３の接続配線２８の他端部に接続されている。すなわち、上層導電層３２の一部は、第３の接続配線２８、柱状電極２１および第２の接続配線１６を介して他方のコンデンサ用の接続パッド６に接続されている。ここで、上層導電層３２と下層導電層１８とは、その間に封止膜２２および上層絶縁膜２４が介在された状態で、相対向して配置され、コンデンサを構成している。
上層再配線２７、第３の接続配線２８および上層導電層３２を含む上層絶縁膜２４の上面にはソルダーレジスト等からなるオーバーコート膜（最上層絶縁膜）３３が設けられている。上層再配線２７の接続パッド部に対応する部分におけるオーバーコート膜３３には開口部３４が設けられている。開口部３４内およびその上方には半田ボール３５が上層再配線２７の接続パッド部に接続されて設けられている。複数の半田ボール３５は、図１では、オーバーコート膜３３の上面外周部のみに図示しているが、実際には、オーバーコート膜３３の上面周辺部にマトリクス状に配置されている。
ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール３５の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層再配線２７の接続パッド部（オーバーコート膜３３の開口部３４内の部分）のサイズおよびピッチを柱状電極２０のサイズおよびピッチよりも大きくするためである。
このため、マトリクス状に配置された上層再配線２７の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の側面の外側に設けられた絶縁層２３に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール３５のうち、少なくとも最外周の半田ボール３５は半導体構成体２よりも外側に位置する周囲に配置されている。
次に、この半導体装置の製造方法の一例について説明する。ただし、この場合、図示の都合上、図３に示す半導体装置の製造方法について説明し、図２に示す第１の接続配線１５等についてはその説明を省略する。まず、半導体構成体２の製造方法について説明する。
図４に示すように、ウエハ状態のシリコン基板４上にアルミニウム系金属等からなる接続パッド５、６、酸化シリコン等からなる絶縁膜７およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜９が設けられ、接続パッド５、６の中央部が絶縁膜７および保護膜９に形成された開口部８、１０を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５、６は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
次に、図５に示すように、両開口部８、１０を介して露出された接続パッド５、６の上面を含む保護膜９の上面全体に下地金属層４１を形成する。この場合、下地金属層４１は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する下地金属層５５の場合も同様である。
次に、下地金属層４１の上面にメッキレジスト膜４２をパターン形成する。この場合、再配線１４形成領域、第２の接続配線１６形成領域および下層導電層１８形成領域に対応する部分におけるメッキレジスト膜４２には開口部４３、４４、４５が形成されている。次に、下地金属層４１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４２の開口部４３、４４、４５内の下地金属層４１の上面に再配線１４、第２の接続配線１６および下層導電層１８を形成する。次に、メッキレジスト膜４２を剥離する。
次に、図６に示すように、再配線１４、第２の接続配線１６および下層導電層１８を含む下地金属層４１の上面にメッキレジスト膜４６をパターン形成する。この場合、柱状電極２０形成領域および柱状電極２１形成領域に対応する部分におけるメッキレジスト膜４６には開口部４７、４８が形成されている。次に、下地金属層４１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４６の開口部４７、４８内の再配線１４および第２の接続配線１６の接続パッド部上面に柱状電極２０、２１を形成する。
次に、メッキレジスト膜４６を剥離し、次いで、柱状電極２０、２１、再配線１４、第２の接続配線１６および下層導電層１８をマスクとして下地金属層４１の不要な部分をエッチングして除去すると、図７に示すように、再配線１４下、第２の接続配線１６下および下層導電層１８下にのみ下地金属層１１、１３、１７が残存される。
次に、図８に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極２０、２１、再配線１４、第２の接続配線１６および下層導電層１８を含む保護膜９の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜２２をその厚さが柱状電極２０、２１の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極２０、２１の上面は封止膜２２によって覆われている。
次に、封止膜２２および柱状電極２０、２１の上面側を適宜に研磨し、図９に示すように、柱状電極２０、２１の上面を露出させ、且つ、この露出された柱状電極２０、２１の上面を含む封止膜２２の上面を平坦化する。ここで、柱状電極２０、２１の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極２０、２１の高さにばらつきがあるため、このばらつきを解消して、柱状電極２０、２１の高さを均一にするためである。
次に、図１０に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図１１に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図３に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。
このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
次に、このようにして得られた半導体構成体２を用いて、図３に示す半導体装置を製造する場合の一例について説明する。まず、図１２に示すように、図３に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が方形状のベース板１を用意する。次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。
次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に、例えばスクリーン印刷法やスピンコーティング法等により、第１の絶縁材料２３ａを形成し、さらにその上面にシート状の第２の絶縁材料２４ａを配置する。第１の絶縁材料２３ａは、例えば、熱硬化性樹脂や、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものからなる。
シート状の第２の絶縁材料２４ａは、限定する意味ではないが、ビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。しかしながら、第２の絶縁材料２４ａとして、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、またはフィラーが混入されない、熱硬化性樹脂のみからなる材料を用いるようにしてもよい。
次に、図１３に示す一対の加熱加圧板５３、５４を用いて、第１および第２の絶縁材料２３ａ、２４ａを加熱加圧する。かくして、図１３に示すように、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に絶縁層２３が形成され、半導体構成体２および絶縁層２３の上面に上層絶縁膜２４が形成される。
この場合、上層絶縁膜２４の上面は、上側の加熱加圧板５３の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜２４の上面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体２に対して上層絶縁膜２４の上面の平坦化を一括して簡単に行なうことができる。
次に、図１４に示すように、レーザビームを照射するレーザ加工あるいはフォトリソグラフィ法により、柱状電極２０、２１の上面中央部に対応する部分における上層絶縁膜２４に開口部２９、３０を形成する。次に、必要に応じて、開口部２９、３０内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１５に示すように、開口部２９、３０を介して露出された柱状電極２０、２１の上面を含む上層絶縁膜２４の上面全体に下地金属層５５を形成する。次に、下地金属層５５の上面にメッキレジスト膜５６をパターン形成する。この場合、上層再配線２７形成領域および第３の接続配線２８形成領域を含む上層導電層３２形成領域に対応する部分におけるメッキレジスト膜５６には開口部５７、５８が形成されている。
次に、下地金属層５５をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５６の開口部５７、５８内の下地金属層５５の上面に上層再配線２７および第３の接続配線２８を含む上層導電層３２を形成する。次に、メッキレジスト膜５６を剥離し、次いで、上層再配線２７、第３の接続配線２８および上層導電層３２をマスクとして下地金属層５５の不要な部分をエッチングして除去すると、図１６に示すように、上層再配線２７、第３の接続配線２８および上層導電層３２下にのみ下地金属層２５、２６、３１が残存される。
次に、図１７に示すように、スクリーン印刷法やスピンコーティング法等により、上層再配線２７、第３の接続配線２８および上層導電層３２を含む上層絶縁膜２４の上面にソルダーレジスト等からなるオーバーコート膜３３を形成する。この場合、上層再配線２７の接続パッド部に対応する部分におけるオーバーコート膜３３には開口部３４が形成されている。
次に、開口部３４内およびその上方に半田ボール３５を上層再配線２７の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体２間において、オーバーコート膜３３、上層絶縁膜２４、絶縁層２３およびベース板１を切断すると、図３に示す半導体装置が複数個得られる。
以上のように、上記製造方法では、図５に示す工程において、下地金属層４１の上面に再配線１４、第２の接続配線１６および下層導電層１８を同一の材料によって同時に形成し、図６に示す工程において、再配線１４および第２の接続配線１６の接続パッド部上面に柱状電極２０、２１を同一の材料によって同時に形成し、図１５に示す工程において、下地金属層５５の上面に上層再配線２７、第３の接続配線２８および上層導電層３２を同一の材料によって同時に形成しているので、製造工程数を増加することなく、一対の導電層１８、３２を有するコンデンサを形成することができる。
また、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、特に、上層再配線２７、第３の接続配線２８および半田ボール３５の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１３に示す工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。
（第２実施形態）
上記第１実施形態では、図２および図３に示すように、上層絶縁膜２４上に上層再配線２７を１層だけ形成した場合について説明したが、これに限らず、２層以上としてもよく、例えば、図１８および図１９に示すこの発明の第２実施形態のように、２層としてもよい。この場合、図１８は図２同様の断面図を示し、図１９は図３同様の断面図を示す。
上記第１実施形態では、図２および図３に示すように、上層絶縁膜２４上に上層再配線２７を１層だけ形成した場合について説明したが、これに限らず、２層以上としてもよく、例えば、図１８および図１９に示すこの発明の第２実施形態のように、２層としてもよい。この場合、図１８は図２同様の断面図を示し、図１９は図３同様の断面図を示す。
この半導体装置の半導体構成体２では、保護膜９の上面に下層導電層が設けられておらず、その代わりに、第１の接続配線１５の接続パッド部上面に柱状電極６１が設けられている。そして、半導体構成体２および絶縁層２３の上面にはビルドアップ材等からなる第１の上層絶縁膜６２が設けられている。第１の上層絶縁膜６２の上面には下地金属層６３を含む第１の上層再配線６４が第１の上層絶縁膜６２に設けられた開口部６５を介して柱状電極２０の上面に接続されて設けられている。
第１の上層絶縁膜６２の上面には下地金属層６６を含む下層導電層６７が設けられている。下地金属層６６を含む下層導電層６７の一部は、第１の上層絶縁膜６２の上面に設けられた下地金属層６８を含む第３の接続配線６９の一端部に接続されている。下地金属層６８を含む第３の接続配線６９の他端部は、第１の上層絶縁膜６２に設けられた開口部７０を介して柱状電極６１の上面に接続されている。第１の上層絶縁膜６２の上面には下地金属層７１を含む中継接続パッド７２が第１の上層絶縁膜６２に設けられた開口部７３を介して柱状電極２１の上面に接続されて設けられている。
第１の上層再配線６４、下層導電層６７、第３の接続配線６９および中継接続パッド７２を含む第１の上層絶縁膜６２の上面にはビルドアップ材等からなる第２の上層絶縁膜７４が設けられている。第２の上層絶縁膜７４の上面には下地金属層７５を含む第２の上層再配線７６が第２の上層絶縁膜７４に形成された開口部７７を介して第１の上層再配線６４の接続パッド部に接続されて設けられている。
第２の上層絶縁膜７４の上面には下地金属層７８を含む上層導電層７９が設けられている。下地金属層７８を含む上層導電層７９の一部は、第２の上層絶縁膜７４の上面に設けられた下地金属層８０を含む第４の接続配線８１の一端部に接続されている。下地金属層８０を含む第４の接続配線８１の他端部は、第２の上層絶縁膜７４に設けられた開口部８２を介して中継接続パッド７２に接続されている。
第２の上層再配線７６、上層導電層７９および第４の接続配線８１を含む第２の上層絶縁膜７４の上面にはソルダーレジスト等からなるオーバーコート膜８３が設けられている。第２の上層再配線７６の接続パッド部に対応する部分におけるオーバーコート膜８３には開口部８４が設けられている。開口部８４内およびその上方には半田ボール８５が第２の上層再配線７６の接続パッド部に接続されて設けられている。
そして、この半導体装置では、第１の上層絶縁膜６２の上面に第１の上層再配線６４、下層導電層６７、第３の接続配線６９および中継接続パッド７２が同一の材料によって同時に形成され、第２の上層絶縁膜７４の上面に第２の上層再配線７６、上層導電層７９および第４の接続配線８１が同一の材料によって同時に形成されている。したがって、この場合も、製造工程数を増加することなく、一対の導電層６７、７９を有するコンデンサを形成することができる。
（第３実施形態）
図２０はこの発明の第３実施形態としての半導体装置の一部の平面図を示し、図２１は図２０のＣ−Ｃ線にほぼ沿う断面図を示す。この場合、図２０のＤ−Ｄ線にほぼ沿う断面図は図３と同じである。この半導体装置において、図１〜図３に示す場合と大きく異なる点は、一対の導電層１８、３２によって逆Ｆ形アンテナやパッチアンテナ等の対向導電層回路素子を構成するようにした点である。
図２０はこの発明の第３実施形態としての半導体装置の一部の平面図を示し、図２１は図２０のＣ−Ｃ線にほぼ沿う断面図を示す。この場合、図２０のＤ−Ｄ線にほぼ沿う断面図は図３と同じである。この半導体装置において、図１〜図３に示す場合と大きく異なる点は、一対の導電層１８、３２によって逆Ｆ形アンテナやパッチアンテナ等の対向導電層回路素子を構成するようにした点である。
このため、第１の接続配線１５の途中の接続パッド部上面には柱状電極３６が設けられている。そして、上層導電層３２の他の一部は、第１の上層絶縁膜２４の上面に設けられた下地金属層３７を含む第４の接続配線３８の一端部に接続されている。下地金属層３７を含む第４の接続配線３８の他端部は、第１の上層絶縁膜２４に設けられた開口部３９を介して柱状電極３６の上面に接続されている。この場合、第１の接続配線１５が接続された一方の接続パッド６は接地用であり、第２の接続配線１６が接続された他方の接続パッド６は給電用である。
そして、この半導体装置では、保護膜９の上面に再配線１４、下層導電層１８および第１、第２の接続配線１５、１６が同一の材料によって同時に形成され、再配線１４および第１、第２の接続配線１５、１６の接続パッド部上面に柱状電極２０、２１、３６が同一の材料によって同時に形成され、上層絶縁膜２４の上面に上層再配線２７、上層導電層３２および第３、第４の接続配線２８、３８が同一の材料によって同時に形成されている。したがって、この場合も、製造工程数を増加することなく、一対の導電層１８、３２を有するアンテナ素子を形成することができる。
（その他の実施形態）
なお、対向導電層回路素子は、コンデンサやアンテナに限らず、相対向する一対の導電層を有して構成されるものであれば何でもよい。また、上記各実施形態において、半導体構成体２は、外部接続用電極として、再配線１４の接続パッド部上に設けられた柱状電極２０を有するものとしたが、これに限定されるものではない。例えば、半導体構成体２は、外部接続用電極としての接続パッド部を有する再配線１４のみを有するものであってもよい。さらに、ベース板１は、１枚の部材に限らず、絶縁膜および配線が交互に積層された多層印刷回路板としてもよい。
なお、対向導電層回路素子は、コンデンサやアンテナに限らず、相対向する一対の導電層を有して構成されるものであれば何でもよい。また、上記各実施形態において、半導体構成体２は、外部接続用電極として、再配線１４の接続パッド部上に設けられた柱状電極２０を有するものとしたが、これに限定されるものではない。例えば、半導体構成体２は、外部接続用電極としての接続パッド部を有する再配線１４のみを有するものであってもよい。さらに、ベース板１は、１枚の部材に限らず、絶縁膜および配線が交互に積層された多層印刷回路板としてもよい。
１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５、６ 接続パッド
７ 絶縁膜
９ 保護膜
１４ 再配線
１５ 第１の接続配線
１６ 第２の接続配線
１８ 下層導電層
２０、２１ 柱状電極
２２ 封止膜
２３ 絶縁層
２４ 上層絶縁膜
２７ 上層再配線
２８ 第３の接続配線
３２ 上層導電層
３３ オーバーコート膜
３５ 半田ボール
２ 半導体構成体
３ 接着層
４ シリコン基板
５、６ 接続パッド
７ 絶縁膜
９ 保護膜
１４ 再配線
１５ 第１の接続配線
１６ 第２の接続配線
１８ 下層導電層
２０、２１ 柱状電極
２２ 封止膜
２３ 絶縁層
２４ 上層絶縁膜
２７ 上層再配線
２８ 第３の接続配線
３２ 上層導電層
３３ オーバーコート膜
３５ 半田ボール
Claims (7)
- ベース板と、
前記ベース板上に設けられ、且つ、複数の接続パッドを有する半導体基板および該半導体基板上に設けられた保護膜の開口部を介して前記接続パッドに電気的に接続されて設けられた再配線と、前記再配線を含む保護膜の上面に設けられた封止膜とを有する半導体構成体と、
前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、
前記半導体構成体および前記絶縁層上に設けられた少なくとも１層の上層絶縁膜と、
前記上層絶縁膜上に前記半導体構成体の再配線の接続パッド部に電気的に接続されて設けられ、外部接続用の接続パッド部を備える上層再配線と、
前記封止膜および前記上層絶縁膜を介して相対向する一対の導電層を有し、前記一対の導電層の各々が前記接続パッドに電気的に接続される回路素子と、
を備え、
前記回路素子の一方の導電層は前記上層絶縁膜上に前記上層再配線と同一材料により設けられており、
前記回路素子の他方の導電層は前記半導体構成体の前記保護膜上に設けられていることを特徴とする半導体装置。 - ベース板と、
前記ベース板上に設けられ、且つ、複数の接続パッドを有する半導体基板および該半導体基板上に設けられた保護膜の開口部を介して前記接続パッドに電気的に接続されて設けられた再配線と、前記再配線の接続パッド部上面に設けられた柱状電極と、前記再配線を含む保護膜の上面に設けられ、前記柱状電極の上面と面一となるように設けられた封止膜とを有する半導体構成体と、
前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、
前記半導体構成体および前記絶縁層上に設けられた第１の上層絶縁膜と、
前記第１の上層絶縁膜上に形成された第２の上層絶縁膜と、
前記第１の上層絶縁膜上に前記半導体構成体の再配線の接続パッド部に電気的に接続されて設けられた第１の上層再配線と、前記第２の上層絶縁膜上に前記第１の上層再配線に電気的に接続されて設けられ、外部接続用の接続パッド部を備える第２の上層再配線と、
前記第２の上層絶縁膜を介して相対向する一対の導電層を有し、前記一対の導電層の各々が前記接続パッドに電気的に接続される回路素子と、
を備え、
前記回路素子の一対の導電層の一方は、前記第１の上層絶縁膜上に、前記上層再配線と同一材料により形成され、他方は、前記第２の上層絶縁膜上に形成されることを特徴とする半導体装置。 - 請求項２に記載の発明において、前記第２の上層絶縁膜上に、前記第２の上層再配線の前記外部接続用の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とする半導体装置。
- 請求項３に記載の発明において、前記外部接続用の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
- 請求項２に記載の発明において、前記第１の上層再配線は前記第１の上層絶縁膜に設けられた開口部を介して柱状電極の上面に接続されて設けられていることを特徴とする半導体装置。
- 請求項１または２に記載の発明において、前記回路素子は容量素子であることを特徴とする半導体装置。
- 請求項１または２に記載の発明において、前記回路素子はアンテナ素子であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003347798A JP4513302B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003347798A JP4513302B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009177168A Division JP2009246404A (ja) | 2009-07-30 | 2009-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005116715A JP2005116715A (ja) | 2005-04-28 |
| JP4513302B2 true JP4513302B2 (ja) | 2010-07-28 |
Family
ID=34540200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003347798A Expired - Lifetime JP4513302B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4513302B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104022345A (zh) * | 2013-03-01 | 2014-09-03 | 索尼公司 | 芯片级封装件 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100729360B1 (ko) | 2006-04-05 | 2007-06-15 | 삼성전자주식회사 | 반도체 장치의 커패시터 구조체 및 그 제조 방법 |
| JP2008138931A (ja) * | 2006-12-01 | 2008-06-19 | Renesas Technology Corp | 半導体装置 |
| DE102008046761B4 (de) * | 2007-09-14 | 2021-08-05 | Infineon Technologies Ag | Halbleiterbauelement mit leitfähiger Verbindungsanordnung und Verfahren zur Bildung eines Halbleiterbauelements |
| KR100920228B1 (ko) * | 2007-11-21 | 2009-10-05 | 삼성전기주식회사 | 열가소성 수지를 이용한 프로브 카드 |
| JP6827857B2 (ja) * | 2017-03-15 | 2021-02-10 | アオイ電子株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032224A (ja) * | 1996-07-15 | 1998-02-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH11233678A (ja) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Ｉｃパッケージの製造方法 |
| JP2000235979A (ja) * | 1999-02-15 | 2000-08-29 | Casio Comput Co Ltd | 半導体装置 |
| JP2001144212A (ja) * | 1999-11-16 | 2001-05-25 | Ibiden Co Ltd | 半導体チップ |
| JP2002110862A (ja) * | 2000-09-29 | 2002-04-12 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2002246504A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | 半導体素子を内蔵する多層プリント配線板の製造方法 |
| JP2002314028A (ja) * | 2001-04-17 | 2002-10-25 | Iep Technologies:Kk | 半導体装置並びにその製造方法および実装構造 |
-
2003
- 2003-10-07 JP JP2003347798A patent/JP4513302B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032224A (ja) * | 1996-07-15 | 1998-02-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH11233678A (ja) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Ｉｃパッケージの製造方法 |
| JP2000235979A (ja) * | 1999-02-15 | 2000-08-29 | Casio Comput Co Ltd | 半導体装置 |
| JP2001144212A (ja) * | 1999-11-16 | 2001-05-25 | Ibiden Co Ltd | 半導体チップ |
| JP2002110862A (ja) * | 2000-09-29 | 2002-04-12 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2002246504A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | 半導体素子を内蔵する多層プリント配線板の製造方法 |
| JP2002314028A (ja) * | 2001-04-17 | 2002-10-25 | Iep Technologies:Kk | 半導体装置並びにその製造方法および実装構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104022345A (zh) * | 2013-03-01 | 2014-09-03 | 索尼公司 | 芯片级封装件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005116715A (ja) | 2005-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3945483B2 (ja) | 半導体装置の製造方法 | |
| US7064440B2 (en) | Semiconductor device | |
| JP3925809B2 (ja) | 半導体装置およびその製造方法 | |
| KR100778597B1 (ko) | 적층 반도체 장치와 그 제조방법 | |
| KR100727540B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7042081B2 (en) | Semiconductor device having heat dissipation layer | |
| US20050051886A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006173232A (ja) | 半導体装置およびその製造方法 | |
| JP4157829B2 (ja) | 半導体装置およびその製造方法 | |
| JP4379693B2 (ja) | 半導体装置およびその製造方法 | |
| JP4513302B2 (ja) | 半導体装置 | |
| JP4438389B2 (ja) | 半導体装置の製造方法 | |
| JP3925503B2 (ja) | 半導体装置 | |
| JP2009246404A (ja) | 半導体装置の製造方法 | |
| JP4316624B2 (ja) | 半導体装置 | |
| JP4442181B2 (ja) | 半導体装置およびその製造方法 | |
| JP4316622B2 (ja) | 半導体装置の製造方法 | |
| JP4316623B2 (ja) | 半導体装置の製造方法 | |
| JP2004221418A (ja) | 半導体装置およびその製造方法 | |
| JP2005158999A (ja) | 半導体装置 | |
| JP4561079B2 (ja) | 半導体装置の製造方法 | |
| JP4209341B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005191157A (ja) | 半導体装置およびその製造方法 | |
| TWI248148B (en) | Semiconductor device having heat dissipation layer cross-reference to related applications | |
| JP2006073844A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060209 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060404 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080416 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090319 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090512 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090730 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090819 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100503 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4513302 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |