JPH1032224A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1032224A JPH1032224A JP18444796A JP18444796A JPH1032224A JP H1032224 A JPH1032224 A JP H1032224A JP 18444796 A JP18444796 A JP 18444796A JP 18444796 A JP18444796 A JP 18444796A JP H1032224 A JPH1032224 A JP H1032224A
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- semiconductor element
- adhesive layer
- semiconductor device
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】
【課題】 配線パターン等の一層の微細パターン化が可
能であって、製造が容易なチップサイズパッケージの半
導体装置を提供する。 【解決手段】 半導体素子１２の電極端子２０と、半導
体素子１２と略同サイズに形成された回路基板１４の配
線パターン１８とが電気的に接続されて成る半導体装置
１０において、該半導体素子１２と回路基板１４とが、
回路基板１４に形成された基板接着剤層１６によって接
合されていると共に、半導体素子１２の電極端子２０と
回路基板１４の配線パターン１８との電気的接続が、基
板接着剤層１６を貫通する導電性バンプ２２によってな
され、且つ基板接着剤層１６から突出した導電性バンプ
２２の先端部が半導体素子１２の電極端子２０に当接し
て押し潰されていることを特徴とする。
能であって、製造が容易なチップサイズパッケージの半
導体装置を提供する。 【解決手段】 半導体素子１２の電極端子２０と、半導
体素子１２と略同サイズに形成された回路基板１４の配
線パターン１８とが電気的に接続されて成る半導体装置
１０において、該半導体素子１２と回路基板１４とが、
回路基板１４に形成された基板接着剤層１６によって接
合されていると共に、半導体素子１２の電極端子２０と
回路基板１４の配線パターン１８との電気的接続が、基
板接着剤層１６を貫通する導電性バンプ２２によってな
され、且つ基板接着剤層１６から突出した導電性バンプ
２２の先端部が半導体素子１２の電極端子２０に当接し
て押し潰されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、更に詳細には半導体素子の電極端子
と、前記半導体素子と略同サイズに形成された回路基板
の配線パターンとが電気的に接続されて成る半導体装置
及びその製造方法に関する。
製造方法に関し、更に詳細には半導体素子の電極端子
と、前記半導体素子と略同サイズに形成された回路基板
の配線パターンとが電気的に接続されて成る半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置には、図１２に示す様に、搭
載された半導体素子１００の一面側に、半導体素子１０
０と略同サイズのパッケージ１０２が接合されて成る、
いわゆるチップサイズパッケージ(Chip Size Package)
がある（以下、ＣＳＰと称することがある）。図１２に
示すＣＳＰは、半導体素子１００の一面側に、ポリイミ
ドフィルム１０４に形成された配線パターン１０６、１
０６・・が弾性を有する接着剤層１０８によって接合さ
れていると共に、配線パターン１０６、１０６・・から
延出されたリード１１０、１１０・・と、半導体素子１
００の一面側に形成された電極端子１１２、１１２・・
とが接合されている。かかるリード１１０等は、樹脂１
１６によって封止される。更に、配線パターン１０６、
１０６・・に、外部接続端子として形成されたはんだボ
ール１１４、１１４・・は、リード１１０及び配線パタ
ーン１０６を介して半導体素子１００の電極端子１１２
と電気的に接続されている。尚、図１２に示すＣＳＰで
は、半導体素子１００の周側面に沿って保護用の金属リ
ング１１８を装着している。
載された半導体素子１００の一面側に、半導体素子１０
０と略同サイズのパッケージ１０２が接合されて成る、
いわゆるチップサイズパッケージ(Chip Size Package)
がある（以下、ＣＳＰと称することがある）。図１２に
示すＣＳＰは、半導体素子１００の一面側に、ポリイミ
ドフィルム１０４に形成された配線パターン１０６、１
０６・・が弾性を有する接着剤層１０８によって接合さ
れていると共に、配線パターン１０６、１０６・・から
延出されたリード１１０、１１０・・と、半導体素子１
００の一面側に形成された電極端子１１２、１１２・・
とが接合されている。かかるリード１１０等は、樹脂１
１６によって封止される。更に、配線パターン１０６、
１０６・・に、外部接続端子として形成されたはんだボ
ール１１４、１１４・・は、リード１１０及び配線パタ
ーン１０６を介して半導体素子１００の電極端子１１２
と電気的に接続されている。尚、図１２に示すＣＳＰで
は、半導体素子１００の周側面に沿って保護用の金属リ
ング１１８を装着している。
【０００３】
【発明が解決しようとする課題】図１２に示すＣＳＰ
は、小型であるために携帯電話等に好適に使用すること
ができる。しかし、図１２のＣＳＰは、配線パターン１
０６、１０６・・から延出されたリード１１０、１１０
・・と、半導体素子１００の電極端子１１２、１１２・
・との接合は、通常、特別のツールによって各リード１
１０を押圧して圧着することによってなされる。このた
め、配線パターン１０６等の一層の微細パターン化には
限界が生じ、しかも製造工程も極めて複雑であるため、
ＣＳＰの製造コストが高価となる。そこで、本発明の課
題は、配線パターン等の一層の微細パターン化が可能で
あって、且つチップサイズパッケージの半導体装置を容
易に得ることができる半導体装置及びその製造方法を提
供することにある。
は、小型であるために携帯電話等に好適に使用すること
ができる。しかし、図１２のＣＳＰは、配線パターン１
０６、１０６・・から延出されたリード１１０、１１０
・・と、半導体素子１００の電極端子１１２、１１２・
・との接合は、通常、特別のツールによって各リード１
１０を押圧して圧着することによってなされる。このた
め、配線パターン１０６等の一層の微細パターン化には
限界が生じ、しかも製造工程も極めて複雑であるため、
ＣＳＰの製造コストが高価となる。そこで、本発明の課
題は、配線パターン等の一層の微細パターン化が可能で
あって、且つチップサイズパッケージの半導体装置を容
易に得ることができる半導体装置及びその製造方法を提
供することにある。
【０００４】
【課題を解決するための手段】本発明者は、前記目的を
達成すべく検討を重ねた結果、切断されて複数個の単位
半導体素子が形成されるウエハーに、この単位半導体素
子に対応する複数個の単位回路基板が形成された回路基
板を、回路基板に形成した接着剤層を介して圧着するこ
とによって、ウエハーと回路基板とを接合すると共に、
接着剤層を貫通して突出した銀等の金属粒子から成る導
電性バンプの先端部を、当接した単位回路基板の配線パ
ターンによって押し潰し、単位半導体素子の電極端子と
回路基板の配線パターンとを電気的に接続した後、ウエ
ハーと回路基板とを所定箇所で切断することによって、
ＣＳＰを容易に製造できることを見出し、本発明に到達
した。
達成すべく検討を重ねた結果、切断されて複数個の単位
半導体素子が形成されるウエハーに、この単位半導体素
子に対応する複数個の単位回路基板が形成された回路基
板を、回路基板に形成した接着剤層を介して圧着するこ
とによって、ウエハーと回路基板とを接合すると共に、
接着剤層を貫通して突出した銀等の金属粒子から成る導
電性バンプの先端部を、当接した単位回路基板の配線パ
ターンによって押し潰し、単位半導体素子の電極端子と
回路基板の配線パターンとを電気的に接続した後、ウエ
ハーと回路基板とを所定箇所で切断することによって、
ＣＳＰを容易に製造できることを見出し、本発明に到達
した。
【０００５】すなわち、本発明は、半導体素子の電極端
子と、前記半導体素子と略同サイズに形成された回路基
板の配線パターンとが電気的に接続されて成る半導体装
置において、該半導体素子と回路基板とが、前記半導体
素子又は回路基板に形成された接着剤層により接合され
ていると共に、前記半導体素子の電極端子と回路基板の
配線パターンとが、前記接着剤層を貫通する導電性バン
プにより電気的に接続され、且つ前記導電性バンプの先
端部が半導体素子の電極端子又は回路基板の配線パター
ンに当接して押し潰されていることを特徴とする半導体
装置にある。
子と、前記半導体素子と略同サイズに形成された回路基
板の配線パターンとが電気的に接続されて成る半導体装
置において、該半導体素子と回路基板とが、前記半導体
素子又は回路基板に形成された接着剤層により接合され
ていると共に、前記半導体素子の電極端子と回路基板の
配線パターンとが、前記接着剤層を貫通する導電性バン
プにより電気的に接続され、且つ前記導電性バンプの先
端部が半導体素子の電極端子又は回路基板の配線パター
ンに当接して押し潰されていることを特徴とする半導体
装置にある。
【０００６】かかる半導体装置に係る本発明において、
回路基板として、複数枚の回路基板が接着剤層によって
接合されていると共に、互いに接合された回路基板の一
方に形成された導電性バンプの先端部が、前記接着剤層
を貫通して他方の回路基板の配線パターンに当接して押
し潰され、前記回路基板の各々に形成された配線パター
ン同士が電気的に接続されて成る多層回路基板を用いる
ことによって、半導体素子の高集積化に対応可能であ
る。更に、回路基板の一面側に半導体素子を接合し、且
つ前記回路基板の他面側に外部接続端子を接合するラン
ド部を形成することにより、外部接続端子が接合された
半導体装置を容易に得ることができる。
回路基板として、複数枚の回路基板が接着剤層によって
接合されていると共に、互いに接合された回路基板の一
方に形成された導電性バンプの先端部が、前記接着剤層
を貫通して他方の回路基板の配線パターンに当接して押
し潰され、前記回路基板の各々に形成された配線パター
ン同士が電気的に接続されて成る多層回路基板を用いる
ことによって、半導体素子の高集積化に対応可能であ
る。更に、回路基板の一面側に半導体素子を接合し、且
つ前記回路基板の他面側に外部接続端子を接合するラン
ド部を形成することにより、外部接続端子が接合された
半導体装置を容易に得ることができる。
【０００７】また、本発明は、半導体素子の電極端子
と、前記半導体素子と略同サイズに形成された回路基板
の配線パターンとが電気的に接続されて成る半導体装置
を製造する際に、複数個の単位半導体素子が形成された
ウエハーと、前記単位半導体素子に対応する複数個の単
位回路基板が形成された回路基板とを、前記ウエハー又
は回路基板に形成した接着剤層を介して圧着し、前記ウ
エハーと回路基板とを接合すると共に、前記接着剤層を
貫通して突出した導電性バンプの先端部を、当接した単
位半導体素子の電極端子又は単位回路基板の配線パター
ンで押し潰すことにより、前記単位半導体素子の電極端
子と単位回路基板の配線パターンとを電気的に接続した
後、前記ウエハーと回路基板とを所定箇所で切断して複
数個の半導体装置を形成することを特徴とする半導体装
置の製造方法にある。
と、前記半導体素子と略同サイズに形成された回路基板
の配線パターンとが電気的に接続されて成る半導体装置
を製造する際に、複数個の単位半導体素子が形成された
ウエハーと、前記単位半導体素子に対応する複数個の単
位回路基板が形成された回路基板とを、前記ウエハー又
は回路基板に形成した接着剤層を介して圧着し、前記ウ
エハーと回路基板とを接合すると共に、前記接着剤層を
貫通して突出した導電性バンプの先端部を、当接した単
位半導体素子の電極端子又は単位回路基板の配線パター
ンで押し潰すことにより、前記単位半導体素子の電極端
子と単位回路基板の配線パターンとを電気的に接続した
後、前記ウエハーと回路基板とを所定箇所で切断して複
数個の半導体装置を形成することを特徴とする半導体装
置の製造方法にある。
【０００８】かかる本発明において、回路基板として、
複数枚の回路基板が接着剤層によって接合されていると
共に、互いに接合された回路基板の一方に形成された導
電性バンプの先端部が、前記接着剤層を貫通して他方の
回路基板の配線パターンに当接して押し潰され、前記回
路基板の各々に形成された配線パターン同士が電気的に
接続されて成る多層回路基板を用いることによって、多
層回路基板を具備する半導体装置を容易に得ることがで
きる。この導電性バンプは、導電性ペーストによって容
易に形成することできる。更に、回路基板の一面側に半
導体素子を接合し、且つ前記回路基板の他面側に外部接
続端子が接合されるランド部を形成することによって、
外部接続端子を接合した半導体装置を容易に得ることが
できる。
複数枚の回路基板が接着剤層によって接合されていると
共に、互いに接合された回路基板の一方に形成された導
電性バンプの先端部が、前記接着剤層を貫通して他方の
回路基板の配線パターンに当接して押し潰され、前記回
路基板の各々に形成された配線パターン同士が電気的に
接続されて成る多層回路基板を用いることによって、多
層回路基板を具備する半導体装置を容易に得ることがで
きる。この導電性バンプは、導電性ペーストによって容
易に形成することできる。更に、回路基板の一面側に半
導体素子を接合し、且つ前記回路基板の他面側に外部接
続端子が接合されるランド部を形成することによって、
外部接続端子を接合した半導体装置を容易に得ることが
できる。
【０００９】本発明によれば、半導体素子の電極端子と
配線パターンとの接続を、切断されて複数個の単位半導
体素子が形成されるウエハーと、この単位半導体素子に
対応する複数個の単位回路基板が形成された回路基板と
の圧着によってなされるため、従来の様に、半導体素子
の電極端子ごとに対応する配線パターンを押圧して圧着
する特別なツールを必要とせず、配線パターンのより一
層の微細化を可能とすることができる。更に、ウエハー
と回路基板とを圧着した後、所定箇所で切断することに
よって複数個のＣＳＰを同時に製造できるため、ＣＳＰ
の大量生産を可能とすることができ、ＣＳＰの製造コス
トの低減を図ることが可能である。
配線パターンとの接続を、切断されて複数個の単位半導
体素子が形成されるウエハーと、この単位半導体素子に
対応する複数個の単位回路基板が形成された回路基板と
の圧着によってなされるため、従来の様に、半導体素子
の電極端子ごとに対応する配線パターンを押圧して圧着
する特別なツールを必要とせず、配線パターンのより一
層の微細化を可能とすることができる。更に、ウエハー
と回路基板とを圧着した後、所定箇所で切断することに
よって複数個のＣＳＰを同時に製造できるため、ＣＳＰ
の大量生産を可能とすることができ、ＣＳＰの製造コス
トの低減を図ることが可能である。
【００１０】
【発明の実施の形態】本発明に係るＣＳＰの一例を図１
に示す。図１に示すＣＳＰ１０は、半導体素子１２の一
面側に、半導体素子１２と略同一サイズの回路基板１４
が、ポリイミドやポリエステル等から成る基板接着剤層
１６によって接合されているものである。かかる回路基
板１４に形成された配線パターン１８と、半導体素子１
２の電極端子２０とは、基板接着剤層１６を貫通する導
電性バンプ２２を介して電気的に接合されている。この
導電性バンプ２２は、金、銀、はんだ等の金属粒子が混
入されたポリエステルやポリイミド等の樹脂から成る導
電性ペーストによって形成されており、図２に示す拡大
部分断面図に示す様に、基板接着剤層１６を貫通して突
出した導電性バンプ２２の先端部２２ａが、半導体素子
１２の電極端子２０に当接して押し潰されて円錐台状と
なっている。また、回路基板１４は、その一面側に配線
パターン１８、１８・・が形成されていると共に、他面
側に外部接続端子としてのはんだボール２４・・を接合
できるランド部２６・・が形成されているものである。
かかる配線パターン１８とランド部２６とは、両者を接
合する基板内接着剤層２８を貫通する導電性バンプ３０
を介して電気的に接合されている。この導電性バンプ３
０は、導電性パンプ２２と同様に、金、銀、はんだ等の
金属粒子が混入されたポリエステルやポリイミド等の樹
脂から成る導電性ペーストによって形成されており、基
板内接着剤層２８を貫通して突出した導電性バンプ２８
の先端部が、配線パターン１８に当接して押し潰されて
円錐台状となっている。尚、図１に示すＣＳＰ１０にお
いて、回路基板１４の他面側には、ランド部２６を除き
ソルダレジスト２９が塗布されている。
に示す。図１に示すＣＳＰ１０は、半導体素子１２の一
面側に、半導体素子１２と略同一サイズの回路基板１４
が、ポリイミドやポリエステル等から成る基板接着剤層
１６によって接合されているものである。かかる回路基
板１４に形成された配線パターン１８と、半導体素子１
２の電極端子２０とは、基板接着剤層１６を貫通する導
電性バンプ２２を介して電気的に接合されている。この
導電性バンプ２２は、金、銀、はんだ等の金属粒子が混
入されたポリエステルやポリイミド等の樹脂から成る導
電性ペーストによって形成されており、図２に示す拡大
部分断面図に示す様に、基板接着剤層１６を貫通して突
出した導電性バンプ２２の先端部２２ａが、半導体素子
１２の電極端子２０に当接して押し潰されて円錐台状と
なっている。また、回路基板１４は、その一面側に配線
パターン１８、１８・・が形成されていると共に、他面
側に外部接続端子としてのはんだボール２４・・を接合
できるランド部２６・・が形成されているものである。
かかる配線パターン１８とランド部２６とは、両者を接
合する基板内接着剤層２８を貫通する導電性バンプ３０
を介して電気的に接合されている。この導電性バンプ３
０は、導電性パンプ２２と同様に、金、銀、はんだ等の
金属粒子が混入されたポリエステルやポリイミド等の樹
脂から成る導電性ペーストによって形成されており、基
板内接着剤層２８を貫通して突出した導電性バンプ２８
の先端部が、配線パターン１８に当接して押し潰されて
円錐台状となっている。尚、図１に示すＣＳＰ１０にお
いて、回路基板１４の他面側には、ランド部２６を除き
ソルダレジスト２９が塗布されている。
【００１１】図１に示すＣＳＰ１０は、図３に示す様
に、パッケージ４０を一点鎖線の箇所で切断することに
よって得ることができる。かかるパッケージ４０は、一
点鎖線の箇所で切断されて複数個の単位半導体素子１２
ａ、１２ｂ・・が形成されるウエハー４２と、単位半導
体素子１２ａ、１２ｂ・・に対応する複数個の単位回路
基板１４ａ、１４ｂ・・が形成された回路基板４４と
を、基板接着剤層４６を介して圧着して得られる。この
パッケージ４０は図４に示す方法によって得ることがで
きる。先ず、銅等の金属箔４８の一面側の所定箇所に円
錐状の導電性バンプ３１を形成する〔図４（ａ）〕。か
かる導電性バンプ３１は、ポリエステルやポリイミド等
の樹脂中に、金、銀、はんだ等の金属粒子を約７０重量
％程度含有させた高チクソトロピー性の導電性ペースト
を、金属箔４８上にスクリーン印刷によって形成でき
る。このスクリーン印刷の際に用いるマスクとしては、
厚さ２５〜５０μｍ程度のポリイミドフィルムに、直径
３０〜６０μｍ程度の貫通孔をレーザ、エッチング、又
はパンチングにより穿設したものを用いることが好まし
い。尚、貫通孔のピッチは、１００〜５０μｍ程度とす
ることができる。
に、パッケージ４０を一点鎖線の箇所で切断することに
よって得ることができる。かかるパッケージ４０は、一
点鎖線の箇所で切断されて複数個の単位半導体素子１２
ａ、１２ｂ・・が形成されるウエハー４２と、単位半導
体素子１２ａ、１２ｂ・・に対応する複数個の単位回路
基板１４ａ、１４ｂ・・が形成された回路基板４４と
を、基板接着剤層４６を介して圧着して得られる。この
パッケージ４０は図４に示す方法によって得ることがで
きる。先ず、銅等の金属箔４８の一面側の所定箇所に円
錐状の導電性バンプ３１を形成する〔図４（ａ）〕。か
かる導電性バンプ３１は、ポリエステルやポリイミド等
の樹脂中に、金、銀、はんだ等の金属粒子を約７０重量
％程度含有させた高チクソトロピー性の導電性ペースト
を、金属箔４８上にスクリーン印刷によって形成でき
る。このスクリーン印刷の際に用いるマスクとしては、
厚さ２５〜５０μｍ程度のポリイミドフィルムに、直径
３０〜６０μｍ程度の貫通孔をレーザ、エッチング、又
はパンチングにより穿設したものを用いることが好まし
い。尚、貫通孔のピッチは、１００〜５０μｍ程度とす
ることができる。
【００１２】この様に、円錐状の導電性バンプ３１を形
成した金属箔４８の一面側に、導電性バンプ３１の先端
部が突出するように、熱硬化性接着剤から成る基板内接
着剤層４５を形成した後、この基板内接着剤層４５に金
属箔５０を被着する〔図４（ｂ）〕。かかる基板内接着
剤層４５は、所定量の流動性を呈する熱硬化性接着剤を
金属箔４８の一面側に供給し、金属箔４８を回転させる
スピンコートによって形成できる。更に、基板内接着剤
層４５に被着した金属箔５０を、熱プレスにより加熱・
加圧することによって、円錐状の導電性バンプ３１は、
その先端部が金属箔５０に当接して押し潰されて円錐台
状の導電性バンプ３０ａ、３０ｂ・・となる〔図４
（ｃ）〕。この熱プレスの際に、熱硬化性接着剤から成
る基板内接着剤層４５はキュアされて硬化される。とこ
ろで、導電性バンプ３０ａ、３０ｂ・・を形成する導電
性ペースト中の樹脂に熱硬化性樹脂を用いた場合には、
熱プレスの際に、導電性バンプ３１もキュアされて硬化
される。これに対し、導電性バンプ３０ａ、３０ｂ・・
を形成する導電性ペースト中の樹脂に熱可塑性樹脂を用
いた場合には、熱プレスの際に、導電性バンプ３１の変
形が過大とならないように、熱プレス温度よりも軟化温
度の高い熱可塑性樹脂を用いることが好ましい。更に、
金属箔４８、５０の各々に、例えばフォトリソ法等によ
ってパターニングを施し、基板内接着剤層４５の一面側
に配線パターン１８ａ、１８ｂ・・を形成すると共に、
基板内接着剤層４５の他面側にランド部２６ａ、２６ｂ
・・を形成し、回路基板４４を形成する〔図４
（ｄ）〕。かかる回路基板４４において、配線パターン
１８ａ、１８ｂ・・は、導電性バンプ３０ａ、３０ｂ・
・を介してランド部２６ａ、２６ｂ・・と電気的に接続
されている。
成した金属箔４８の一面側に、導電性バンプ３１の先端
部が突出するように、熱硬化性接着剤から成る基板内接
着剤層４５を形成した後、この基板内接着剤層４５に金
属箔５０を被着する〔図４（ｂ）〕。かかる基板内接着
剤層４５は、所定量の流動性を呈する熱硬化性接着剤を
金属箔４８の一面側に供給し、金属箔４８を回転させる
スピンコートによって形成できる。更に、基板内接着剤
層４５に被着した金属箔５０を、熱プレスにより加熱・
加圧することによって、円錐状の導電性バンプ３１は、
その先端部が金属箔５０に当接して押し潰されて円錐台
状の導電性バンプ３０ａ、３０ｂ・・となる〔図４
（ｃ）〕。この熱プレスの際に、熱硬化性接着剤から成
る基板内接着剤層４５はキュアされて硬化される。とこ
ろで、導電性バンプ３０ａ、３０ｂ・・を形成する導電
性ペースト中の樹脂に熱硬化性樹脂を用いた場合には、
熱プレスの際に、導電性バンプ３１もキュアされて硬化
される。これに対し、導電性バンプ３０ａ、３０ｂ・・
を形成する導電性ペースト中の樹脂に熱可塑性樹脂を用
いた場合には、熱プレスの際に、導電性バンプ３１の変
形が過大とならないように、熱プレス温度よりも軟化温
度の高い熱可塑性樹脂を用いることが好ましい。更に、
金属箔４８、５０の各々に、例えばフォトリソ法等によ
ってパターニングを施し、基板内接着剤層４５の一面側
に配線パターン１８ａ、１８ｂ・・を形成すると共に、
基板内接着剤層４５の他面側にランド部２６ａ、２６ｂ
・・を形成し、回路基板４４を形成する〔図４
（ｄ）〕。かかる回路基板４４において、配線パターン
１８ａ、１８ｂ・・は、導電性バンプ３０ａ、３０ｂ・
・を介してランド部２６ａ、２６ｂ・・と電気的に接続
されている。
【００１３】次いで、回路基板４４の一面側に形成され
た配線パターン１８ａ、１８ｂ・・の所定箇所に、導電
性ペーストを用いて円錐状の導電性バンプ２３を形成
し、且つ導電性バンプ２３の先端部が突出するように、
熱硬化接着剤から成る基板接着剤層４６を形成する〔図
４（ｅ）〕。かかる導電性バンプ２３は、図４（ａ）に
示す工程と同様に、ポリエステルやポリイミド等の樹脂
中に、金、銀、はんだ等の金属粒子を約７０重量％程度
含有させた高チクソトロピー性の導電性ペーストをスク
リーン印刷によって形成できる。このスクリーン印刷に
おいても、マスクとして、厚さ２５〜５０μｍ程度のポ
リイミドフィルムに、直径３０〜６０μｍ程度の貫通孔
をレーザ、エッチング、又はパンチングによって穿設し
たものを用いることが好ましい。かかる貫通孔のピッチ
は、単位半導体素子１２ａ、１２ｂ・・の電極端子のピ
ッチとマッチさせればよく、１００〜５０μｍ程度に調
整できる。また、基板接着剤層４６も、図４（ｂ）に示
す工程と同様に、所定量の流動性を呈する熱硬化性接着
剤を回路基板４４の一面側に供給し、回路基板４４を回
転させるスピンコートによって形成できる。
た配線パターン１８ａ、１８ｂ・・の所定箇所に、導電
性ペーストを用いて円錐状の導電性バンプ２３を形成
し、且つ導電性バンプ２３の先端部が突出するように、
熱硬化接着剤から成る基板接着剤層４６を形成する〔図
４（ｅ）〕。かかる導電性バンプ２３は、図４（ａ）に
示す工程と同様に、ポリエステルやポリイミド等の樹脂
中に、金、銀、はんだ等の金属粒子を約７０重量％程度
含有させた高チクソトロピー性の導電性ペーストをスク
リーン印刷によって形成できる。このスクリーン印刷に
おいても、マスクとして、厚さ２５〜５０μｍ程度のポ
リイミドフィルムに、直径３０〜６０μｍ程度の貫通孔
をレーザ、エッチング、又はパンチングによって穿設し
たものを用いることが好ましい。かかる貫通孔のピッチ
は、単位半導体素子１２ａ、１２ｂ・・の電極端子のピ
ッチとマッチさせればよく、１００〜５０μｍ程度に調
整できる。また、基板接着剤層４６も、図４（ｂ）に示
す工程と同様に、所定量の流動性を呈する熱硬化性接着
剤を回路基板４４の一面側に供給し、回路基板４４を回
転させるスピンコートによって形成できる。
【００１４】その後、基板接着剤層４６上に、切断され
て複数個の単位半導体素子が形成されるウエハー４２を
被着して熱プレスする〔図４（ｆ）〕。かかる熱プレス
によって、円錐状の導電性バンプ２３、２３・・の各々
が、その先端部がウエハー４２に形成された電極端子２
０ａ、２０ｂ・・に当接して押し潰されて円錐台状の導
電性バンプが形成される。更に、ランド部２６ａ、２６
ｂ・・を除く回路基板４４の他面側に、ソルダレジスト
２９を塗布し、図３に示すパッケージ４０を得ることが
できる。かかる図３に示すパッケージ４０を、一点鎖線
の箇所で切断し、ランド部２６に外部接続端子としての
はんだボール２４を接合することによって、図１に示す
ＣＳＰ１０を得ることができる。ここで、パッケージ４
０のランド部にはんだボール２４を接合した後、所定箇
所で切断してＣＳＰ１０としてもよい。尚、図３に示す
パッケージ４０を一点鎖線の箇所で切断した状態のＣＳ
Ｐ、つまりランド部２６に外部接続端子としてのはんだ
ボール２４が接合されていない状態のＣＳＰを流通に供
してもよい。
て複数個の単位半導体素子が形成されるウエハー４２を
被着して熱プレスする〔図４（ｆ）〕。かかる熱プレス
によって、円錐状の導電性バンプ２３、２３・・の各々
が、その先端部がウエハー４２に形成された電極端子２
０ａ、２０ｂ・・に当接して押し潰されて円錐台状の導
電性バンプが形成される。更に、ランド部２６ａ、２６
ｂ・・を除く回路基板４４の他面側に、ソルダレジスト
２９を塗布し、図３に示すパッケージ４０を得ることが
できる。かかる図３に示すパッケージ４０を、一点鎖線
の箇所で切断し、ランド部２６に外部接続端子としての
はんだボール２４を接合することによって、図１に示す
ＣＳＰ１０を得ることができる。ここで、パッケージ４
０のランド部にはんだボール２４を接合した後、所定箇
所で切断してＣＳＰ１０としてもよい。尚、図３に示す
パッケージ４０を一点鎖線の箇所で切断した状態のＣＳ
Ｐ、つまりランド部２６に外部接続端子としてのはんだ
ボール２４が接合されていない状態のＣＳＰを流通に供
してもよい。
【００１５】図４においては、回路基板４４の一面側に
円錐状の導電性バンプ２３、２３・・を形成したが、図
５に示す様に、ウエハー４２の電極端子２０ａ、２０ｂ
・・の各々に、円錐状の導電性バンプ２３、２３・・を
形成してもよい。この場合も、導電性バンプ２３の先端
部が突出するように、熱硬化接着剤から成る基板接着剤
層４６をウエハー４２に形成する。次いで、接着剤層４
６上に、回路基板４４を被着して熱プレスすることによ
ってもパッケージ４０を形成できる。尚、図３に示すパ
ッケージ４０を一点鎖線の箇所で切断することなく流通
に供してもよい。
円錐状の導電性バンプ２３、２３・・を形成したが、図
５に示す様に、ウエハー４２の電極端子２０ａ、２０ｂ
・・の各々に、円錐状の導電性バンプ２３、２３・・を
形成してもよい。この場合も、導電性バンプ２３の先端
部が突出するように、熱硬化接着剤から成る基板接着剤
層４６をウエハー４２に形成する。次いで、接着剤層４
６上に、回路基板４４を被着して熱プレスすることによ
ってもパッケージ４０を形成できる。尚、図３に示すパ
ッケージ４０を一点鎖線の箇所で切断することなく流通
に供してもよい。
【００１６】これまでは、単層の回路基板１４、４４が
半導体素子１２又はウエハー４２に接合されたＣＳＰ１
０（図１）又はパッケージ４０（図３）について説明し
てきたが、図６に示す様に、ウエハー４２と多層回路基
板５０とを基板接着剤層４６を介して接合したパッケー
ジであってもよい。この多層回路基板５０は、２枚の単
層回路基板５２、５４が単層回路基板５４に形成された
基板内接着剤層５８によって接合されていると共に、基
板内接着剤層５８を貫通して突出した導電性バンプ６２
ａ、６２ｂ・・の各先端部が単層回路基板５２に形成さ
れた配線パターン６０ａ、６０ｂ・・に当接して押し潰
され、各単層回路基板に形成された配線パターン同士が
電気的に接続されているものである。
半導体素子１２又はウエハー４２に接合されたＣＳＰ１
０（図１）又はパッケージ４０（図３）について説明し
てきたが、図６に示す様に、ウエハー４２と多層回路基
板５０とを基板接着剤層４６を介して接合したパッケー
ジであってもよい。この多層回路基板５０は、２枚の単
層回路基板５２、５４が単層回路基板５４に形成された
基板内接着剤層５８によって接合されていると共に、基
板内接着剤層５８を貫通して突出した導電性バンプ６２
ａ、６２ｂ・・の各先端部が単層回路基板５２に形成さ
れた配線パターン６０ａ、６０ｂ・・に当接して押し潰
され、各単層回路基板に形成された配線パターン同士が
電気的に接続されているものである。
【００１７】かかる多層回路基板５０は、図７に示す様
に、先ず、図４（ａ）〜（ｄ）と同様にして単層回路基
板５２を形成する。単層回路基板５２には、その片面に
配線パターン１８ａ、１８ｂ・・が形成されていると共
に、他方の片面には、配線パターン６０ａ、６０ｂ・・
が形成されている。次いで、この単層回路基板５２の他
方の片面側に、導電性ペーストによって一面側の所定箇
所に形成された円錐状の導電性バンプ６３の先端部が突
出するように、基板内接着剤層５８が形成された銅等の
金属箔２５を熱プレスした後、金属箔２５をエッチング
等を施すことによって、多層回路基板５０を得ることが
できる。円錐状の導電性バンプ６３及び基板内接着剤層
５８の形成は、図４（ａ）〜（ｂ）と同様にして形成で
きる。この多層回路基板５８とウエハー４２との接合
は、図４（ｆ）と同様にして行うことができ、多層回路
基板５０の片面側に形成された配線パターン１８ａ、１
８ｂ・・の所定箇所に形成した円錐状の導電性バンプ２
３、２３・・の各先端部が突出するように、多層回路基
板５０の片面側に基板接着剤層４６を形成する。その
後、基板接着剤層４６にウエハーを被着し熱プレスし、
円錐状の導電性バンプ２３、２３・・の各々を、その先
端部がウエハー４２に形成された電極端子２０ａ、２０
ｂ・・に当接して押し潰すことによって円錐台状の導電
性バンプとする。この様にして得られたパッケージを所
定箇所で切断することにより、半導体素子と略同一サイ
ズの多層回路基板が半導体素子に接合されたＣＳＰを得
ることができる。
に、先ず、図４（ａ）〜（ｄ）と同様にして単層回路基
板５２を形成する。単層回路基板５２には、その片面に
配線パターン１８ａ、１８ｂ・・が形成されていると共
に、他方の片面には、配線パターン６０ａ、６０ｂ・・
が形成されている。次いで、この単層回路基板５２の他
方の片面側に、導電性ペーストによって一面側の所定箇
所に形成された円錐状の導電性バンプ６３の先端部が突
出するように、基板内接着剤層５８が形成された銅等の
金属箔２５を熱プレスした後、金属箔２５をエッチング
等を施すことによって、多層回路基板５０を得ることが
できる。円錐状の導電性バンプ６３及び基板内接着剤層
５８の形成は、図４（ａ）〜（ｂ）と同様にして形成で
きる。この多層回路基板５８とウエハー４２との接合
は、図４（ｆ）と同様にして行うことができ、多層回路
基板５０の片面側に形成された配線パターン１８ａ、１
８ｂ・・の所定箇所に形成した円錐状の導電性バンプ２
３、２３・・の各先端部が突出するように、多層回路基
板５０の片面側に基板接着剤層４６を形成する。その
後、基板接着剤層４６にウエハーを被着し熱プレスし、
円錐状の導電性バンプ２３、２３・・の各々を、その先
端部がウエハー４２に形成された電極端子２０ａ、２０
ｂ・・に当接して押し潰すことによって円錐台状の導電
性バンプとする。この様にして得られたパッケージを所
定箇所で切断することにより、半導体素子と略同一サイ
ズの多層回路基板が半導体素子に接合されたＣＳＰを得
ることができる。
【００１８】図１〜７に示す半導体装置は、半導体素子
と回路基板とが基板接着剤層を介して接合されている
が、図８に示すＣＳＰ１０の様に、半導体素子１２と回
路基板１４とを直接接合してもよい。図８に示すＣＳＰ
１０は、半導体素子１２と回路基板１４とを、回路基板
１４に形成した基板内接着剤層２８によって接合してい
るものである。かかる図８に示すＣＳＰ１０は、図９
（ｂ）に示すパッケージ４０を一点鎖線の箇所で切断す
ることによって得ることができる。このパッケージ４０
を製造する際には、先ず、図９（ａ）に示す様に、基板
内接着剤層２８から先端部が突出する円錐状の導電性バ
ンプ３１を、一面側の所定箇所に形成した銅等の金属箔
４８と、複数個の単位半導体素子が形成されるウエハー
４２とを接合し熱プレスして一体化した後、金属箔４８
にフォトリソ法等によるパターニングを施して配線パタ
ーン１８を形成する。次いで、配線パターン１８のはん
だボール２４を接合する部分を除きソルダレジスト２９
を塗布した後、配線パターン１８が露出する箇所にはん
だボール２４・・を接合することによってパッケージ４
０を得ることができる。
と回路基板とが基板接着剤層を介して接合されている
が、図８に示すＣＳＰ１０の様に、半導体素子１２と回
路基板１４とを直接接合してもよい。図８に示すＣＳＰ
１０は、半導体素子１２と回路基板１４とを、回路基板
１４に形成した基板内接着剤層２８によって接合してい
るものである。かかる図８に示すＣＳＰ１０は、図９
（ｂ）に示すパッケージ４０を一点鎖線の箇所で切断す
ることによって得ることができる。このパッケージ４０
を製造する際には、先ず、図９（ａ）に示す様に、基板
内接着剤層２８から先端部が突出する円錐状の導電性バ
ンプ３１を、一面側の所定箇所に形成した銅等の金属箔
４８と、複数個の単位半導体素子が形成されるウエハー
４２とを接合し熱プレスして一体化した後、金属箔４８
にフォトリソ法等によるパターニングを施して配線パタ
ーン１８を形成する。次いで、配線パターン１８のはん
だボール２４を接合する部分を除きソルダレジスト２９
を塗布した後、配線パターン１８が露出する箇所にはん
だボール２４・・を接合することによってパッケージ４
０を得ることができる。
【００１９】ここで、基板内接着剤層２８から先端部が
突出する円錐状の導電性バンプ３１は、ポリエステルや
ポリイミド等の樹脂中に、金、銀、はんだ等の金属粒子
を約７０重量％程度含有させた高チクソトロピー性の導
電性ペーストを、金属箔４８上にスクリーン印刷するこ
とによって形成できる。このスクリーン印刷の際に用い
るマスクとしては、厚さ２５〜５０μｍ程度のポリイミ
ドフィルムに、直径３０〜６０μｍ程度の貫通孔をレー
ザ、エッチング、又はパンチングにより穿設したものを
用いることが好ましい。また、導電性バンプ３１の先端
部が突出する基板内接着剤層２８は、所定量の流動性を
呈する熱硬化性接着剤を金属箔４８の一面側に供給し、
金属箔４８を回転させるスピンコートによって形成でき
る。かかる基板内接着剤層４５上にウエハー４２を被着
して熱プレスすることによって、円錐状の導電性バンプ
２３、２３・・の各先端部を、ウエハー４２に形成され
た電極端子２０ａ、２０ｂ・・に当接して押し潰して円
錐台状の導電性バンプを形成すると共に、基板内接着剤
層４５をキュアして硬化し、パッケージ４０を得ること
ができる。
突出する円錐状の導電性バンプ３１は、ポリエステルや
ポリイミド等の樹脂中に、金、銀、はんだ等の金属粒子
を約７０重量％程度含有させた高チクソトロピー性の導
電性ペーストを、金属箔４８上にスクリーン印刷するこ
とによって形成できる。このスクリーン印刷の際に用い
るマスクとしては、厚さ２５〜５０μｍ程度のポリイミ
ドフィルムに、直径３０〜６０μｍ程度の貫通孔をレー
ザ、エッチング、又はパンチングにより穿設したものを
用いることが好ましい。また、導電性バンプ３１の先端
部が突出する基板内接着剤層２８は、所定量の流動性を
呈する熱硬化性接着剤を金属箔４８の一面側に供給し、
金属箔４８を回転させるスピンコートによって形成でき
る。かかる基板内接着剤層４５上にウエハー４２を被着
して熱プレスすることによって、円錐状の導電性バンプ
２３、２３・・の各先端部を、ウエハー４２に形成され
た電極端子２０ａ、２０ｂ・・に当接して押し潰して円
錐台状の導電性バンプを形成すると共に、基板内接着剤
層４５をキュアして硬化し、パッケージ４０を得ること
ができる。
【００２０】図９（ａ）（ｂ）において、ウエハー４２
と一面側の所定箇所に円錐状の導電性バンプ３１が形成
された金属箔４８とを、金属箔４８の一面側に形成した
基板内接着剤層２８によって接合しているが、図１０に
示す様に、半硬化状態の接着剤から成るシート２７を両
者間に挟み込み熱プレスすることによって接合してもよ
い。この際、シート２７を突き破って突出した導電性バ
ンプ３１の先端部を、ウエハー４２の電極端子２０ａ、
２０ｂ・・と当接させて押し潰し、円錐台状の導電性バ
ンプを形成する。かかるシート２７は、図１〜図９に示
す半導体装置やパッケージにおける接着剤層に代えて使
用できる。また、図１１に示すＣＳＰ１０の様に、半導
体素子１２の電極端子２０、２０・・の各々に形成され
た円錐状の導電性バンプの先端部が、配線パターン１８
に当接して押しつぶされて形成された円錐台状の導電性
バンプ３０、３０・・によって、電極端子２０と配線パ
ターン４８とを電気的に接続してもよい。かかる図１１
に示すＣＳＰ１０を製造する際には、先ず、図５に示す
様に、ウエハー４２の電極端子２０ａ、２０ｂ・・の各
々に、円錐状の導電性バンプ２３、２３・・を形成した
後、導電性バンプ２３の先端部が突出するように、熱硬
化接着剤から成る基板内接着剤層２８をウエハー４２に
形成する。次いで、接着剤層４６上に金属箔４８を被着
して熱プレスした後、金属箔４８にフォトリソ法等によ
るパターニングを施して配線パターン１８を形成する。
その後、配線パターン１８のはんだボール２４を接合す
る部分を除きソルダレジスト２９を塗布し、更に配線パ
ターン１８が露出する箇所に、はんだボール２４・・を
接合して得たパッケージ４０を、所定箇所で切断するこ
とによってＣＳＰ１０を得ることができる。
と一面側の所定箇所に円錐状の導電性バンプ３１が形成
された金属箔４８とを、金属箔４８の一面側に形成した
基板内接着剤層２８によって接合しているが、図１０に
示す様に、半硬化状態の接着剤から成るシート２７を両
者間に挟み込み熱プレスすることによって接合してもよ
い。この際、シート２７を突き破って突出した導電性バ
ンプ３１の先端部を、ウエハー４２の電極端子２０ａ、
２０ｂ・・と当接させて押し潰し、円錐台状の導電性バ
ンプを形成する。かかるシート２７は、図１〜図９に示
す半導体装置やパッケージにおける接着剤層に代えて使
用できる。また、図１１に示すＣＳＰ１０の様に、半導
体素子１２の電極端子２０、２０・・の各々に形成され
た円錐状の導電性バンプの先端部が、配線パターン１８
に当接して押しつぶされて形成された円錐台状の導電性
バンプ３０、３０・・によって、電極端子２０と配線パ
ターン４８とを電気的に接続してもよい。かかる図１１
に示すＣＳＰ１０を製造する際には、先ず、図５に示す
様に、ウエハー４２の電極端子２０ａ、２０ｂ・・の各
々に、円錐状の導電性バンプ２３、２３・・を形成した
後、導電性バンプ２３の先端部が突出するように、熱硬
化接着剤から成る基板内接着剤層２８をウエハー４２に
形成する。次いで、接着剤層４６上に金属箔４８を被着
して熱プレスした後、金属箔４８にフォトリソ法等によ
るパターニングを施して配線パターン１８を形成する。
その後、配線パターン１８のはんだボール２４を接合す
る部分を除きソルダレジスト２９を塗布し、更に配線パ
ターン１８が露出する箇所に、はんだボール２４・・を
接合して得たパッケージ４０を、所定箇所で切断するこ
とによってＣＳＰ１０を得ることができる。
【００２１】以上、述べてきた図１〜図１１に示す半導
体装置やパッケージにおいて、半導体素子又はウエハー
と回路基板等とを接合する接着剤層に、シリコーン樹脂
等のゴム弾性を有する樹脂を用いることが好ましい。か
かるゴム弾性を有する樹脂を用いた接着剤層によれば、
最終的に得られた半導体装置をプリント回路基板等の実
装基板に実装した際に、半導体素子と実装基板との熱膨
張係数の相違に因って発生する、半導体素子に対する応
力を緩和できるからである。従って、特に、図８及び図
１１に示す半導体装置の様に、回路基板１４が薄いた
め、実装基板と半導体素子１２との熱膨張係数の相違に
因って発生する応力が、半導体素子１２に加えられ易い
半導体装置においては、半導体素子１２と回路基板１４
とを接合する接着剤層２８に、シリコーン樹脂等のゴム
弾性を有する樹脂を用いることが好ましい。また、外部
接続端子としては、はんだボールの他に、リードピン等
の従来から使用されている外部接続端子を用いることが
できる。
体装置やパッケージにおいて、半導体素子又はウエハー
と回路基板等とを接合する接着剤層に、シリコーン樹脂
等のゴム弾性を有する樹脂を用いることが好ましい。か
かるゴム弾性を有する樹脂を用いた接着剤層によれば、
最終的に得られた半導体装置をプリント回路基板等の実
装基板に実装した際に、半導体素子と実装基板との熱膨
張係数の相違に因って発生する、半導体素子に対する応
力を緩和できるからである。従って、特に、図８及び図
１１に示す半導体装置の様に、回路基板１４が薄いた
め、実装基板と半導体素子１２との熱膨張係数の相違に
因って発生する応力が、半導体素子１２に加えられ易い
半導体装置においては、半導体素子１２と回路基板１４
とを接合する接着剤層２８に、シリコーン樹脂等のゴム
弾性を有する樹脂を用いることが好ましい。また、外部
接続端子としては、はんだボールの他に、リードピン等
の従来から使用されている外部接続端子を用いることが
できる。
【００２２】
【発明の効果】本発明によれば、配線パターンのより一
層の微細化を可能とすることができ、且つＣＳＰの製造
コストの低減を図ることが可能であるため、ファインパ
ターンのＣＳＰを低コストで提供することができる。
層の微細化を可能とすることができ、且つＣＳＰの製造
コストの低減を図ることが可能であるため、ファインパ
ターンのＣＳＰを低コストで提供することができる。
【図１】本発明に係る半導体装置の一例を示す断面図で
ある。
ある。
【図２】図１に示す半導体装置の一部を拡大した拡大部
分断面図である。
分断面図である。
【図３】図１に示す半導体装置を得るためのパッケージ
である。
である。
【図４】図３に示すパッケージを得るための工程を示す
工程図である。
工程図である。
【図５】図３に示すパッケージを得るための他の例を説
明する説明図である。
明する説明図である。
【図６】図３に示すパッケージを得るための他の例を説
明する説明図である。
明する説明図である。
【図７】図３に示す多層回路基板を得るための工程を説
明する説明図である。
明する説明図である。
【図８】本発明に係る半導体装置の他の例を示す断面図
である。
である。
【図９】図３に示す半導体装置を得るためのパッケージ
を製造する製造方法の一例を説明するための工程図であ
る。
を製造する製造方法の一例を説明するための工程図であ
る。
【図１０】図３に示す半導体装置を得るためのパッケー
ジを製造する製造方法の他の例を説明するための説明図
である。
ジを製造する製造方法の他の例を説明するための説明図
である。
【図１１】本発明に係る半導体装置の他の例を示す断面
図である。
図である。
【図１２】従来の半導体装置を示す断面図である。
１０ 半導体装置 １２ 半導体素子 １４ 回路基板 １６ 接着剤層（基板接着剤層） １８ 配線パターン ２０ 半導体素子１０の電極端子 ２２ 導電性バンプ ２４ はんだボール ２６ ランド部 ４２ ウエハー
Claims (7)
- 【請求項１】 半導体素子の電極端子と、前記半導体素
子と略同サイズに形成された回路基板の配線パターンと
が電気的に接続されて成る半導体装置において、 該半導体素子と回路基板とが、前記半導体素子又は回路
基板に形成された接着剤層によって接合されていると共
に、 前記半導体素子の電極端子と回路基板の配線パターンと
が、前記接着剤層を貫通する導電性バンプによって電気
的に接続され、 且つ前記導電性バンプの先端部が半導体素子の電極端子
又は回路基板の配線パターンに当接して押し潰されてい
ることを特徴とする半導体装置。 - 【請求項２】 回路基板として、複数枚の回路基板が接
着剤層によって接合されていると共に、互いに接合され
た回路基板の一方に形成された導電性バンプの先端部
が、前記接着剤層を貫通して他方の回路基板の配線パタ
ーンに当接して押し潰され、前記回路基板の各々に形成
された配線パターン同士が電気的に接続されて成る多層
回路基板が用いられている請求項１記載の半導体装置。 - 【請求項３】 回路基板の一面側に半導体素子が接合さ
れ、且つ前記回路基板の他面側に外部接続端子が接合さ
れるランド部が形成されている請求項１又は請求項２記
載の半導体装置。 - 【請求項４】 半導体素子の電極端子と、前記半導体素
子と略同サイズに形成された回路基板の配線パターンと
が電気的に接続されて成る半導体装置を製造する際に、 複数個の単位半導体素子が形成されたウエハーと、前記
単位半導体素子に対応する複数個の単位回路基板が形成
された回路基板とを、前記ウエハー又は回路基板に形成
した接着剤層を介して圧着し、前記ウエハーと回路基板
とを接合すると共に、前記接着剤層を貫通して突出した
導電性バンプの先端部を、当接した単位半導体素子の電
極端子又は単位回路基板の配線パターンで押し潰すこと
によって、前記単位半導体素子の電極端子と単位回路基
板の配線パターンとを電気的に接続した後、 前記ウエハーと回路基板とを所定箇所で切断して複数個
の半導体装置を形成することを特徴とする半導体装置の
製造方法。 - 【請求項５】 回路基板として、複数枚の回路基板が接
着剤層によって接合されていると共に、互いに接合され
た回路基板の一方に形成された導電性バンプの先端部
が、前記接着剤層を貫通して他方の回路基板の配線パタ
ーンに当接して押し潰され、前記回路基板の各々に形成
された配線パターン同士が電気的に接続されて成る多層
回路基板を用いる請求項４記載の半導体装置の製造方
法。 - 【請求項６】 導電性バンプを導電性ペーストによって
形成した請求項４又は請求項５記載の半導体装置の製造
方法。 - 【請求項７】 回路基板の一面側に半導体素子を接合
し、且つ前記回路基板の他面側に外部接続端子が接合さ
れるランド部を形成する請求項４〜６のいずれか一項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18444796A JPH1032224A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18444796A JPH1032224A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032224A true JPH1032224A (ja) | 1998-02-03 |
Family
ID=16153314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18444796A Pending JPH1032224A (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032224A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004867A (en) * | 1996-12-16 | 1999-12-21 | Samsung Electronics Co., Ltd. | Chip-size packages assembled using mass production techniques at the wafer-level |
| EP0973197A3 (en) * | 1998-07-16 | 2002-08-21 | Nitto Denko Corporation | Wafer-scale package structure and circuit board used therein |
| WO2001097285A3 (de) * | 2000-06-14 | 2003-01-03 | Infineon Technologies Ag | Elektronisches bauteil aus einem gehäuse und einem substrat |
| EP1315207A2 (en) * | 2001-11-26 | 2003-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor module |
| US6596964B2 (en) | 2001-07-10 | 2003-07-22 | Koninklijke Philips Electronics N.V. | Method of attaching a component to a connection support by welding without the addition of material |
| KR100401975B1 (ko) * | 2001-12-27 | 2003-10-17 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100452820B1 (ko) * | 2002-07-12 | 2004-10-15 | 삼성전기주식회사 | 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판 |
| US6881612B2 (en) | 2001-08-08 | 2005-04-19 | Seiko Epson Corporation | Method of bonding a semiconductor element to a substrate |
| JP2005116715A (ja) * | 2003-10-07 | 2005-04-28 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| KR100518243B1 (ko) * | 1999-09-10 | 2005-10-04 | 주식회사 하이닉스반도체 | 칩규모 패키지 제조방법 |
| US6991965B2 (en) | 2002-12-13 | 2006-01-31 | Nec Electronics Corporation | Production method for manufacturing a plurality of chip-size packages |
| KR100709129B1 (ko) * | 2001-05-07 | 2007-04-18 | 삼성전자주식회사 | 플립 칩 패키지 제조 방법 |
| JP2007123941A (ja) * | 2007-02-09 | 2007-05-17 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP2009246404A (ja) * | 2009-07-30 | 2009-10-22 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP2010205887A (ja) * | 2009-03-03 | 2010-09-16 | Toppan Printing Co Ltd | 半導体装置 |
| JP2020123633A (ja) * | 2019-01-29 | 2020-08-13 | Dic株式会社 | 配線構造の製造方法 |
-
1996
- 1996-07-15 JP JP18444796A patent/JPH1032224A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004867A (en) * | 1996-12-16 | 1999-12-21 | Samsung Electronics Co., Ltd. | Chip-size packages assembled using mass production techniques at the wafer-level |
| EP0973197A3 (en) * | 1998-07-16 | 2002-08-21 | Nitto Denko Corporation | Wafer-scale package structure and circuit board used therein |
| KR100518243B1 (ko) * | 1999-09-10 | 2005-10-04 | 주식회사 하이닉스반도체 | 칩규모 패키지 제조방법 |
| US6930383B2 (en) | 2000-06-14 | 2005-08-16 | Infineon Technologies Ag | Electronic component including a housing and a substrate |
| WO2001097285A3 (de) * | 2000-06-14 | 2003-01-03 | Infineon Technologies Ag | Elektronisches bauteil aus einem gehäuse und einem substrat |
| KR100709129B1 (ko) * | 2001-05-07 | 2007-04-18 | 삼성전자주식회사 | 플립 칩 패키지 제조 방법 |
| US6596964B2 (en) | 2001-07-10 | 2003-07-22 | Koninklijke Philips Electronics N.V. | Method of attaching a component to a connection support by welding without the addition of material |
| US6881612B2 (en) | 2001-08-08 | 2005-04-19 | Seiko Epson Corporation | Method of bonding a semiconductor element to a substrate |
| EP1315207A2 (en) * | 2001-11-26 | 2003-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor module |
| EP1315207A3 (en) * | 2001-11-26 | 2006-09-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor module |
| KR100401975B1 (ko) * | 2001-12-27 | 2003-10-17 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100452820B1 (ko) * | 2002-07-12 | 2004-10-15 | 삼성전기주식회사 | 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판 |
| US6991965B2 (en) | 2002-12-13 | 2006-01-31 | Nec Electronics Corporation | Production method for manufacturing a plurality of chip-size packages |
| JP2005116715A (ja) * | 2003-10-07 | 2005-04-28 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP4513302B2 (ja) * | 2003-10-07 | 2010-07-28 | カシオ計算機株式会社 | 半導体装置 |
| JP2007123941A (ja) * | 2007-02-09 | 2007-05-17 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP4577316B2 (ja) * | 2007-02-09 | 2010-11-10 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP2010205887A (ja) * | 2009-03-03 | 2010-09-16 | Toppan Printing Co Ltd | 半導体装置 |
| JP2009246404A (ja) * | 2009-07-30 | 2009-10-22 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP2020123633A (ja) * | 2019-01-29 | 2020-08-13 | Dic株式会社 | 配線構造の製造方法 |
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