JP2014150265A - 電子モジュール用配線基板 - Google Patents

電子モジュール用配線基板 Download PDF

Info

Publication number
JP2014150265A
JP2014150265A JP2014046210A JP2014046210A JP2014150265A JP 2014150265 A JP2014150265 A JP 2014150265A JP 2014046210 A JP2014046210 A JP 2014046210A JP 2014046210 A JP2014046210 A JP 2014046210A JP 2014150265 A JP2014150265 A JP 2014150265A
Authority
JP
Japan
Prior art keywords
wiring board
electronic module
wiring
wiring patterns
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014046210A
Other languages
English (en)
Inventor
Kenji Sasaoka
賢司 笹岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2014046210A priority Critical patent/JP2014150265A/ja
Publication of JP2014150265A publication Critical patent/JP2014150265A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】メモリカードなどの電子モジュールにおいて、メモリ容量の増大などの本来的な機能を確保しながら、小型化を図る。
【解決方法】相対向するようにして配置された少なくとも一対の配線パターン、及び前記配線パターン間に介在する絶縁部材を有する配線基板の少なくとも一方の主面において、前記配線パターンの一つと電気的に接続するようにして少なくとも一つの半導体部品を配設するための電子モジュール用配線基板であって、前記配線基板の、前記絶縁部材中に埋設され、前記半導体部品と電気的に接続するようにして、前記配線パターンの少なくとも一つと電気的に接続されてなる少なくとも一つの電子部品と、前記配線基板の少なくとも一方の主面上に設けられた外部接続端子とを具え、前記配線基板はベース板を含まないように、電子モジュール用配線基板を構成する。
【選択図】図１

Description

本発明は、電子モジュール用配線基板に関し、特に小型化した電子モジュール配線基板に関する。
近年、携帯音楽プレーヤやデジタルカメラの普及によりメモリカードの需要が爆発的に増加している。また、前記メモリカードは、マイクロＳＤカードなどの出現によって小型化が急激に進行しており、メモリ容量の増加とカード形状の小型化という相反する要求を両立する技術の確立が求められている。
このような問題に鑑み、特許文献１においては、ベース基板上にメモリを構成する半導体チップを複数積層することによって、実装面積の増大を抑制しつつ、メモリ容量の増大を図っている。特に近年においては、前記半導体チップを７段や９段積層したような構造のメモリカードが開発されている。
特開２００５−３２２１０９号
しかしながら、上述のようにして半導体チップを複数積層したとしても、前記半導体チップを駆動させる駆動回路等は、前記ベース基板上に形成しなければならない。したがって、上述のように半導体チップを積層することにより、前記半導体チップの配置領域を縮小させることはできるが、前記駆動回路等の配置領域を別途確保しなければならず、上記メモリカードの小型化には限界があった。
さらに、上述のように複数の半導体チップを積層する場合、それぞれの半導体チップと前記ベース基板とを電気的に接続させるために、前記ベース基板上には複数のボンディングパッドを形成しなければならない。しかしながら、前記ベース基板における前記ボンディングパッド配置領域確保の観点から、形成できるパッド数は制限され、これによって積層することのできる半導体チップ数も制限されてしまうという問題があった。
すなわち、メモリカードの小型化を考えた場合、ベース基板上に形成できるバッド数が制限されてしまうので、積層できる半導体チップ数も制限されてしまうことになり、メモリ容量が自ずから制限されてしまうことになる。一方、メモリ容量の増大を考えた場合、ベース基板上に形成するパッド数を増大させなければならないので、パッド形成領域を確保するためにベース基板の大きさ(面積)を増大させる必要が生じる。
このような観点から、従来のメモリカードにおいては、メモリ容量の増大と小型化という相反する要求を満足することはできないでいた。
本発明は、メモリカードなどの電子モジュールにおいて、メモリ容量の増大などの本来的な機能を確保しながら、小型化を図ることを目的とする。
上記目的を達成すべく、本発明は、
相対向するようにして配置された少なくとも一対の配線パターン、及び前記配線パターン間に介在する絶縁部材を有する配線基板の少なくとも一方の主面において、前記配線パターンの一つと電気的に接続するようにして少なくとも一つの半導体部品を配設するための電子モジュール用配線基板であって、
前記配線基板の、前記絶縁部材中に埋設され、前記半導体部品と電気的に接続するようにして、前記配線パターンの少なくとも一つと電気的に接続されてなる少なくとも一つの電子部品と、
前記配線基板の少なくとも一方の主面上に設けられた外部接続端子とを具え、
前記配線基板はベース板を含まないことを特徴とする、電子モジュール用配線基板に関する。
本発明者は、上記課題を解決すべく鋭意検討を実施した。その結果、相対向するようにして配置された少なくとも一対の配線パターン、及び前記配線パターン間に介在する絶縁部材を有する配線基板の少なくとも一方の主面上において、前記配線パターンの一つと電気的に接続するようにして半導体部品を配設するための電子モジュール用配線基板において、前記配線基板の、前記絶縁部材中に埋設し、前記半導体部品と電気的に接続するようにして、前記配線パターンの少なくとも一つと電気的に接続するようにして電子部品を設けるような構成の電子モジュールとすることによって、上述した課題を解決できることを見出した。
すなわち、上記半導体部品を複数の半導体チップとし、前記電子部品を前記半導体チップに対する駆動素子（コントローラ、すなわち追加の半導体部品）とした場合において、前記複数の半導体チップを前記配線基板上において積層配置する一方、前記駆動素子は前記配線基板内に内蔵することができ、前記複数の半導体チップと前記駆動素子との電気的配線は、前記配線基板に形成された上記配線パターンで代用することができるようになる。
したがって、前記複数の半導体チップのみならず、これら半導体チップと前記駆動素子及び前記電気的配線とも縦方向に積層することができるので、従来のように平面方向において前記駆動素子を含む駆動回路を形成する必要がなくなる。したがって、得られる上記電子モジュールは、従来の電子モジュールに比較して十分に小型化することができる。
また、前記半導体部品（半導体チップ）を半導体メモリとすれば、メモリ容量を十分に確保した上で、十分に小型化したメモリモジュール、すなわちメモリカード等を提供することができるようになる。
なお、本発明の電子モジュール用配線基板において、外部接続端子は前記配線基板の少なくとも一方の主面上に設ける。この場合、前記半導体部品と前記外部接続端子とは、それぞれ前記配線基板の相対向する主面上に設けることが好ましい。前記外部接続端子及び前記半導体部品を、前記配線基板の同一の主面上に形成してしまうと、前記主面上において、前記半導体部品の搭載領域に加えて、前記外部接続端子の形成領域を別途確保する必要が生じる。
一方、前記外部接続端子及び前記半導体部品を、前記配線基板の相異なる主面上に形成した場合、一方の主面上では前記半導体部品の搭載領域を確保すれば足り、他方の主面上では前記外部接続端子の形成領域を確保すれば足りる。結果として、一主面上に確保しなければならない領域を低減することができるので、前記電子モジュールをより小型化することができるようになる。
なお、上述のように、特に電子部品を半導体部品とした場合、上記配線パターンと接続する側の主面に再配線層を形成し、この再配線層を介して前記配線パターンの少なくとも一つと電気的に接続することが好ましい。この場合、配線領域を増大させることができるので、バンプ等を介した上記配線パターンとの電気的接続をより確実に行うことができるようになる。
以上、本発明によれば、メモリカードなどの電子モジュールにおいて、メモリ容量の増大などの本来的な機能を確保しながら、小型化を図ることができる。
本発明の電子モジュールの一例を示す断面構成図である。 図１に示す電子モジュールの変形例を示す断面構成図である。 上記変形例の電子モジュールにおける再配線層の構成を概略的に示す図である。
以下、本発明の具体的特徴について、発明を実施するための最良の形態に基づいて説明する。
図１は、本発明の電子モジュール用配線基板を含む電子モジュールの一例を示す断面構成図である。図１に示す電子モジュール１０は、電子モジュール用配線基板２０とこの配線基板の一方の主面上に設けられた半導体部品３０とを有している。
電子モジュール用配線基板２０は、その表面及び裏面に位置し、互いに略平行な第１の配線パターン２０１及び第２の配線パターン２０２を有するとともに、その内側において、互いに略平行であるとともに、第１の配線パターン２０１及び第２の配線パターン２０２とも略平行な関係を保持する第３の配線パターン２０３及び第４の配線パターン２０４を有している。
第１の配線パターン２０１及び第３の配線パターン２０３の間には、第１の絶縁部材２１１が配置され、第２の配線パターン２０２及び第４の配線パターン２０４の間には、第２の絶縁部材２１２が配置されている。また、第３の配線パターン２０３及び第４の配線パターン２０４の間には、第３の絶縁部材２１３が配置されている。
第１の配線パターン２０１と第３の配線パターン２０３とは、第１の絶縁部材２１１中を貫通するようにして形成されたバンプ２４１によって電気的に接続され、第２の配線パターン２０２と第４の配線パターン２０４とは、第２の絶縁部材２１２中を貫通するようにして形成されたバンプ２４２によって電気的に接続されている。また、第３の配線パターン２０３と第５の配線パターン２０５とは、第３の絶縁部材２１３の、前記パターン間に位置する部分を貫通するようにして形成されたバンプ２４３によって電気的に接続され、第４の配線パターン２０４と第６の配線パターン２０６とは、第３の絶縁部材２１３の、前記パターン間に位置する部分を貫通するようにして形成されたバンプ２４４によって電気的に接続されている。
また、第５の配線パターン２０５と第６の配線パターン２０６とは、第４の絶縁部材２１４に形成されたスルーホールの内壁部分に形成された内部導電体２３５によって電気的に接続されている。これによって、第１の配線パターン２０１〜第６の配線パターン２０６は、バンプ２４１〜２４４及び内部導電体２３５によって互いに電気的に接続されることになる。
なお、バンプ２４１〜２４４及び内部導電体２３５は、それぞれ層間接続体を構成する。第１の配線パターン２０１〜第６の配線パターン２０６及び層間導電体２３５は、銅、アルミニウム、金、銀などの電気的良導体から構成する。バンプ２４１〜２４４は、良好な導体である金、アルミニウム、銀、銅などの単体、あるいは所定の樹脂中に前記金属微紛を分散させたものから構成することができる。また、前記金属などの他に炭素材を用いることができ、前記同様に、所定の樹脂中に炭素微紛を分散させたものから構成することができる。
また、図１において、第１の絶縁部材２１１〜第４の絶縁部材２１４は、それぞれ互いに識別可能に記載されているが、これは製造工程において元部材であるプリプレグを形成するとともに加熱して、前記絶縁部材を順次に形成するために一般的な状態として識別可能としたものである。しかしながら、これら絶縁部材を構成する材料や加熱条件などによっては互いに識別できない場合がある。
なお、第１の絶縁部材２１１〜第４の絶縁部材２１４中には、適宜ガラス繊維などの強化繊維（部材）を含有させることができる。特に、比較的厚い第４の絶縁部材２１４中には上述した強化繊維を簡易に含有させることができ、これによって、電子モジュール１０全体の強度を増大させることができる。また、各絶縁部材は汎用の熱硬化性樹脂から構成することができる。
半導体部品３０は例えば半導体チップとすることができ、本例では、３つの半導体チップ３０１，３０２及び３０３が電子モジュール用配線基板２０の一方の主面上において、半導体チップ３０１及び３０２の左縁が露出するようにして順次積層されている。半導体チップ３０１及び３０２の露出した左縁に設けられた図示しないパッド、及び半導体チップ３０３の左辺に沿って設けられた図示しないパッドと、電子モジュール用配線基板２０の第１の配線パターン２０１とはワイヤ３１１、３１２及び３１３によってワイヤボンディングされ、これによって、半導体チップ３０１、３０２及び３０３と電子モジュール用配線基板２０とが電気的に接続されている。
なお、半導体チップ３０１，３０２及び３０３、並びにワイヤ３１１，３１２及び３１３は、樹脂層６０によって封止されている。
また、本例では、電子モジュール用配線基板２０を構成する第３の絶縁部材２１３中に、第１の電子部品として上記半導体チップ３０１，３０２及び３０３を駆動させる駆動素子としてのコントローラ（半導体部品）４１及び第２の電子部品としてのコンデンサ等の受動チップ部品４２が埋設されている。
コントローラ４１は、半田バンプ４１Ａによって第３の配線パターン２０３に対して電気的機械的に接続されている。なお、上述したように、第３の配線パターン２０３は、バンプ２４１を介して第１の配線パターン２０１と接続されており、この第１の配線パターン２０１と半導体チップ３０１，３０２及び３０３はワイヤ３１１，３１２及び３１３で電気的に接続されているので、コントローラ４１は、上述した配線間の電気的接続を介して半導体チップ３０１、３０２及び３０３と電気的に接続されている。
なお、コントローラ４１と第３の配線パターン２０３との間には図示しないアンダーフィル樹脂が充填されている。また、コントローラ４１はフェイスアップ方式及びフェイスダウン方式のいずれであっても良い。
半田バンプ４１Ａは、Ｓｎを主成分とした半田材料とすることができるが、Ｃｕ粉を混合し、耐熱性を付与することができる。また、半田バンプ４１Ａの代わりに導電性組成物の接着剤を用いることもできる。さらに、Ａｕバンプによるフリップチップ実装とすることができる。
受動チップ部品４２は、その側部に形成された導電部材４２Ａ及び接続部材４２Ｂを介して第３の配線パターン２０３に電気的機械的に接続されている。上述したように、第３の配線パターン２０３は、バンプ２４１を介して第１の配線パターン２０１と接続されており、この第１の配線パターン２０１と半導体チップ３０１，３０２及び３０３はワイヤ３１１，３１２及び３１３で電気的に接続されているので、受動チップ部品４２は、上述した配線間の電気的接続を介して半導体チップ３０１、３０２及び３０３と電気的に接続されている。
したがって、電子モジュール用配線基板２０の第３の絶縁部材２１３中に埋設されたコントローラ４１及び受動チップ部品４２と、第１の配線パターン２０１〜第６の配線パターン２０６と、バンプ２４１〜２４４及び内部導電体２３５とは、半導体チップ３０１，３０２及び３０３に対する駆動回路を構成する。
なお、受動チップ部品４２はフェイスアップ方式及びフェイスダウン方式のいずれであっても良い。また、接続部材４２Ｂは、上記半田バンプ４１Ａと同様のＳｎを主成分とした半田材料とすることができるが、Ｃｕ粉を混合し、耐熱性を付与することができる。さらに、半田材料に代えて導電性組成物の接着剤を用いることもできる。
コントローラ４１に対する半田バンプ４１Ａ及び電子チップ部品４２に対する接続部材４２Ｂを同じ材料から構成すれば、コントローラ４１及び受動チップ部品４２の実装を同時に行うことができるので、電子モジュール１０の製造工程を簡略化することができる。また、半田バンプ４１Ａ及び接続部材４２Ｂを半田材料から構成すれば、汎用の実装技術を使用することができるので、コントローラ４１及び受動チップ部品４２の実装を効率的かつ安価に行うことができる。
以上のように、本例においては、複数の半導体チップ３０１，３０２及び３０３を電子モジュール用配線基板２０上において積層配置する一方、コントローラ４１及び受動チップ部品４２は電子モジュール用配線基板２０内に内蔵することができ、複数の半導体チップ３０１，３０２及び３０３とコントローラ４１及び受動チップ部品４２との電気的配線は、電子モジュール用配線基板２０に形成された上記配線パターンで代用することができるようになる。
したがって、複数の半導体チップ３０１，３０２及び３０３のみならず、これら半導体チップと、コントローラ４１及び受動チップ部品４２と、前記電気的配線とも縦方向に積層することができるので、従来のように平面方向においてコントローラ４１等を含む駆動回路を形成する必要がなくなる。したがって、本例の電子モジュール１０は、従来の電子モジュールに比較して十分に小型化することができる。
また、本例では、電子モジュール用配線基板２０上に複数の半導体チップ３０１，３０２及び３０３を積層しているので、これら半導体チップを半導体メモリとした場合においては、メモリ容量を十分に確保した上で、十分に小型化したメモリモジュール、すなわちメモリカード等を提供することができるようになる。
また、本例の電子モジュール１０において、外部接続端子５０は電子モジュール用配線基板２０の半導体チップ３０１，３０２及び３０３が積層された側と反対の主面上で、第２の配線パターン２０２と同一平面レベルで形成されている。したがって、電子モジュール用配線基板２０においては、一方の主面上において半導体チップ３０１，３０２及び３０３が積層領域（搭載領域）のみを確保すれば足り、別途、外部接続端子の形成領域を確保する必要がない。その結果、電子モジュール用配線基板２０の大きさ(面積)を低減することができ、電子モジュール１０の大きさ（面積）を低減することができる。したがって、電子モジュール１０をより小型化することができるようになる。
図２は、図１に示す電子モジュール１０の変形例である。なお、図１に示す電子モジュール１０と同一あるいは類似の構成要素に関しては同じ参照数字を用いて表している。
本例に示す電子モジュール１０では、コントローラ４１が、再配線層４１１を介して半田バンプ４１Ａにより第３の配線パターン２０３に電気的機械的に接続している点で上記例に示す電子モジュールと相違し、その他の点については同様である。したがって、本例では、再配線層４１１の部分について説明し、その他の構成要素に関する説明は省略する。
本例では、コントローラ４１の第３の配線パターン２０３への電気的機械的な接続を、再線層４１１を介して実施している。すなわち、半田バンプ４１Ａは、一旦再配線層４１１に接続された後、再配線層４１１を介してコントローラ４１と電気的に接触することになる。この場合、半田バンプ４１Ａと再配線層４１１との接触面積は十分大きく保持することができるので、再配線層４１１を介した半田バンプ４１Ａとコントローラ４１との電気的接触を十分確保できるようになる。したがって、コントローラ４１と第３の配線パターン２０３との電気的接触に関する不具合を抑制することができる。
なお、図３に、再配線層４１１の一例を概略的に示す。図３に示すように、再配線層４１１は、コントローラ４１のパッド４１Ｂを埋設するようにして形成された絶縁層４１Ａと、この絶縁層４１Ａを貫通し、その表面に露出した配線層４１１Ｂからなる。この場合、配線層４１１Ｂの、絶縁層４１Ａ上に露出した部分の面積は、半田バンプ４１１Ａとの電気的接続を確実にするために、パッド４１Ｂの面積よりも大きくする。
配線層４１１Ｂは、上述した配線パターンと同様に、銅、アルミニウム、金、銀などの電気的良導体から構成する。
本例では、上述したように再配線層４１１を設けているので、コントローラ４１を構成する半導体部品をウエハレベルチップスケールパッケージ（ＷＬ−ＣＳＰ）として、電子モジュール用配線基板２０内に配置し、第３の配線パターン２０３と電気的に接続することができる。
また、本例においても、複数の半導体チップ３０１，３０２及び３０３を電子モジュール用配線基板２０上において積層配置する一方、コントローラ４１及び受動チップ部品４２は電子モジュール用配線基板２０内に内蔵することができ、複数の半導体チップ３０１，３０２及び３０３とコントローラ４１及び受動チップ部品４２との電気的配線は、電子モジュール用配線基板２０に形成された上記配線パターンで代用することができるようになる。
したがって、複数の半導体チップ３０１，３０２及び３０３のみならず、これら半導体チップと、コントローラ４１及び受動チップ部品４２と、前記電気的配線とも縦方向に積層することができるので、従来のように平面方向においてコントローラ４１等を含む駆動回路を形成する必要がなくなる。したがって、本例の電子モジュール１０は、従来の電子モジュールに比較して十分に小型化することができる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
例えば、上記具体例では、３つの半導体チップを配線基板上に積層した場合を示したが、積層する半導体チップの数は必要に応じて任意の数とすることができる。また、配線基板上に積層する半導体部品は上述のような半導体メモリのみではなく、必要に応じて任意の半導体部品とすることができる。
また、上記具体例では、配線基板内に１つの半導体部品（コントローラ）と電子部品（受動チップ部品）とを配置した場合について説明したが、配線基板内に配置する電子部品の種類及び数については、必要に応じて任意とすることができる。
さらに、上記具体例では、半導体部品（コントローラ）を、半田バンプを用いたＢＧＡ構造としているが、ＬＧＡ構造とすることもできる。この場合、半導体部品の実装高さを低減することができる。
１０ 電子モジュール
２０ 電子モジュール用配線基板
２０１ 第１の配線パターン
２０２ 第２の配線パターン
２０３ 第３の配線パターン
２０４ 第４の配線パターン
２０５ 第５の配線パターン
２０６ 第６の配線パターン
２１１ 第１の絶縁部材
２１２ 第２の絶縁部材
２１３ 第３の絶縁部材
２１４ 第４の絶縁部材
２３５ 内部導電体
２４１〜２４４ バンプ
４１ 半導体部品（コントローラ）
４２ 電子部品（受動チップ部品）
５０ 外部接続端子
６０ 封止樹脂層

Claims (6)

  1. 相対向するようにして配置された少なくとも一対の配線パターン、及び前記配線パターン間に介在する絶縁部材を有する配線基板の少なくとも一方の主面において、前記配線パターンの一つと電気的に接続するようにして少なくとも一つの半導体部品を配設するための電子モジュール用配線基板であって、
    前記配線基板の、前記絶縁部材中に埋設され、前記半導体部品と電気的に接続するようにして、前記配線パターンの少なくとも一つと電気的に接続されてなる少なくとも一つの電子部品と、
    前記配線基板の少なくとも一方の主面上に設けられた外部接続端子とを具え、
    前記配線基板はベース板を含まないことを特徴とする、電子モジュール用配線基板。
  2. 前記半導体部品と前記外部接続端子とは、それぞれ前記配線基板の相対向する主面上に設けられたことを特徴とする、請求項１に記載の電子モジュール用配線基板。
  3. 前記電子部品は追加の半導体部品であって、前記半導体部品の駆動素子として機能することを特徴とする、請求項１又は２に記載の電子モジュール用配線基板。
  4. 前記追加の半導体部品は、その主面上に形成された再配線層を有し、この再配線層を介して前記配線パターンの少なくとも一つと電気的に接続されてなることを特徴とする、請求項３に記載の電子モジュール用配線基板。
  5. 前記半導体部品は半導体メモリであることを特徴とする、請求項１〜４のいずれか一に記載の電子モジュール用配線基板。
  6. 前記少なくとも一対の配線パターンは複数の配線パターンであり、前記複数の配線パターンの内、一対の配線パターンがそれぞれ前記絶縁部材の表面及び裏面上に設けられ、残りの配線パターンが前記絶縁部材中に埋設され、前記複数の配線パターンの少なくとも一部同士及び前記複数配線パターンの少なくとも一部と前記電子部品とが複数の層間接続体で電気的機械的に接続されてなることを特徴とする、請求項１〜５のいずれか一に記載の電子モジュール用配線基板。
JP2014046210A 2014-03-10 2014-03-10 電子モジュール用配線基板 Pending JP2014150265A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014046210A JP2014150265A (ja) 2014-03-10 2014-03-10 電子モジュール用配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014046210A JP2014150265A (ja) 2014-03-10 2014-03-10 電子モジュール用配線基板

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008071427A Division JP2009231328A (ja) 2008-03-19 2008-03-19 電子モジュール

Publications (1)

Publication Number Publication Date
JP2014150265A true JP2014150265A (ja) 2014-08-21

Family

ID=51572976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014046210A Pending JP2014150265A (ja) 2014-03-10 2014-03-10 電子モジュール用配線基板

Country Status (1)

Country Link
JP (1) JP2014150265A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (ja) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2006114621A (ja) * 2004-10-13 2006-04-27 Dt Circuit Technology Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (ja) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2006114621A (ja) * 2004-10-13 2006-04-27 Dt Circuit Technology Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法

Similar Documents

Publication Publication Date Title
US10128214B2 (en) Substrate and the method to fabricate thereof
US7872343B1 (en) Dual laminate package structure with embedded elements
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
KR100770934B1 (ko) 반도체 패키지와 그를 이용한 반도체 시스템 패키지
KR100731235B1 (ko) 반도체 장치
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US20110317381A1 (en) Embedded chip-on-chip package and package-on-package comprising same
KR102033787B1 (ko) 플렉시블 적층 패키지
JP2004273938A (ja) 積層型半導体装置
US20070259482A1 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US20200343163A1 (en) Semiconductor device with through-mold via
KR101522770B1 (ko) 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법
KR20020061812A (ko) 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
KR20150011893A (ko) 적층형 반도체패키지 및 그 제조방법
US20130307145A1 (en) Semiconductor package and method of fabricating the same
KR101219484B1 (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
US8872318B2 (en) Through interposer wire bond using low CTE interposer with coarse slot apertures
TWI685944B (zh) 三維直通矽晶貫孔結構
KR20130086403A (ko) 워피지 방지 구조를 갖는 반도체 장치
US10008441B2 (en) Semiconductor package
JP2006202997A (ja) 半導体装置およびその製造方法
JP4083376B2 (ja) 半導体モジュール
JP2014150265A (ja) 電子モジュール用配線基板
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
JP2005057271A (ja) 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150714