JP4083376B2 - 半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、３次元的な高密度化を実現する半導体モジュールに係り、特に、効率的な高密度化を実現しさらに高機能化にも適する半導体モジュールに関する。
【０００２】
【従来の技術】
高密度化を図る半導体モジュールとして、ＭＣＭ（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）、積層モジュール等が知られている。
【０００３】
図１０を用いてＭＣＭについて説明する。同図は、ＭＣＭの外観の例を示す斜視図である。ＭＣＭは、図１０に示すように、モジュール基板９１にデバイス９２〜９８を２次元的に配列し、ワイヤボンディングとモジュール基板上の配線パターンを用いてデバイス９２〜９８の端子間で必要な結線を行ったものである。ここで、デバイス９２〜９８は、ベアチップたる半導体チップ、受動素子などである。この手法による高密度実装は、デバイスの２次元配列を基本とするので、原理的にそれらデバイスの２次元的な大きさの和よりモジュール面積を小さくすることはできない。
【０００４】
次に、図１１を用いて積層モジュールについて説明する。同図は、積層モジュールの外観の例を示す正面図である。このような積層モジュールでは、３次元的に半導体デバイス１０１〜１０４を実装するので、実装面積は小さくなる。しかし、このように半導体デバイス１０１〜１０４を積み上げることは、実装高さの増大が無視できない場合も多い。
【０００５】
また、上層にある半導体デバイスへの配線を実装面の外部接続端子１０５から引き回すのに半導体デバイス周りにスペースを取るため、実装面積の縮小という利点を生かすためにはこのスペースをあまり大きくすることはできず、したがって多ピンパッケージの積層モジュールは、実際上、実現にさほど意味が見出せない場合が多い。このため、積層モジュールは、半導体デバイス１０１〜１０４としてメモリのような多ピンとはならないデバイスに限定されるのが現状である。
【０００６】
【発明が解決しようとする課題】
上記のように、現状の高密度実装半導体モジュールは、２次元配列では、デバイスの２次元的な大きさの和よりモジュール面積を小さくすることはできないという限界があり、３次元的実装では、実装高さの増大や多ピンパッケージでの実装が実際的とは言えないという改善すべき事項が存在した。
【０００７】
本発明は、このような事情の考慮してなされたもので、３次元的に高密度を実現する半導体モジュールにおいて、実装高さを低く抑え、さらに半導体モジュール内での接続を可能とすることにより必要とする外部接続端子を減少することもできる半導体モジュールを提供することを目的とする。
【０００８】
また、本発明は、３次元的に高密度を実現する半導体モジュールにおいて、その実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図る半導体モジュールを提供することを目的とする。
【０００９】
また、本発明は、３次元的に高密度を実現する半導体モジュールにおいて、容易に半導体モジュール同士や他のデバイスと接続しさらに高機能化を図る半導体モジュールを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様は、第１の半導体チップと、前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、前記第２の半導体チップの背面に設けられ前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられたボンディングパッドとボンディングワイヤにより電気的接続する導体を有する第２の基板と、前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記導体と電気的に導通する第２の外部接続端子とを有することを特徴とする。
【００１１】
第１および第２の半導体チップの大きさの違いを利用して、両者を重ね合わせて両者の機能面から基板への電気的接続を行う。これにより、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。また、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００１２】
また、本発明の別の態様は、第１の半導体チップと、前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、前記第２の半導体チップの背面に設けられ前記基板に設けられた第１の導体と電気的接続する第２の導体を有する第２の基板と、前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記第２の導体と電気的に導通する第２の外部接続端子とを有することを特徴とする。
【００１３】
これによっても、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００１４】
また、前記第１の半導体チップと前記第２の半導体チップとの前記接合されたものを新たな前記第１の半導体チップとして、上記の構成をする実現することができる。すなわち、半導体チップを３層以上重ね合わせる場合も同様の効果が得られる。
【００１５】
前記突起電極と前記ランドとの前記電気的接続は、半田材料によりなされ得る。また、金によりなすこともできる。
【００１６】
また、前記第１の半導体チップの機能面に設けられた第２のボンディングパッドと前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた第３のボンディングパッドとを接続する第２のボンディングワイヤをさらに有することもできる。
【００１７】
これにより、半導体モジュール内での電気的接続が可能となるので必要とする外部接続端子を減少することができる。
【００１８】
前記第１および第２の半導体チップと前記基板との間の空隙には、充填樹脂を設けてもよい。放熱性、防湿性、防錆性等を向上することができる。
【００２１】
また、前記基板の前記ランドの存在する面は、複数の配線基板の積層により形成された階段面であり、この複数の配線基板のうち前記階段面の最も低い段を形成するものを除くいずれかひとつが、該ひとつの配線基板を除く他すべての配線基板より平面方向に張り出しこの張り出した部位に第３の外部接続端子を有することを特徴とする。
【００２２】
この第３の外部接続端子が、半導体モジュール同士や他のデバイスと接続するための端子として機能しさらに高機能化を図ることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２４】
図１は、本発明の実施形態の前提となる半導体モジュールの模式的な構成を説明する断面図である。
【００２５】
同図（ａ）は、重ね合わされるべき３枚の半導体チップ１１、１３、１５を示している。半導体チップ１１、１３、１５は、この順序にチップ面積が大きく、また、半導体チップ１５の機能面には、このチップと外部との電気的接続のための突起電極１６が設けられる。さらに、半導体チップ１３の機能面であって半導体チップ１５との重なりに寄与しない部位には突起電極１４が設けられ、また、半導体チップ１１の機能面であって半導体チップ１３との重なりに寄与しない部位には突起電極１２が設けられる。
【００２６】
突起電極１６、１４、１２には、例えば、共晶半田（すず鉛比６３対３７）、高融点半田、金を用いることができる。
【００２７】
半導体チップ１１、１３、１５は、それぞれ類似する機能を有するチップを組み合わせる場合の他、それぞれ機能の異なるチップを組み合わせることができる。
【００２８】
機能の異なるチップの組み合わせの場合、例えば、ＭＰＵ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｃｅｓｓｉｎｇ ｕｎｉｔ）やＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｅｄ ｉｎｔｅｇｒａｌ ｃｉｒｃｕｉｔ）で作られた制御回路のチップと、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などのメモリチップとを組み合わせることが考えられる。これによりひとつのシステムを構築できる。
【００２９】
上記のような半導体チップ１１、１３、１５は、図１（ｂ）に示すように接合される。
【００３０】
図１（ｃ）は、図１（ｂ）に示した接合された半導体チップと電気的接続するための基板１７、１８、１９を示したものである。この基板１７、１８、１９は、接合された半導体チップ１１、１３、１５の突起電極１２、１４、１６と平面的・立体的に位置を合わせてランド（この図では図示省略）を有するものである。これらランドは基板１７の外部接続端子１１０と電気的に導通している。
【００３１】
基板１７、１８、１９は、例えば、ガラスエポキシ材のようなリジッドな基板、ＰＩテープ（ポリイミドテープ）のようなフレキシブルな基板などの積層により形成することができる。また、上記のランドと外部接続端子１１０との電気的接続には、例えば、基板１７、１８、１９（または基板１７、１８、または基板１７のみ）を貫通してスルーホールを設け、スルーホールの内表面に導電体を設けて基板１７の外部接続端子１１０の存在する面まで導電体を導きさらに配線パターンにより外部接続端子１１０まで接続することによりなすことができる。すなわち、この場合は、基板１７、１８、１９は、積層により一体化されたあとスルーホールを形成するものである。
【００３２】
さらには、上記のランドと外部接続端子１１０との電気的接続のため、基板１７、１８、１９をビルドアップ基板により構成することもできる。ビルドアップ基板とすることにより基板内の層間での電気的接続の設計はより簡単になる。このため、半導体モジュール内でこのビルドアップ基板を介して半導体チップ１１、１３、１５間の電気的接続が容易になる。
【００３３】
図２は、図１（ｃ）に示した基板１７、１８、１９の平面図を模式的に示すものである。同図において、すでに説明した要素には同一番号を付してあり、また基板１７、１８、１９には、ランド２１、２２、２３がそれぞれ設けられる。この図においてスルーホールおよびランド２１、２２、２３からスルーホールに至る配線は省略してある。
【００３４】
図３は、図１（ｂ）に示した接合された半導体チップ１１、１３、１５と図１（ｃ）に示したこれに対応する基板１７、１８、１９とを接続した半導体モジュールを模式的に示す断面図である。図３において、すでに説明した要素には同一番号を付してある。
【００３５】
このような半導体チップ１１、１３、１５と基板１７、１８、１９との接続には、各種のフリップチップ方式を採用することができる。たとえば、ランド２１、２２、２３に金の突起電極を形成しておき、半導体チップ１１、１３、１５の突起電極１２、１４、１６をこのランドに接続するなどの方法である。
【００３６】
このようにこの半導体モジュールは、パッケージに収められていない半導体チップ１１、１３、１５の大きさの違いを利用して、これらを重ね合わせて機能面から基板への電気的接続を行う。これにより、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。
【００３７】
なお、ここでは半導体チップが３つの場合について説明したが２以上の複数の場合について、同様の方法で半導体モジュールを実現できる。
【００３８】
図４は、図３に示した半導体モジュールにおいて、半導体チップ１１、１３、１５と基板１７、１８、１９との間の空隙に充填樹脂４９を設けたものであり、すでに説明した要素には同一番号を付してある。このような充填樹脂４９により、放熱性、防湿性、防錆性等を向上することができる。
【００３９】
また、充填樹脂４９は、上記の空隙だけでなく、例えば、トランスファモールドを用いて半導体チップ１１、１３、１５をすべて覆うようにすることもできる。なお、充填樹脂には、例えば、エポキシ系樹脂を用いることができる。
【００４０】
次に、上記で説明した形態の変形された形態について図５を参照して説明する。同図は、上記とは異なる形態を模式的に示す図であり、すでに説明した要素には同一番号を付してある。
【００４１】
同図（ａ）は、図１ないし図４で説明した基板１７、１８、１９に代えて用いる基板４１、４２、４３、４４の平面図を示すものである。この図に示すようにこの実施形態においては、一体的に形成される基板１７、１８、１９ではなく、ブロックに分離した基板４１、４２、４３、および４４を用いる。このようなブロックへの分離は、同一の小規模部品による生産歩留まりの向上、基板設計の融通性を期待できる。
【００４２】
図５（ｂ）は、このようなブロック分離された基板４１、４２、４３、４４に半導体チップ１１、１３、１５を接続した半導体モジュールを模式的に示す断面図である。この形態においても、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。また、ブロック同士の間に、図示のように間隙を設けることもでき、この場合、基板４１、４２、４３、４４と半導体チップ１１、１３、１５との接続取り付け仕様を厳しくする必要が生じないという利点がある。
【００４３】
次に、本発明の一実施形態について図６を参照して説明する。同図は、本発明の一実施形態に係る半導体モジュールを模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００４４】
この実施形態では、半導体チップ１５と半導体チップ１３とがボンディングワイヤ５１により、電気的接続される。このような電気的接続は、半導体チップ１５と半導体チップ１３とを接合させたあと、半導体チップ１５および半導体チップ１３の機能面に存在するボンディングパッド（図示省略）をワイヤボンディング技術により結線することによりなすことができる。また、半導体チップ１３と半導体チップ１１との間においても、図示のように、同様にボンディングワイヤにより電気的接続することができる。
【００４５】
このような半導体チップ同士の直接の結線をすることにより、半導体モジュール内での電気的接続がより簡単になるので、必要とする外部接続端子１１０を減少することができる。これは、特に半導体チップを多数重ね合わせた場合に顕著な効果となって現れる。すなわち、外部接続素子１１０の設置密度には、あるルールの下、制限がありその制限により数が限られるので、半導体チップを多数重ね合わせる場合のひとつの限界がそこに存在するからである。
【００４６】
次に、上記で説明した実施形態と異なる実施の形態について図７を参照して説明する。同図は、本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００４７】
この実施形態は、重ね合わされた半導体チップ１３、１５が接続された基板１７、１８、１９とは反対の側である半導体チップ１３の背面に、もうひとつの基板６１を設けたものである。基板６１には外部接続端子６３が半導体チップ１３とは反対の面に設けられている。なお、基板６１としては、リジッドな基板、フレキシブルな基板、両者とも用いることができる。
【００４８】
外部接続端子６３は、基板６１の下面に設けられた突起電極６２およびボンディングパッド（図示省略）と電気的に導通する。このような基板６１の両面間の電気的導通は、例えば、スルーホールの内表面に設けられた導電体により実現することができる。
【００４９】
また、ボンディングパッドは、例えば半導体チップ１３と基板６１とを接合したあと半導体チップ１３の機能面に設けられたボンディングパッドとボンディングワイヤにより電気的接続されるものである。
【００５０】
突起電極６２は、基板１７、１８、１９との電気的接続に供されるものである。
【００５１】
すなわち、基板６１のボンディングパッドおよび突起電極６２により、基板６１と半導体チップ１３および基板１７、１８、１９との電気的接続ができるようになっている。このような電気的接続は、必要に応じその一方のみを用いることにしてもよい。
【００５２】
以上説明した構造により、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００５３】
なお、図７においては半導体チップが２つ重ねられているものについて説明したが、半導体チップが３つ以上重ねられているものについても同様の考え方で実現することができる。
【００５４】
図８は、図７で説明した半導体モジュールのもうひとつの基板６１にデバイス７１を接続、実装した場合を示す図である。デバイス７１としては、半導体チップを有する半導体パッケージ（例えば、ＣＳＰ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）などの小型パッケージ）の他、受動素子を実装することもできる。
【００５５】
なお、図８において、すでに説明した要素には同一番号を付してある。
【００５６】
次に、上記で説明した実施形態と異なる実施の形態について図９を参照して説明する。同図は、本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００５７】
この実施形態は、図１、および図３ないし図８における基板１８に相当する部分が、他の基板１７、１９よりも平面方向に張り出した基板８１に置き代わっているところに特徴がある。この張り出した部分には、外部接続端子８２が設けられている。外部接続端子８２は、張り出した部分の下面に設けることもできる。
【００５８】
この外部接続端子８２は、他の半導体モジュールやデバイスと接続するための端子として機能する。これによりさらに高機能化を図ることができる。
【００５９】
この図における外部接続端子８２は、最も単純な場合はこの半導体モジュール内の半導体チップ１３の突起電極１４と基板８１の上面の配線パターンを用いて電気的に接続される。この接続以外にも、例えばスルーホールを用いれば他の半導体チップ１５の突起電極１６や基板１７に設けられた外部接続端子１１０、もうひとつの基板６１の突起電極６２と電気的に接続することができる。これは、基板１７、１９、８１をビルドアップ基板にすることによっても達成できる。
【００６０】
なお、このような基板８１の張り出しは、一方向のみならず複数の方向に設けてもよいし、また、別の基板（例えば基板１９）を張り出すようにしてもよい。例えば、基板１９を張り出し、その張り出した部位の下面に外部接続端子を設ければ、図９に示すような半導体モジュールと電気的に接続することができる。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、複数の半導体チップの大きさの違いを利用して、両者を重ね合わせて両者の機能面から、機能面上の突起電極に平面的・立体的に位置が符合するランドを有する基板への電気的接続を行うので、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態の前提となる半導体モジュールの模式的な構成を説明する断面図。
【図２】 図１（ｃ）に示した基板１７、１８、１９の平面的形状を模式的に示す図。
【図３】 図１（ｂ）に示した接合された半導体チップ１１、１３、１５と図１（ｃ）に示したこれに対応する基板１７、１８、１９とを接続した半導体モジュールを模式的に示す断面図。
【図４】 図３に示した半導体モジュールにおいて、半導体チップ１１、１３、１５と基板１７、１８、１９との間の空隙に充填樹脂４９を設けた半導体モジュールを模式的に示す断面図。
【図５】 上記とは異なる形態を模式的に示す図。
【図６】 本発明の一実施形態に係る半導体モジュールを模式的に示す断面図。
【図７】 本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図。
【図８】 図７で説明した半導体モジュールのもうひとつの基板６１にデバイス７１を接続、実装した場合を示す図。
【図９】 本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図。
【図１０】 ＭＣＭの外観の例を示す斜視図。
【図１１】 積層モジュールの外観の例を示す正面図。
【符号の説明】
１１、１３、１５ 半導体チップ
１２、１４、１６ 突起電極
１７、１８、１９ 基板
１１０ 外部接続端子
２１、２２、２３ ランド
４１、４２、４３、４４ 基板
４９ 充填樹脂
５１ ボンディングワイヤ
６１ 基板
６２ 突起電極
６３ 外部接続端子
７１ デバイス
８１ 基板
８２ 外部接続端子
【発明の属する技術分野】
本発明は、３次元的な高密度化を実現する半導体モジュールに係り、特に、効率的な高密度化を実現しさらに高機能化にも適する半導体モジュールに関する。
【０００２】
【従来の技術】
高密度化を図る半導体モジュールとして、ＭＣＭ（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）、積層モジュール等が知られている。
【０００３】
図１０を用いてＭＣＭについて説明する。同図は、ＭＣＭの外観の例を示す斜視図である。ＭＣＭは、図１０に示すように、モジュール基板９１にデバイス９２〜９８を２次元的に配列し、ワイヤボンディングとモジュール基板上の配線パターンを用いてデバイス９２〜９８の端子間で必要な結線を行ったものである。ここで、デバイス９２〜９８は、ベアチップたる半導体チップ、受動素子などである。この手法による高密度実装は、デバイスの２次元配列を基本とするので、原理的にそれらデバイスの２次元的な大きさの和よりモジュール面積を小さくすることはできない。
【０００４】
次に、図１１を用いて積層モジュールについて説明する。同図は、積層モジュールの外観の例を示す正面図である。このような積層モジュールでは、３次元的に半導体デバイス１０１〜１０４を実装するので、実装面積は小さくなる。しかし、このように半導体デバイス１０１〜１０４を積み上げることは、実装高さの増大が無視できない場合も多い。
【０００５】
また、上層にある半導体デバイスへの配線を実装面の外部接続端子１０５から引き回すのに半導体デバイス周りにスペースを取るため、実装面積の縮小という利点を生かすためにはこのスペースをあまり大きくすることはできず、したがって多ピンパッケージの積層モジュールは、実際上、実現にさほど意味が見出せない場合が多い。このため、積層モジュールは、半導体デバイス１０１〜１０４としてメモリのような多ピンとはならないデバイスに限定されるのが現状である。
【０００６】
【発明が解決しようとする課題】
上記のように、現状の高密度実装半導体モジュールは、２次元配列では、デバイスの２次元的な大きさの和よりモジュール面積を小さくすることはできないという限界があり、３次元的実装では、実装高さの増大や多ピンパッケージでの実装が実際的とは言えないという改善すべき事項が存在した。
【０００７】
本発明は、このような事情の考慮してなされたもので、３次元的に高密度を実現する半導体モジュールにおいて、実装高さを低く抑え、さらに半導体モジュール内での接続を可能とすることにより必要とする外部接続端子を減少することもできる半導体モジュールを提供することを目的とする。
【０００８】
また、本発明は、３次元的に高密度を実現する半導体モジュールにおいて、その実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図る半導体モジュールを提供することを目的とする。
【０００９】
また、本発明は、３次元的に高密度を実現する半導体モジュールにおいて、容易に半導体モジュール同士や他のデバイスと接続しさらに高機能化を図る半導体モジュールを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様は、第１の半導体チップと、前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、前記第２の半導体チップの背面に設けられ前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられたボンディングパッドとボンディングワイヤにより電気的接続する導体を有する第２の基板と、前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記導体と電気的に導通する第２の外部接続端子とを有することを特徴とする。
【００１１】
第１および第２の半導体チップの大きさの違いを利用して、両者を重ね合わせて両者の機能面から基板への電気的接続を行う。これにより、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。また、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００１２】
また、本発明の別の態様は、第１の半導体チップと、前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、前記第２の半導体チップの背面に設けられ前記基板に設けられた第１の導体と電気的接続する第２の導体を有する第２の基板と、前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記第２の導体と電気的に導通する第２の外部接続端子とを有することを特徴とする。
【００１３】
これによっても、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００１４】
また、前記第１の半導体チップと前記第２の半導体チップとの前記接合されたものを新たな前記第１の半導体チップとして、上記の構成をする実現することができる。すなわち、半導体チップを３層以上重ね合わせる場合も同様の効果が得られる。
【００１５】
前記突起電極と前記ランドとの前記電気的接続は、半田材料によりなされ得る。また、金によりなすこともできる。
【００１６】
また、前記第１の半導体チップの機能面に設けられた第２のボンディングパッドと前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた第３のボンディングパッドとを接続する第２のボンディングワイヤをさらに有することもできる。
【００１７】
これにより、半導体モジュール内での電気的接続が可能となるので必要とする外部接続端子を減少することができる。
【００１８】
前記第１および第２の半導体チップと前記基板との間の空隙には、充填樹脂を設けてもよい。放熱性、防湿性、防錆性等を向上することができる。
【００２１】
また、前記基板の前記ランドの存在する面は、複数の配線基板の積層により形成された階段面であり、この複数の配線基板のうち前記階段面の最も低い段を形成するものを除くいずれかひとつが、該ひとつの配線基板を除く他すべての配線基板より平面方向に張り出しこの張り出した部位に第３の外部接続端子を有することを特徴とする。
【００２２】
この第３の外部接続端子が、半導体モジュール同士や他のデバイスと接続するための端子として機能しさらに高機能化を図ることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２４】
図１は、本発明の実施形態の前提となる半導体モジュールの模式的な構成を説明する断面図である。
【００２５】
同図（ａ）は、重ね合わされるべき３枚の半導体チップ１１、１３、１５を示している。半導体チップ１１、１３、１５は、この順序にチップ面積が大きく、また、半導体チップ１５の機能面には、このチップと外部との電気的接続のための突起電極１６が設けられる。さらに、半導体チップ１３の機能面であって半導体チップ１５との重なりに寄与しない部位には突起電極１４が設けられ、また、半導体チップ１１の機能面であって半導体チップ１３との重なりに寄与しない部位には突起電極１２が設けられる。
【００２６】
突起電極１６、１４、１２には、例えば、共晶半田（すず鉛比６３対３７）、高融点半田、金を用いることができる。
【００２７】
半導体チップ１１、１３、１５は、それぞれ類似する機能を有するチップを組み合わせる場合の他、それぞれ機能の異なるチップを組み合わせることができる。
【００２８】
機能の異なるチップの組み合わせの場合、例えば、ＭＰＵ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｃｅｓｓｉｎｇ ｕｎｉｔ）やＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｅｄ ｉｎｔｅｇｒａｌ ｃｉｒｃｕｉｔ）で作られた制御回路のチップと、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などのメモリチップとを組み合わせることが考えられる。これによりひとつのシステムを構築できる。
【００２９】
上記のような半導体チップ１１、１３、１５は、図１（ｂ）に示すように接合される。
【００３０】
図１（ｃ）は、図１（ｂ）に示した接合された半導体チップと電気的接続するための基板１７、１８、１９を示したものである。この基板１７、１８、１９は、接合された半導体チップ１１、１３、１５の突起電極１２、１４、１６と平面的・立体的に位置を合わせてランド（この図では図示省略）を有するものである。これらランドは基板１７の外部接続端子１１０と電気的に導通している。
【００３１】
基板１７、１８、１９は、例えば、ガラスエポキシ材のようなリジッドな基板、ＰＩテープ（ポリイミドテープ）のようなフレキシブルな基板などの積層により形成することができる。また、上記のランドと外部接続端子１１０との電気的接続には、例えば、基板１７、１８、１９（または基板１７、１８、または基板１７のみ）を貫通してスルーホールを設け、スルーホールの内表面に導電体を設けて基板１７の外部接続端子１１０の存在する面まで導電体を導きさらに配線パターンにより外部接続端子１１０まで接続することによりなすことができる。すなわち、この場合は、基板１７、１８、１９は、積層により一体化されたあとスルーホールを形成するものである。
【００３２】
さらには、上記のランドと外部接続端子１１０との電気的接続のため、基板１７、１８、１９をビルドアップ基板により構成することもできる。ビルドアップ基板とすることにより基板内の層間での電気的接続の設計はより簡単になる。このため、半導体モジュール内でこのビルドアップ基板を介して半導体チップ１１、１３、１５間の電気的接続が容易になる。
【００３３】
図２は、図１（ｃ）に示した基板１７、１８、１９の平面図を模式的に示すものである。同図において、すでに説明した要素には同一番号を付してあり、また基板１７、１８、１９には、ランド２１、２２、２３がそれぞれ設けられる。この図においてスルーホールおよびランド２１、２２、２３からスルーホールに至る配線は省略してある。
【００３４】
図３は、図１（ｂ）に示した接合された半導体チップ１１、１３、１５と図１（ｃ）に示したこれに対応する基板１７、１８、１９とを接続した半導体モジュールを模式的に示す断面図である。図３において、すでに説明した要素には同一番号を付してある。
【００３５】
このような半導体チップ１１、１３、１５と基板１７、１８、１９との接続には、各種のフリップチップ方式を採用することができる。たとえば、ランド２１、２２、２３に金の突起電極を形成しておき、半導体チップ１１、１３、１５の突起電極１２、１４、１６をこのランドに接続するなどの方法である。
【００３６】
このようにこの半導体モジュールは、パッケージに収められていない半導体チップ１１、１３、１５の大きさの違いを利用して、これらを重ね合わせて機能面から基板への電気的接続を行う。これにより、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。
【００３７】
なお、ここでは半導体チップが３つの場合について説明したが２以上の複数の場合について、同様の方法で半導体モジュールを実現できる。
【００３８】
図４は、図３に示した半導体モジュールにおいて、半導体チップ１１、１３、１５と基板１７、１８、１９との間の空隙に充填樹脂４９を設けたものであり、すでに説明した要素には同一番号を付してある。このような充填樹脂４９により、放熱性、防湿性、防錆性等を向上することができる。
【００３９】
また、充填樹脂４９は、上記の空隙だけでなく、例えば、トランスファモールドを用いて半導体チップ１１、１３、１５をすべて覆うようにすることもできる。なお、充填樹脂には、例えば、エポキシ系樹脂を用いることができる。
【００４０】
次に、上記で説明した形態の変形された形態について図５を参照して説明する。同図は、上記とは異なる形態を模式的に示す図であり、すでに説明した要素には同一番号を付してある。
【００４１】
同図（ａ）は、図１ないし図４で説明した基板１７、１８、１９に代えて用いる基板４１、４２、４３、４４の平面図を示すものである。この図に示すようにこの実施形態においては、一体的に形成される基板１７、１８、１９ではなく、ブロックに分離した基板４１、４２、４３、および４４を用いる。このようなブロックへの分離は、同一の小規模部品による生産歩留まりの向上、基板設計の融通性を期待できる。
【００４２】
図５（ｂ）は、このようなブロック分離された基板４１、４２、４３、４４に半導体チップ１１、１３、１５を接続した半導体モジュールを模式的に示す断面図である。この形態においても、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。また、ブロック同士の間に、図示のように間隙を設けることもでき、この場合、基板４１、４２、４３、４４と半導体チップ１１、１３、１５との接続取り付け仕様を厳しくする必要が生じないという利点がある。
【００４３】
次に、本発明の一実施形態について図６を参照して説明する。同図は、本発明の一実施形態に係る半導体モジュールを模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００４４】
この実施形態では、半導体チップ１５と半導体チップ１３とがボンディングワイヤ５１により、電気的接続される。このような電気的接続は、半導体チップ１５と半導体チップ１３とを接合させたあと、半導体チップ１５および半導体チップ１３の機能面に存在するボンディングパッド（図示省略）をワイヤボンディング技術により結線することによりなすことができる。また、半導体チップ１３と半導体チップ１１との間においても、図示のように、同様にボンディングワイヤにより電気的接続することができる。
【００４５】
このような半導体チップ同士の直接の結線をすることにより、半導体モジュール内での電気的接続がより簡単になるので、必要とする外部接続端子１１０を減少することができる。これは、特に半導体チップを多数重ね合わせた場合に顕著な効果となって現れる。すなわち、外部接続素子１１０の設置密度には、あるルールの下、制限がありその制限により数が限られるので、半導体チップを多数重ね合わせる場合のひとつの限界がそこに存在するからである。
【００４６】
次に、上記で説明した実施形態と異なる実施の形態について図７を参照して説明する。同図は、本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００４７】
この実施形態は、重ね合わされた半導体チップ１３、１５が接続された基板１７、１８、１９とは反対の側である半導体チップ１３の背面に、もうひとつの基板６１を設けたものである。基板６１には外部接続端子６３が半導体チップ１３とは反対の面に設けられている。なお、基板６１としては、リジッドな基板、フレキシブルな基板、両者とも用いることができる。
【００４８】
外部接続端子６３は、基板６１の下面に設けられた突起電極６２およびボンディングパッド（図示省略）と電気的に導通する。このような基板６１の両面間の電気的導通は、例えば、スルーホールの内表面に設けられた導電体により実現することができる。
【００４９】
また、ボンディングパッドは、例えば半導体チップ１３と基板６１とを接合したあと半導体チップ１３の機能面に設けられたボンディングパッドとボンディングワイヤにより電気的接続されるものである。
【００５０】
突起電極６２は、基板１７、１８、１９との電気的接続に供されるものである。
【００５１】
すなわち、基板６１のボンディングパッドおよび突起電極６２により、基板６１と半導体チップ１３および基板１７、１８、１９との電気的接続ができるようになっている。このような電気的接続は、必要に応じその一方のみを用いることにしてもよい。
【００５２】
以上説明した構造により、半導体モジュールの実装面との接続面ではなく反対の面にさらにデバイスを実装でき高密度化、高機能化を図ることができる。
【００５３】
なお、図７においては半導体チップが２つ重ねられているものについて説明したが、半導体チップが３つ以上重ねられているものについても同様の考え方で実現することができる。
【００５４】
図８は、図７で説明した半導体モジュールのもうひとつの基板６１にデバイス７１を接続、実装した場合を示す図である。デバイス７１としては、半導体チップを有する半導体パッケージ（例えば、ＣＳＰ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）などの小型パッケージ）の他、受動素子を実装することもできる。
【００５５】
なお、図８において、すでに説明した要素には同一番号を付してある。
【００５６】
次に、上記で説明した実施形態と異なる実施の形態について図９を参照して説明する。同図は、本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図であり、すでに説明した要素には同一番号を付してある。
【００５７】
この実施形態は、図１、および図３ないし図８における基板１８に相当する部分が、他の基板１７、１９よりも平面方向に張り出した基板８１に置き代わっているところに特徴がある。この張り出した部分には、外部接続端子８２が設けられている。外部接続端子８２は、張り出した部分の下面に設けることもできる。
【００５８】
この外部接続端子８２は、他の半導体モジュールやデバイスと接続するための端子として機能する。これによりさらに高機能化を図ることができる。
【００５９】
この図における外部接続端子８２は、最も単純な場合はこの半導体モジュール内の半導体チップ１３の突起電極１４と基板８１の上面の配線パターンを用いて電気的に接続される。この接続以外にも、例えばスルーホールを用いれば他の半導体チップ１５の突起電極１６や基板１７に設けられた外部接続端子１１０、もうひとつの基板６１の突起電極６２と電気的に接続することができる。これは、基板１７、１９、８１をビルドアップ基板にすることによっても達成できる。
【００６０】
なお、このような基板８１の張り出しは、一方向のみならず複数の方向に設けてもよいし、また、別の基板（例えば基板１９）を張り出すようにしてもよい。例えば、基板１９を張り出し、その張り出した部位の下面に外部接続端子を設ければ、図９に示すような半導体モジュールと電気的に接続することができる。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、複数の半導体チップの大きさの違いを利用して、両者を重ね合わせて両者の機能面から、機能面上の突起電極に平面的・立体的に位置が符合するランドを有する基板への電気的接続を行うので、実装高さは半導体チップと基板の厚みに依存し、従来の積層チップより顕著に実装高さを減少することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態の前提となる半導体モジュールの模式的な構成を説明する断面図。
【図２】 図１（ｃ）に示した基板１７、１８、１９の平面的形状を模式的に示す図。
【図３】 図１（ｂ）に示した接合された半導体チップ１１、１３、１５と図１（ｃ）に示したこれに対応する基板１７、１８、１９とを接続した半導体モジュールを模式的に示す断面図。
【図４】 図３に示した半導体モジュールにおいて、半導体チップ１１、１３、１５と基板１７、１８、１９との間の空隙に充填樹脂４９を設けた半導体モジュールを模式的に示す断面図。
【図５】 上記とは異なる形態を模式的に示す図。
【図６】 本発明の一実施形態に係る半導体モジュールを模式的に示す断面図。
【図７】 本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図。
【図８】 図７で説明した半導体モジュールのもうひとつの基板６１にデバイス７１を接続、実装した場合を示す図。
【図９】 本発明に係る半導体モジュールの上記とは異なる実施形態を模式的に示す断面図。
【図１０】 ＭＣＭの外観の例を示す斜視図。
【図１１】 積層モジュールの外観の例を示す正面図。
【符号の説明】
１１、１３、１５ 半導体チップ
１２、１４、１６ 突起電極
１７、１８、１９ 基板
１１０ 外部接続端子
２１、２２、２３ ランド
４１、４２、４３、４４ 基板
４９ 充填樹脂
５１ ボンディングワイヤ
６１ 基板
６２ 突起電極
６３ 外部接続端子
７１ デバイス
８１ 基板
８２ 外部接続端子
Claims (8)
- 第１の半導体チップと、
前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、
前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、
前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、
前記第２の半導体チップの背面に設けられ前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられたボンディングパッドとボンディングワイヤにより電気的接続する導体を有する第２の基板と、
前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記導体と電気的に導通する第２の外部接続端子と
を有することを特徴とする半導体モジュール。 - 第１の半導体チップと、
前記第１の半導体チップの背面に機能面が接合され前記第１の半導体チップより背面面積の広い第２の半導体チップと、
前記第１の半導体チップの機能面に設けられた突起電極の位置および前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた突起電極の位置に合わせてランドが設けられ前記突起電極に前記ランドが電気的に接続する基板と、
前記基板の前記ランドが設けられた面とは反対の面に設けられ前記ランドと電気的に導通する外部接続端子と、
前記第２の半導体チップの背面に設けられ前記基板に設けられた第１の導体と電気的接続する第２の導体を有する第２の基板と、
前記第２の基板の前記第２の半導体チップとは反対側の面に設けられ前記第２の導体と電気的に導通する第２の外部接続端子と
を有することを特徴とする半導体モジュール。 - 前記第１の半導体チップと前記第２の半導体チップとの前記接合されたものを新たな前記第１の半導体チップとする請求項１または２記載の半導体モジュール。
- 前記突起電極と前記ランドとの前記電気的接続は、半田材料によりなされたことを特徴とする請求項１または２記載の半導体モジュール。
- 前記突起電極と前記ランドとの前記電気的接続は、金によりなされたことを特徴とする請求項１または２記載の半導体モジュール。
- 前記第１の半導体チップの機能面に設けられた第２のボンディングパッドと前記第２の半導体チップの機能面であって前記第１の半導体チップとの接合に寄与しない部位に設けられた第３のボンディングパッドとを接続する第２のボンディングワイヤをさらに有することを特徴とする請求項１ないし５のいずれか１項記載の半導体モジュール。
- 前記第１および第２の半導体チップと前記基板との間の空隙を充填する樹脂をさらに有することを特徴とする請求項１ないし６のいずれか１項記載の半導体モジュール。
- 前記基板の前記ランドの存在する面は、複数の配線基板の積層により形成された階段面であり、この複数の配線基板のうち前記階段面の最も低い段を形成するものを除くいずれかひとつが、該ひとつの配線基板を除く他すべての配線基板より平面方向に張り出しこの張り出した部位に第３の外部接続端子を有することを特徴とする請求項１ないし７のいずれか１項記載の半導体モジュール。
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