JP2006093189A5 - - Google Patents

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  1. （ａ）第１主面およびその反対側の第２主面を有する配線基板と、
    （ｂ）前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、
    （ｃ）前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、
    （ｄ）前記配線基板の第１主面側に第１、第２半導体チップを封止するように設けられた封止体とを備え、
    前記配線基板の第１主面には、前記第１半導体チップの複数の端子が電気的に接続された複数の第１端子と、前記第２半導体チップの複数の端子が電気的に接続された複数の第２端子とが配置されており、
    前記配線基板の第２主面には、前記配線基板の内部の配線を通じて第２半導体チップに電気的に接続された複数の第１外部端子と、前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子とが配置されており、
    前記複数の第１外部端子は、前記配線基板の第２主面の外周に沿って複数列を成すように配置されており、
    前記複数の第２外部端子は、前記複数の第１外部端子よりも内側に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層によって覆われていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記絶縁層はソルダレジストであることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層から露出されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記メモリ回路は、シンクロナスＤＲＡＭであることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記シンクロナスＤＲＡＭは、ＤＤＲ−シンクロナスＤＲＡＭであることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続され、前記複数の第２外部端子には半田バンプが接続されていないことを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記第２半導体チップと前記第１半導体チップとが積層されていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第２半導体チップは、前記第２半導体チップの複数の端子が複数の半田バンプを介して前記配線基板の第１主面の前記複数の第２端子と電気的に接続された状態で前記配線基板の第１主面上に実装されており、
    前記第１半導体チップは、前記第２半導体チップ上に積層されており、前記第１半導体チップの複数の端子は複数のボンディングワイヤを介して前記配線基板の第１主面の前記複数の第１端子と電気的に接続されていることを特徴とする半導体装置。
  11. （ａ）第１主面およびその反対側の第２主面を有する配線基板と、
    （ｂ）前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、
    （ｃ）前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、
    （ｄ）前記配線基板の第１主面側に第１、第２半導体チップを封止するように設けられた封止体とを備え、
    前記配線基板の第１主面には、前記第１半導体チップの複数の端子が電気的に接続された複数の第１端子と、前記第２半導体チップの複数の端子が電気的に接続された複数の第２端子とが配置されており、
    前記配線基板の第２主面には、前記配線基板の内部の配線を通じて第２半導体チップに電気的に接続された複数の第１外部端子と、前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子とが配置されており、
    前記複数の第１外部端子は、前記配線基板の第２主面の外周から内側に向かって複数列を成すように配置されており、
    前記複数の第２外部端子は、前記複数の第１外部端子よりも内側に配置されており、
    前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線は、前記第１半導体チップのメモリ回路と、前記メモリ回路を制御する前記第２半導体チップ内の回路とを電気的に接続するデータ線であることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層によって覆われていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記絶縁層はソルダレジストであることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層から露出されていることを特徴とする半導体装置。
  15. 請求項１１記載の半導体装置において、前記メモリ回路は、シンクロナスＤＲＡＭであることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、前記シンクロナスＤＲＡＭは、ＤＤＲ−シンクロナスＤＲＡＭであることを特徴とする半導体装置。
  17. 請求項１１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続されていることを特徴とする半導体装置。
  18. 請求項１１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続され、前記複数の第２外部端子には半田バンプが接続されていないことを特徴とする半導体装置。
  19. 請求項１１記載の半導体装置において、前記第２半導体チップと前記第１半導体チップとが積層されていることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、前記複数の第２外部端子は、前記第１、第２半導体チップの平面領域よりも内側に配置されていることを特徴とする半導体装置。
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