TWI395273B - 多晶片堆疊結構及其製法 - Google Patents

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Description

多晶片堆疊結構及其製法
本發明係有關於一種半導體結構及其製法，尤指一種多晶片堆疊結構及其製法。
由於電子產品之微小化以及高運作速度需求的增加，而為提高單一半導體封裝結構之性能與容量以符合電子產品小型化之需求，半導體封裝結構以多晶片模組化(Multichip Module)乃成一趨勢，俾藉此將兩個或兩個以上之晶片組合在單一封裝結構中，以縮減電子產品整體電路結構體積，並提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化；此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。
常見的多晶片封裝結構係為採用並排式(side－by－side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同基板之主要安裝面。晶片與共同基板上導電線路間之連接一般係藉由導線銲接方式(wire bonding)達成。然而該並排式多晶片封裝構造之缺點為封裝成本太高及封裝結構尺寸太大，因該共同基板之面積會隨著晶片數目的增加而增加。
為解決上述習知問題，近年來為使用垂直式之堆疊方法來安裝所增加的晶片，其堆疊的方式按照其晶片之設計，打線製程各有不同，但若該晶片被設計為銲墊集中於一邊時，例如記憶卡之電子裝置中所設之快閃記憶體晶片(flash memory chip)或動態隨機存取記憶體晶片(Dynamic Random Access Memory，DRAM)等，為了打線之便利性，其堆疊方式係以階梯狀之形式進行，如第1A及1B圖所示之美國專利第6,538,331號所揭示之多晶片堆疊結構(其中該第1B圖係為對應第1A圖之上視圖)，係在晶片承載件10上堆疊了複數快閃記憶體晶片，以將第一快閃記憶體晶片11安裝於晶片承載件10上，第二快閃記憶體晶片12以一偏移之距離而不妨礙第一晶片11銲墊之打線作業為原則下呈階狀堆疊於該第一晶片11上，另外，於該記憶卡之電子裝置中復設有控制晶片(controller)13，該控制晶片13之周邊設有複數銲墊，以透過複數銲線15將該些快閃記憶體晶片11,12及控制晶片13電性連接至該晶片承載件10。
而為節省基板使用空間，係可將該控制晶片13堆疊於該第二快閃記憶體晶片12上，惟如此將增加整體結構之高度；再者由於一般該控制晶片13之平面尺寸係遠小於該快閃記憶體晶片11,12之平面尺寸，因此在利用銲線15將該控制晶片13電性連接至該晶片承載件10時，該些銲線15勢必跨越該控制晶片13下方之快閃記憶體晶片11,12，如此即易造成銲線15觸碰至快閃記憶體晶片11,12而發生短路問題，同時亦增加銲線作業之困難度。
相對地，如欲將該控制晶片13置於晶片承載件10上未供接置快閃記憶體晶片11,12之區域者，又會增加晶片承載件之使用面積，不利整體結構之小型化。
因此，如何提供一種堆疊多晶片之結構及其製法，以達成整合多數個晶片又毋需額外增加封裝結構面積、高度，以適用於薄型電子裝置，同時降低銲線作業因難度及避免發生短路問題，實為目前亟待達成之目標。
鑑於以上習知缺點，本發明之主要目的係提供一種多晶片堆疊結構及其製法，俾可在不額外增加封裝結構面積及高度原則下，進行多層晶片之堆疊。
本發明之另一目的係提供一種多晶片堆疊結構及其製法，得適用於薄型電子裝置。
本發明之又一目的係提供一種多晶片堆疊結構及其製法，得以降低銲線作業困難度及避免銲線碰觸晶片而發生短路問題。
為達上揭及其他目的，本發明揭露一種多晶片堆疊結構之製法，係包括：提供一具相對第一及第二表面之晶片承載件，以將至少一第一晶片及至少一第二晶片接置於該晶片承載件第一表面，其中該第一及第二晶片係透過銲線電性連接至該晶片承載件；將至少一第三晶片間隔一膠膜(film)而呈階狀方式堆疊於該第一晶片上，其中該第三晶片係呈階狀方式接置於該第一晶片上，並使該膠膜至少包覆該第二晶片之部分銲線端；以及利用銲線電性連接該第三晶片及晶片承載件。
透過前述製法，本發明復揭示一種多晶片堆疊結構，係包括：一具相對第一及第二表面之晶片承載件；至少一第一晶片，係接置於該晶片承載件第一表面，且透過銲線電性連接至該晶片承載件；至少一第二晶片，係接置於該晶片承載件第一表面，且透過銲線電性連接至該晶片承載件；以及至少一第三晶片，係間隔一膠膜(film)而呈階狀方式堆疊於該第一晶片上，並使該膠膜至少包覆該第二晶片之部分銲線端，且透過銲線電性連接至該晶片承載件。
此外，復可於該第三晶片上呈階狀方式堆疊第四晶片。另該些晶片係可以一般打線方式或反向銲接(Reverse Wired Bond)方式而與該晶片承載件電性連接，其中該反向銲接方式係使銲線外端先銲結至該晶片承載件上，再將其內端銲接至該晶片，藉以降低線弧高度，進而進一步減少膠膜之厚度，以提供更輕薄之多晶片堆疊結構。
該第一、第三及第四晶片係具單邊銲墊(例如為記憶體晶片)，且對應其具銲墊之一側而偏離下方晶片一預先設定之距離，而呈階梯狀堆疊。該第二晶片至少一邊設有複數銲墊(例如為控制晶片)，且該第二晶片之平面尺寸小於第一、第三及第四晶片平面尺寸。
因此，本發明之多晶片堆疊結構及其製法，係將至少一第一及第二晶片接置於晶片承載件表面，並利用銲線電性連接至該晶片承載件，再於該第一及第二晶片上利用膠膜包線技術(Film over Wire,FOW)以間隔一膠膜而呈階狀方式堆疊於該第一晶片上，並使該膠膜至少包覆連接至該第二晶片之部分銲線端，且透過銲線電性連接至晶片承載件，藉以避免習知將該平面尺寸遠小於第一及第三晶片(記憶體晶片)平面尺寸之第二晶片(控制晶片)堆疊於第三晶片時，增加整體結構之高度，且可避免銲線跨越及觸碰至第一及第三晶片(記憶體晶片)而發生短路與增加銲線作業困難度問題，再者，因該第二晶片係直接接置於晶片承載件上且由第三晶片利用膠膜包線技術以間隔一膠膜而呈階狀方式堆疊於該第一晶片上，並使該膠膜至少包覆連接至該第二晶片之部分銲線端，如此即可節省晶片承載件使用空間，以利整體結構之小型化。
以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
請參閱第2A至2C圖，係為本發明之多晶片堆疊結構及其製法第一實施例之剖面示意圖。
如第2A圖所示，提供一具相對第一及第二表面之晶片承載件20，以將至少一第一晶片21及至少一第二晶片22接置於該晶片承載件20第一表面，並使該第一及第二晶片21,22分別透過銲線251及252電性連接至該晶片承載件20。
該第一晶片21及第二晶片22例如為記憶體晶片及控制晶片，該第二晶片22平面尺寸係小於第一晶片21平面尺寸，且該第一晶片21單邊表面邊緣設有複數銲墊210，該第二晶片22至少一邊設有複數銲墊220(本圖示係以多邊設有銲墊表示之)，以分別透過銲線251,252而電性連接至該晶片承載件20，該晶片承載件20可為一球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板或導線架。
如第2B及2C圖所示，利用膠膜包線(Film over Wire,FOW)技術，將至少一第三晶片23間隔一膠膜(film)26而堆疊於該第一及第二晶片21,22上，其中該第三晶片23係呈階狀方式接置於該第一晶片21上，並使該膠膜26至少包覆連接至該第二晶片22之部分銲線252端。接著，利用銲線253電性連接該第三晶片23及晶片承載件20。
該第三晶片23例如為具單邊銲墊之記憶體晶片，該第三晶片23係以其具銲墊230之一側而偏離第一晶片21一預先設定之距離，使得該第三晶片23不致擋到第一晶片21之銲墊210垂直向上區域，以供該第一及第三晶片21,23得以藉由複數條銲線251,253電性連接至該晶片承載件20。
如此相較習知將複數晶片單純進行堆疊而言，本案係將第一晶片21連同第二晶片22接置於晶片承載件20上，再於該第一及第二晶片21,22上利用膠膜包線(FOW)技術使第三晶片23間隔一膠膜(film)26而呈階狀方式堆疊於該第一晶片21上，並使該膠膜26至少包覆該連接至該第二晶片22之部分銲線252端，以達輕薄短小目的，且可避免連接第二晶片22與晶片承載件20之銲線252跨越及觸碰至第一及第三晶片21,23而發生短路與增加銲線作業困難度問題。
透過前述製法，本發明復揭示一種多晶片堆疊結構，係包括：一具相對第一及第二表面之晶片承載件20；至少一第一晶片21，係接置於該晶片承載件20第一表面，且透過銲線251電性連接至該晶片承載件；至少一第二晶片22，係接置於該晶片承載件20第一表面，且透過銲線252電性連接至該晶片承載件20；以及至少一第三晶片23，係間隔一膠膜(film)26而堆疊於該第一及第二晶片21,22上，並及透過銲線253電性連接至該晶片承載件20，其中該第三晶片23係呈階狀方式接置於該第一晶片21上，並使該膠膜26至少包覆連接至該第二晶片22之部分銲線252端。
因此，本發明之多晶片堆疊結構及其製法，係將至少一第一及第二晶片接置於晶片承載件表面，並利用銲線電性連接至該晶片承載件，再於該第一及第二晶片上利用膠膜包線技術(Film over Wire,FOW)以間隔一膠膜而呈階狀方式堆疊於該第一晶片上，並使該膠膜至少包覆連接至該第二晶片之部分銲線端，且透過銲線電性連接至晶片承載件，藉以避免習知將該平面尺寸遠小於第一及第三晶片(記憶體晶片)平面尺寸之第二晶片(控制晶片)堆疊於第三晶片時，增加整體結構之高度，且可避免銲線跨越及觸碰至第一及第三晶片(記憶體晶片)而發生短路與增加銲線作業困難度問題，再者，因該第二晶片係直接接置於晶片承載件上且由第三晶片利用膠膜包線技術以間隔一膠膜而呈階狀方式堆疊於該第一晶片上，並使該膠膜至少包覆連接至該第二晶片之部分銲線端，如此即可節省晶片承載件使用空間，以利整體結構之小型化。
第二實施例
復請參閱第3圖，係為本發明之多晶片堆疊結構及其製法第二實施例之示意圖。本實施例與前述實施例大致相同，主要差異係在接置於第一及第二晶片31,32之第三晶片33上，得持續以階狀堆疊方式堆疊如記憶體晶片之第四晶片34，並透過銲線354電性連接至晶片承載件30，以提升整體結構之記憶容量。
第三實施例
復請參閱第4圖，係為本發明之多晶片堆疊結構及其製法第三實施例之示意圖。本實施例與前述實施例大致相同，主要差異在於第二晶片42係可採用反向銲接方式(Reverse Wired Bond)而電性連接至晶片承載件40，亦即將用以連接第二晶片42與晶片承載件40之銲線452外端先燒球銲結至第二晶片42之銲墊420，以形成一凸柱(stud)，再從晶片承載件40銲接、上引並銲接至該凸柱上，以將銲線452內端縫接(Stitch Bond)至該第二晶片42銲墊420之凸柱上，如此，將可縮減該第二晶片42與晶片承載件40電性連接之線弧高度，進而降低供第三晶片43接置於該第一及第二晶片41,42上所需之膠膜46厚度，以進一步縮減整體堆疊結構之高度。
另外該第一晶片41及第三晶片43係可以一般打線方式或反向銲接方式而透過銲線電性連接至該晶片承載件40。
以上所述之具體實施例，僅係用以例釋本發明之特點及功效，而非用以限定本發明之可實施範疇，在未脫離本發明上揭之精神與技術範疇下，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。
10．．．晶片承載件
11．．．第一晶片
12．．．第二晶片
13．．．第三晶片
15．．．銲線
20．．．晶片承載件
21．．．第一晶片
22．．．第二晶片
23．．．第三晶片
210,220,230．．．銲墊
251,252,253．．．銲線
26．．．膠膜
30．．．晶片承載件
31．．．第一晶片
32．．．第二晶片
33．．．第三晶片
34．．．第四晶片
354．．．銲線
40．．．晶片承載件
41．．．第一晶片
42．．．第二晶片
43．．．第三晶片
420．．．銲墊
452．．．銲線
46．．．膠膜
第1A及1B圖係為美國專利第6,538,331號所揭示之多晶片堆疊結構剖面及平面示意圖；第2A至2C圖係為本發明之多晶片堆疊結構及其製法第一實施例之剖面示意圖；第3圖係為本發明之多晶片堆疊結構及其製法第二實施例之剖面示意圖；以及第4圖係為本發明之多晶片堆疊結構及其製法第三實施剖面示意圖。
20．．．晶片承載件
21．．．第一晶片
22．．．第二晶片
23．．．第三晶片
251,252,253．．．銲線
26．．．膠膜

Claims (16)

  1. 一種多晶片堆疊結構之製法，係包括：提供一具相對第一及第二表面之晶片承載件，以將至少一第一晶片及至少一第二晶片接置於該晶片承載件第一表面，並使該第一及第二晶片透過銲線電性連接至該晶片承載件，又該第一晶片與第二晶片係以間隔排設方式設於該晶片承載件第一表面上，令部分該銲線位於該第一晶片與第二晶片之間的間隔；將至少一第三晶片間隔一膠膜(film)而堆疊於該第一及第二晶片上，其中該第三晶片係呈階狀方式接置於該第一晶片上，並使該膠膜至少包覆連接至該第二晶片之部分銲線端；以及利用銲線電性連接該第三晶片及晶片承載件。
  2. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第二晶片平面尺寸係小於第一晶片平面尺寸。
  3. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第一晶片及第三晶片為記憶體晶片，該第二晶片為控制晶片。
  4. 如申請專利範圍第3項之多晶片堆疊結構之製法，其中，該第一晶片及第三晶片單邊表面邊緣設有複數銲墊，該第二晶片至少一邊表面邊緣設有複數銲墊。
  5. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該晶片承載件為球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板及導線架之其中一者。
  6. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第三晶片係利用膠膜包線(Film over Wire,FOW)技術，以間隔一膠膜(film)而堆疊於該第一及第二晶片上。
  7. 如申請專利範圍第1項之多晶片堆疊結構之製法，復包括於第三晶片上以階狀方式堆疊第四晶片。
  8. 如申請專利範圍第1項之多晶片堆疊結構之製法，其中，該第一、第二及第三晶片係選擇利用一般打線方式及反向銲接方式(Reverse Wired Bond)之其中一者，而電性連接至該晶片承載件。
  9. 一種多晶片堆疊結構，其係包含：一具相對第一及第二表面之晶片承載件；至少一第一晶片，係接置於該晶片承載件第一表面，且透過銲線電性連接至該晶片承載件；至少一第二晶片，係接置於該晶片承載件第一表面，且透過銲線電性連接至該晶片承載件，又該第一晶片與第二晶片係以間隔排設方式設於該晶片承載件第一表面上，令部分該銲線位於該第一晶片與第二晶片之間的間隔；以及至少一第三晶片，係間隔一膠膜(film)而堆疊於該第一及第二晶片上，並及利用銲線電性連接至該晶片承載件，其中該第三晶片係呈階狀方式接置於該第一晶片上，並使該膠膜至少包覆該第二晶片之部分銲線端。
  10. 如申請專利範圍第9項之多晶片堆疊結構，其中，該第 二晶片平面尺寸係小於第一晶片平面尺寸。
  11. 如申請專利範圍第9項之多晶片堆疊結構，其中，該第一晶片及第三晶片為記憶體晶片，該第二晶片為控制晶片。
  12. 如申請專利範圍第11項之多晶片堆疊結構，其中，該第一晶片及第三晶片單邊表面邊緣設有複數銲墊，該第二晶片至少一邊表面邊緣設有複數銲墊。
  13. 如申請專利範圍第9項之多晶片堆疊結構，其中，該晶片承載件為球柵陣列式(BGA)基板、平面柵陣列式(LGA)基板及導線架之其中一者。
  14. 如申請專利範圍第9項之多晶片堆疊結構，其中，該第三晶片係利用膠膜包線(Film over Wire,FOW)技術，以間隔一膠膜(film)而堆疊於該第一及第二晶片上。
  15. 如申請專利範圍第9項之多晶片堆疊結構，復包括於第三晶片上以階狀方式堆疊第四晶片。
  16. 如申請專利範圍第9項之多晶片堆疊結構，其中，該第一、第二及第三晶片係選擇利用一般打線方式及反向銲接方式(Reverse Wired Bond)之其中一者，而電性連接至該晶片承載件。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US8587088B2 (en) * 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
KR101774938B1 (ko) * 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
US9406660B2 (en) 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
KR20170016551A (ko) * 2015-08-03 2017-02-14 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW457659B (en) * 2000-08-18 2001-10-01 Siliconware Precision Industries Co Ltd Semiconductor packaging unit and fabrication thereof
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
US6858938B2 (en) * 2002-08-08 2005-02-22 Renesas Technology Corp. Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
TW588446B (en) * 2003-03-21 2004-05-21 Advanced Semiconductor Eng Multi-chips stacked package
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW457659B (en) * 2000-08-18 2001-10-01 Siliconware Precision Industries Co Ltd Semiconductor packaging unit and fabrication thereof
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
US6858938B2 (en) * 2002-08-08 2005-02-22 Renesas Technology Corp. Semiconductor device

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