JP2002237567A - 半導体装置 - Google Patents

半導体装置

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JP2002237567A
JP2002237567A JP2001033930A JP2001033930A JP2002237567A JP 2002237567 A JP2002237567 A JP 2002237567A JP 2001033930 A JP2001033930 A JP 2001033930A JP 2001033930 A JP2001033930 A JP 2001033930A JP 2002237567 A JP2002237567 A JP 2002237567A
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chip
wire
substrate
stitches
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Yuichi Miyagawa
優一 宮川
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Original Assignee
NEC Corp
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】低コストで信頼性の高い高密度実装を容易にす
ると共に多品種の半導体チップに対応できる基板を提供
しＭＣＰのカスタム化を可能にする。 【解決手段】基板１の絶縁層２上に通常のステッチ以外
に余剰のステッチとして補助ステッチ９，１０，１６，
１７，１８等が形成され、補助ステッチ９、１０間はジ
ャンプワイヤー１１で接続されている。そして、第１チ
ップ３上のパッドＡはワイヤー５を通してステッチ６に
ワイヤーボンディングされ、第２チップ４上のパッドＡ
はワイヤー７を通してステッチ８にワイヤーボンディン
グされる。更に、ステッチ６は補助ステッチ９に配線で
接続され、ステッチ８は補助ステッチ１０に配線で接続
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体チップを樹脂封止するパッケージに関する。
【０００２】
【従来の技術】近年、ＩＣあるいはＬＳＩはますます高
集積化され大容量化してきている。そして、半導体チッ
プを実装するパッケージは、小型化と共に多ピン化され
高密度化されてきている。更には、複数の半導体チップ
を１つに実装するＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａ
ｃｋａｇｅ）が実用化され、特にスタックタイプのＭＣ
Ｐは一般的に使用されている。
【０００３】以下、現状で使用されているスタックタイ
プのＭＣＰを、図６乃至図８に基づいて概略的に説明す
る。ここで、図６は、２つの半導体チップを積層してマ
ウントした状態での、テープ基板の一部を切り出した平
面図である。そして、図７は、半導体チップのパッド電
極と基板のリード（以下、ステッチという）とをワイヤ
ボンディングした状態での、基板の一部を切り出した平
面図である。そして、図８は、上記基板を用いたＭＣＰ
の断面図である。ここで、図８に示すＭＣＰは、ＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造となっている
ものである。
【０００４】図６に示すように、基板１０１には、絶縁
層１０２表面に複数のステッチ１０３，１０３ａ、…、
ステッチ１０７，１０７ａが導電体材料で形成されてい
る。ここで、ステッチ１０３とステッチ１０３ａ、…、
ステッチ１０７とステッチ１０７ａは、それぞれ互いに
配線１０８で接続し直線上に一対になるように配置され
ている。そして、ステッチ１０３，１０３ａ、ステッチ
１０４，１０４ａ、ステッチ１０５，１０５ａ、ステッ
チ１０６，１０６ａ、ステッチ１０７，１０７ａはそれ
ぞれの配線１０８ａを通してＢＧＡのソルダーボール
（図示せず）に電気接続されている。また、これらのス
テッチ１０３ａ、…、ステッチ１０７ａには、ステッチ
形成のためのメッキ工程で用いた配線１０８ｂが残存し
ている。さらに、第１チップ１０９上に第２チップ１１
０が積層して張り付けられている。ここで、これらのチ
ップ間、第１チップ１０９と配線１０８ａおよびソルダ
ーボール間には絶縁層が形成されており互いの電気絶縁
が施されている。
【０００５】次に、半導体チップのパッド電極とステッ
チとをワイヤボンディングした後の状態を図７で説明す
る。図６と同じものは同一符号で示す。図７に示すよう
に、第１チップ１０９上には、図の下側からパッドＡ、
パッドＢ、パッドＣ、パッドＤ、パッドＥが配置してい
る。第２チップ１１０上にも、第１チップ１０９の場合
と同様にパッドＡ、パッドＢ、パッドＣ、パッドＤ、パ
ッドＥが配置される。ここで、第１チップ１０９上のパ
ッドと第２チップ１１０上のパッドの符号は電気信号あ
るいは電源に対応して命名している。すなわち、第１チ
ップ上１０９のパッドＡと第２チップ１１０上のパッド
Ａには同一の電気信号あるいは電源が接続されるように
なる。
【０００６】図７に示すように、第１チップ１０９上の
パッドＡは、ワイヤー１１１を通してステッチ１０３に
ワイヤーボンディングされる。そして、第２チップ１１
０上のパッドＡは、ワイヤー１１２を通してステッチ１
０３ａにワイヤーボンディングされる。他のパッドも同
様にそれぞれのステッチ１０４，１０４ａ…１０７，１
０７ａにワイヤーボンディングされる。すなわち、第１
チップ１０９上のパッドＥは、ワイヤー１１３を通して
ステッチ１０７にワイヤーボンディングされる。そし
て、第２チップ１１０上のパッドＥは、ワイヤー１１４
を通してステッチ１０７ａにワイヤーボンディングされ
ることになる。
【０００７】次に、図８で上記基板を用いたＭＣＰを概
略的に説明する。ここで、図６と図７と同じものは同一
符号で示す。図８に示すように、ＭＣＰ１１５では、基
本的には、基板１０１にＢＧＡのソルダーボール１１６
がＧｒｉｄ Ａｒｒａｙ状に多数取り付けられ、樹脂１
１７で複数の半導体チップが封止される。
【０００８】このような構造において、上述したよう
に、第１チップ１０９と第２チップ１１０の間、第１チ
ップ１０９と配線１０８ａおよびソルダーボール間には
絶縁層１１８が形成されており互いの電気絶縁が施され
ている。
【０００９】そして、図７で説明したように、第１チッ
プ１０９上のパッドＡからステッチ１０３にワイヤー１
１１がワイヤーボンディングされている。更には、第２
チップ上のパッドＡからステッチ１０３ａにワイヤー１
１２がワイヤーボンディングされている。また、第１チ
ップ１０９上のパッドＦおよび第２チップ１１０上のパ
ッドＦから、それぞれステッチ１１９，１１９ａにワイ
ヤー１２０，１２１がワイヤーボンディングされてい
る。例えば、フラッシュメモリー製品のＭＣＰ実装で
は、第１チップ１０９にＳＲＡＭが形成され、第２チッ
プ１１０にフラッシュメモリが形成されることが多い。
【００１０】半導体チップの実装においては、環境の問
題等から鉛を使用しない技術、あるいは、ＣＳＰ（Ｃｈ
ｉｐ Ｓｉｚｅ Ｐａｃｋｇｅ）のように更なる小型化
の技術が要求されている。このために、上述したような
ＭＣＰ実装に用いる基板としては、片面に配線層を有す
る一層基板のものが必須となっている。更には、厚さの
薄い一層のテープ基板が有効になっている。
【００１１】そこで、従来のＭＣＰ実装に用いる一層基
板では、封止する半導体チップに合わせて、一層の絶縁
層にステッチが画一的に配置される。ここで、半導体チ
ップ上のパッドと上記ステッチとのワイヤーボンディン
グが行われ易いように、予め、半導体チップ上のパッド
位置および絶縁層上のステッチ位置が決められる。
【００１２】
【発明が解決しようとする課題】上述したように、従来
のスタックタイプのＭＣＰにおいては、積層して封止す
る半導体チップ上のパッド配置は、ステッチとのワイヤ
ーボンディングがし易いように設計されている。あるい
は、逆に言いかえれば、半導体チップに合わせてＭＣＰ
用の基板が設計されそのステッチ位置の配置がなされ
る。
【００１３】しかし、半導体装置の高機能化あるいは多
機能化が進んでくると、上述したスタックタイプのＭＣ
Ｐ実装においては、異なる製造メーカーからの半導体チ
ップを１つのＭＣＰに実装することが要求されてくる。
更には、ＭＣＰ実装の半導体装置においてもカスタム化
がなされて、多品種少量の半導体装置の生産も必要にな
る。そして、積層する半導体チップの数が２から３，４
と増加するようにもなる。
【００１４】このようになると、半導体チップのパッド
位置とステッチ位置とを、従来の場合のように画一的に
配置させることができなくなる場合が生じてくる。これ
について図９で説明する。
【００１５】図９に示すように、第１チップ１０９上に
は、図の下側からパッドＡ、パッドＢ、パッドＣ、パッ
ドＤ、パッドＥが配置される。これに対して、第２チッ
プ１１０上には、第１チップ１０９の場合とは逆順にパ
ッドＥ、パッドＤ、パッドＣ、パッドＢ、パッドＡの配
置が生じる。ここで、第１チップ１０９上のパッドの符
号と第２チップ１１０上のパッドの符号とは、図７で説
明したようにして命名している。この場合には、第１チ
ップ１０９上のパッドＡは、ワイヤー１１１を通してス
テッチ１０３にワイヤーボンディングされる。しかし、
第２チップ１１０上のパッドＡは、ワイヤー１１２ａを
通してステッチ１０３ａにワイヤーボンディングしなけ
ればならない。同じようにして、第１チップ１０９上の
パッドＥは、ワイヤー１１３を通してステッチ１０７に
ワイヤーボンディングされる。しかし、第２チップ１１
０上のパッドＥは、ワイヤー１１４ａを通してステッチ
１０７ａにワイヤーボンディングされることになる。
【００１６】図９のようなパッド電極とステッチが異な
る配置になると、ボンディングのためのワイヤー１１２
ａ，１１４ａが長くなる。これは、図９に示すように第
２チップ１１０のパッドＢとパッドＤからステッチにワ
イヤーボンディングするワイヤーについても同様であ
る。
【００１７】そして、ワイヤー１１２ａとワイヤー１１
４ａのように互いにクロスするクロスワイヤーが多くな
る。ここで、図９のような基板をＭＣＰ実装すると、ワ
イヤーの撓みが生じワイヤー同士が接触し短絡するよう
になる。このようにして、半導体装置の歩留まりが大幅
に低下するようになる。
【００１８】ここで、上記のような問題を回避するため
に、封止する半導体チップ上のパッド電極の位置を設計
変更しようとすると、製造コストあるいは製造期間が増
大するようになる。また、上記のような従来の基板で
は、実装する半導体チップの変更にフレキシブルに対応
できない。すなわち、ＭＣＰ実装のカスタム化は不可能
である。
【００１９】本発明の主目的は、先述したような問題点
を解決し、低コストで信頼性の高い高密度実装を容易に
することにある。更に、本発明の他の目的は、封止する
多品種の半導体チップあるいは半導体チップの変更に臨
機応変に対応できる基板を提供しＭＣＰ実装でのカスタ
ム化を可能にすることにある。
【００２０】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体チップを封止する基板の絶縁層の表
面にステッチあるいは配線が形成され、前記半導体チッ
プ上のパッド電極とボンディングワイヤーで接続するス
テッチの他に余剰のステッチが前記絶縁層の表面に設け
られている。
【００２１】また、本発明の半導体装置では、半導体チ
ップを封止する基板の絶縁層の表面にステッチあるいは
配線が形成され、前記半導体チップ上のパッド電極と前
記ステッチとの間にワイヤーボンディングがなされ、更
に、前記余剰のステッチのうちで所定の２個のステッチ
間がワイヤー接続（以下、ジャンプワイヤー接続とい
う）されている。
【００２２】ここで、複数の半導体チップが積層して前
記基板上にマウントされている。あるいは、前記ジャン
プワイヤー接続が、別の余剰のステッチを中継点とした
ワイヤー接続を通してなされている。
【００２３】また、本発明の半導体装置では、顧客（カ
スタマー）ニーズに対応した多品種の半導体チップが１
種類の基板に封止される。
【００２４】また、本発明の半導体装置では、前記半導
体チップとは別に回路部品が前記余剰のステッチのワイ
ヤー接続を通して前記基板上に封止されている。ここ
で、前記回路はインバータ回路である。また、前記基板
はテープ基板あるいは一層の配線基板である。
【００２５】本発明の技術思想は、ＭＣＰ実装のような
実装基板となる一層基板上に、予備ステッチあるいは補
助ステッチとして余剰のステッチ（リード）を予め形成
しておき、１種類の基板で多品種の半導体チップに臨機
応変に対応できるようにするところにある。
【００２６】上述した余剰のステッチを利用した上記ジ
ャンプワイヤー接続により、従来の技術で生じるクロス
ワイヤーの問題は皆無になる。更には、封止する半導体
チップの変更に対してフレキシブルに対応できるように
なり、ＭＣＰ実装での半導体装置のカスタム化が可能に
なる。
【００２７】
【発明の実施の形態】次に、図面を参照して本発明の第
１の実施の形態を説明する。図１は本発明の半導体装置
のテープ基板の平面図である。この実施の形態は、半導
体チップのパッド電極とステッチ間とをワイヤーボンデ
ィングすると共に、テープ基板上に補助ステッチを設
け、補助ステッチの間をジャンプワイヤーで接続するこ
とを特徴とする。
【００２８】図１に示すように、基板１には、絶縁層２
表面に、半導体チップのパッド電極にワイヤーボンディ
ングされるステッチが形成され、更に上記ステッチの他
に補助ステッチが余剰のステッチとして形成されてい
る。
【００２９】図１に示すように、第１チップ３上には、
図の下側からパッドＡ、パッドＢ、パッドＣ、パッド
Ｄ、パッドＥが配置される。これに対して、第２チップ
４上には、第１チップ３の場合とは逆順にパッドＥ、パ
ッドＤ、パッドＣ、パッドＢ、パッドＡが配置されてい
る。ここで、第１チップ３上のパッドと第２チップ４上
のパッドの符号は、従来の技術で説明したのと同様に、
電気信号あるいは電源に対応して命名している。そし
て、上記の半導体チップのパッド電極との間でワイヤー
ボンディングするステッチ以外に、クロスワイヤーを防
止するための補助ステッチが絶縁層２表面に形成されて
いる。
【００３０】この実施の形態では、図１に示しているよ
うに、第１チップ３上のパッドＡは、ワイヤー５を通し
てステッチ６にワイヤーボンディングされる。しかし、
第２チップ４上のパッドＡは、ワイヤー７を通してステ
ッチ８にワイヤーボンディングされる。そして、ステッ
チ６は、補助ステッチ９に配線で接続されている。同様
にステッチ８は、補助ステッチ１０に配線で接続されて
いる。更に、上記の補助ステッチ９と補助ステッチ１０
はジャンプワイヤー１１によるワイヤーボンディングで
電気接続されている。
【００３１】同様に、第１チップ３上のパッドＥは、ワ
イヤー１２を通してステッチ１３にワイヤーボンディン
グされる。また、第２チップ４上のパッドＥは、ワイヤ
ー１４を通してステッチ１５にワイヤーボンディングさ
れる。そして、ステッチ１３は、補助ステッチ１６に配
線で接続されている。同様にステッチ１５は、補助ステ
ッチ１７に配線で接続されている。更に、上記の補助ス
テッチ１６と補助ステッチ１７は、補助ステッチ１８を
仲介したジャンプワイヤーで電気接続されている。この
補助ステッチ１８を中継点としたジャンプワイヤー接続
の方法は、補助ステッチ１６と補助ステッチ１７との離
間距離が大きくなる場合に有効になる。そして、この方
法は、後述するようにＭＣＰでのワイヤーの撓みを防止
することになる。
【００３２】同様に、符号では説明しないが、図１に示
しているように、第１チップ３および第２チップ４上の
パッドＢとパッドＤは、それぞれ、互いに補助ステッチ
を通して電気接続されるようになっている。なお、第１
チップ３および第２チップ４上のパッドＣのみは、従来
の技術で説明したのと同一の方法でステッチにワイヤー
ボンディングされる。
【００３３】ここで、ステッチ間の配線あるいはステッ
チとソルダーボール間の接続は従来の技術で説明したの
と同様にして形成されている。あるいは、第１チップ
３、第２チップ４の載置の方法も従来の技術で説明した
のと同じである。
【００３４】次に、図２で上記基板を用いたＭＣＰを説
明する。ここで、図１と同じものは同一符号で示す。
【００３５】図２に示すように、ＭＣＰ１９では、基本
的には、基板１にＢＧＡのソルダーボール２０がＧｒｉ
ｄ Ａｒｒａｙ状に多数取り付けられ、樹脂２１で複数
の半導体チップが封止されている。
【００３６】このような構造において、上述したよう
に、第１チップ３と第２チップ４の間、第１チップ３と
配線およびソルダーボール間には絶縁層２２が形成され
ており互いの電気絶縁が施されている。
【００３７】そして、図１で説明したように、第１チッ
プ３上のパッドＡからステッチ６にワイヤー５がワイヤ
ーボンディングされている。このステッチ６は補助ステ
ッチ９に配線接続し、ジャンプワイヤー１１を通して補
助ステッチ１０にジャンプワイヤー接続する。また、第
２チップ４上のパッドＥからステッチ１５にワイヤー１
４がワイヤーボンディングされている。このステッチ１
５は、図１で説明した補助ステッチ間のジャンプワイヤ
ーでもって、第１チップ上のパッドＥにワイヤーボンデ
ィングするステッチ１３に電気接続されている。
【００３８】同様に、第１チップ３上のパッドＦからス
テッチ２３にワイヤー２５がワイヤーボンディングされ
ている。そして、第２チップ４上のパッドＧからステッ
チ２４にワイヤー２６がワイヤーボンディングされてい
る。そして、図示しないが、上記のステッチ２４は、第
１チップ上のパッドＧにワイヤーボンディングするステ
ッチに電気接続されることになる。
【００３９】本発明では、従来の技術で説明したクロス
ワイヤーは皆無にできる。そして、図２のような基板を
ＭＣＰ実装しても、ワイヤー同士が接触し短絡すること
は防止でき、半導体装置の歩留まりが大幅に向上する。
このようにして、低コストで信頼性の高い高密度実装を
容易になる。
【００４０】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。図３は本発明の基板の平面図
である。そして、図４は、ワイヤーボンディング後の基
板の平面図である。この実施の形態では、ＭＣＰ実装の
カスタム化に対応できる基板構成になっている。すなわ
ち、この場合では、２個の半導体チップあるいは３個の
半導体チップを１つの基板に実装できる。ここで、説明
を簡便にするために、第１の実施の形態で説明したもの
は同一符号で示す。
【００４１】図３に示すように、基板１には、第１の実
施の形態と同様に、絶縁層２表面に多数のステッチ、補
助ステッチが形成してある。すなわち、ステッチ６，
８，１３，１５等が形成され、補助ステッチ９，１０，
１６ａ，１７等が形成されている。これらのステッチお
よび補助ステッチは、図１で説明したように、第１チッ
プおよび第２チップ上のパッドＡとパッドＥとのワイヤ
ーボンディングに使用されるものである。同様に、第１
チップおよび第２チップ上のパッドＢ、パッドＣとパッ
ドＤのワイヤーボンディングに使用するステッチおよび
補助ステッチを配置している。
【００４２】本実施の形態では、更にその上に、絶縁層
２表面に予備ステッチ２７，２８等を余剰のステッチと
して配置させている。このような基板１に２つの半導体
チップを実装する場合には、上述した予備ステッチは使
用しない。しかし、基板１に３つの半導体チップを実装
する場合が生じる。このような場合について図４に従っ
て説明する。
【００４３】図４に示すように、基板１上に第１の実施
の形態で説明したように、基板１上に第１チップ３と第
２チップ４とを積層して載置させる。ここで、簡単のた
めに、半導体チップ上のパッドの配置は第１の実施の形
態の場合と同一とする。更に、第２チップ４上に第３チ
ップ２９を形成する。ここで、第３チップ２９上にはパ
ッドＡ、パッドＥが形成されている。
【００４４】次に、このような３つの半導体チップの実
装におけるワイヤーボンディングについて説明する。第
１チップ３と第２チップ４上のパッドとステッチあるい
は補助ステッチとの間のワイヤーボンディングは、図１
に示すものと同一である。そこで説明は省略する。な
お、この場合には、補助ステッチ１６ａと補助ステッチ
１７間のジャンプワイヤー接続では補助ステッチ１８の
ような中継点は存在しないものとしている。
【００４５】そして、図４に示すように、第３チップ２
９上のパッドＡは予備ステッチ２７とワイヤー３０で接
続される。なお、この予備ステッチ２７はステッチ６に
配線接続している。同様に、第３チップ２９上のパッド
Ｅは予備ステッチ２８とワイヤー３１で接続される。な
お、この予備ステッチ２８はステッチ１３に配線接続し
ている。ここで、ステッチ間の配線あるいはステッチと
ソルダーボール間の接続は従来の技術で説明したのと同
様にして形成されている。
【００４６】この第２の実施の形態では、第１の実施の
形態と同じくクロスワイヤーが皆無になるという効果が
生じる。更に、この場合での基板は、他品種あるいは多
品種のＭＣＰ実装に対応できるようになる。このため
に、ＭＣＰ実装のコスト低減に効果を発揮するようにな
る。また、半導体装置のカスタム製品への対応が容易に
なり、ＭＣＰの短ＴＡＴ化が可能になるという効果も生
じる。
【００４７】次に、本発明の第３の実施の形態を図５に
基づいて説明する。この実施の形態は、積層する半導体
チップとは別の回路部品を基板に実装する場合である。
ここで、第１の実施の形態と第２の実施の形態と同様な
ものは同一符号で示す。
【００４８】図５に示すように、ＳＲＡＭである第１チ
ップ３上とフラッシュメモリーである第２チップ４上に
は、図の下側からパッドＷＥ、パッドＣＥまたは／Ｃ
Ｅ、パッドＧＮＤ、パッドＵＢ、パッドＬＢが配置され
る。ここで、上記パッドＷＥには、データ書き込みの電
気信号が入り、パッドＣＥにはチップ活性化の電気信号
が入り、パッドＵＢあるいはパッドＬＢにはデータ読み
出しのビット選択の電気信号が入る。なお、パッドＧＮ
Ｄは接地電位に固定される。
【００４９】この場合には、基板１の絶縁層２の所定の
領域にインバータ３２が載置され、このインバータ３２
が予備ステッチ３３と予備ステッチ３４に接続されてい
る。そして、予備ステッチ３３と予備ステッチ３５とは
ジャンプワイヤー接続でワイヤーボンディングされる。
同様に、予備ステッチ３４と予備ステッチ３６もジャン
プワイヤー接続でワイヤーボンディングされる。このよ
うにすることで、第１チップ３上のパッドＣＥはステッ
チ３７とワイヤーボンディングされ、予備ステッチ３５
に配線で接続されることになる。更に、パッドＣＥの反
転した電気信号がインバータ３２で生成され、予備ステ
ッチ３６からステッチ３８を通して、第２チップ４のパ
ッド／ＣＥに接続されることになる。
【００５０】ここで、第１チップ３および第２チップ４
上のその他のパッドは、従来の技術で説明したのと同様
に、図５に示すように直線上に一対になるように配置し
たステッチにそれぞれワイヤーボンディングされる。
【００５１】この第３の実施の形態では、インバータを
基板表面に実装させることで、積層する２つの半導体チ
ップを１つの入力信号で簡便に制御できるようになる。
この場合では、第１チップ３と第２チップ４は、１つの
入力信号で交互に活性化する。このようなインバータの
他に回路部品を基板表面に実装させてもよい。
【００５２】以上の実施の形態では、ＭＣＰ実装に用い
るテープ基板の場合について説明した。本発明はこれに
限定されるものではない。本発明は、例えば、一層の配
線基板となる、絶縁テープ層に配線を形成するテーピン
グリードフレームあるいはタブ（ＴＡＢ）に、半導体チ
ップを搭載した樹脂封止型の半導体装置においても同様
に適用できるものである。このような場合には、１つの
半導体チップを封止してもよい。
【００５３】
【発明の効果】先述したように、本発明の半導体装置で
は、半導体チップを封止する基板の絶縁層の表面に予備
ステッチあるいは補助ステッチのような余剰のステッチ
が予め形成されている。そして、封止する半導体チップ
が変更になった場合には、上記余剰のステッチ間のジャ
ンプワイヤー接続を行い、従来の技術で生じるワイヤー
ボンディングでのクロスワイヤーを防止する。
【００５４】また、本発明の半導体装置では、上記半導
体チップとは別に回路部品が前記余剰のステッチのワイ
ヤー接続を通して基板上に封止される。ここで、回路と
してはインバータ回路等が用いられる。
【００５５】このようにすることで、１種類の基板で、
封止する半導体チップの変更に対してもフレキシブルに
対応できるようになる。さらには、他品種あるいは多品
種の半導体チップに臨機応変に対応できるようになり、
ＭＣＰ実装のカスタム化が可能となる。そして、低コス
トで信頼性の高い高密度実装が更に促進されるようにな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのワ
イヤボンディング後の基板の平面図である。
【図２】本発明の第１の実施の形態を説明するためのＭ
ＣＰの略断面図である。
【図３】本発明の第２の実施の形態を説明するための基
板の平面図である。
【図４】本発明の第２の実施の形態を説明するためのワ
イヤボンディング後の基板の平面図である。
【図５】本発明の第３の実施の形態を説明するためのワ
イヤボンディング後の基板の平面図である。
【図６】従来の技術を説明するための基板の平面図であ
る。
【図７】従来の技術を説明するためのワイヤボンディン
グ後の基板の平面図である。
【図８】従来の技術を説明するためのＭＣＰ実装後の略
断面図である。
【図９】従来の技術での課題を説明するための基板の平
面図である。
【符号の説明】
１ 基板 ２，２２ 絶縁層 ３ 第１チップ ４ 第２チップ ５，７，１２，１４，２５，２６，３０，３１ ワイ
ヤー ６，８，１３，１５，２３，２４，３７，３８ ステ
ッチ ９，１０，１６，１６ａ，１７，１８ 補助ステッチ ２０ ソルダーボール ２１ 樹脂 ２７，２８，３３，３４，３５，３６ 予備ステッチ ２９ 第３チップ ３２ インバータ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを封止する基板の絶縁層の
    表面にリード（以下、ステッチという）あるいは配線が
    形成され、前記半導体チップ上のパッド電極とボンディ
    ングワイヤーで接続するステッチの他に余剰のステッチ
    が前記絶縁層の表面に設けられていることを特徴とする
    半導体装置。
  2. 【請求項２】 半導体チップを封止する基板の絶縁層の
    表面にステッチあるいは配線が形成され、前記半導体チ
    ップ上のパッド電極と前記ステッチとの間にワイヤーボ
    ンディングがなされ、更に、前記余剰のステッチのうち
    で所定の２個のステッチ間がワイヤー接続（以下、ジャ
    ンプワイヤー接続という）されていることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 複数の半導体チップが積層して前記基板
    上にマウントされていることを特徴とする請求項２記載
    の半導体装置。
  4. 【請求項４】 前記ジャンプワイヤー接続が、別の余剰
    のステッチを中継点としたワイヤー接続を通してなされ
    ていることを特徴とする請求項２または請求項３記載の
    半導体装置。
  5. 【請求項５】 顧客（カスタマー）ニーズに対応した多
    品種の半導体チップが１種類の基板に封止されているこ
    とを特徴とする請求項１から請求項４のうち１つの請求
    項に記載の半導体装置。
  6. 【請求項６】 前記半導体チップとは別に回路部品が前
    記余剰のステッチのワイヤー接続を通して前記基板上に
    封止されていることを特徴とする請求項１から請求項５
    のうち１つの請求項に記載の半導体装置。
  7. 【請求項７】 前記回路はインバータ回路であることを
    特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 前記基板はテープ基板あるいは一層の配
    線基板であることを特徴とする請求項１から請求項７の
    うち１つの請求項に記載の半導体装置。
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