JP2015029022A - 半導体装置およびその製造方法 - Google Patents

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洋輔 今関
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Soji Kuroda
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    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、チップ搭載面に形成された複数のボンディングフィンガ（端子）ＢＦを有する配線基板３と、配線基板３に搭載される半導体チップと、ボール部Ｂｎｄ１およびステッチ部Ｂｎｄ２をそれぞれ有する複数のワイヤＢＷと、を含んでいる。複数のボンディングフィンガＢＦは、ワイヤＢＷａのステッチ部Ｂｎｄ２がそれぞれ接続されたボンディングフィンガＢＦ１と、ワイヤＢＷｂのボール部Ｂｎｄ１が接続されたボンディングフィンガＢＦ２と、を有している。また、平面視において、ボンディングフィンガＢＦ２は、複数のボンディングフィンガＢＦ１の配置列Ｂｄ１上とは異なる位置に配置され、ボンディングフィンガＢＦ２の幅Ｗ２は、ボンディングフィンガＢＦ１の幅Ｗ１よりも大きい。
【選択図】図７

Description

本発明は、半導体装置およびその製造技術に関し、例えば半導体チップの電極と配線基板の端子とをワイヤを介して電気的に接続する半導体装置に適用して有効な技術に関するものである。
特開昭６１−１０５８５１号公報（特許文献１）には、対向する二つの領域のそれぞれに、２列で設けられたボンディングパッドを、ワイヤボンディングにより接続する方法が記載されている。上記特許文献１では、２列のボンディングパッドのうち、各領域の境界線に対して外側の列を第１ボンド、内側の列を第２ボンドとすることが記載されている。
特開昭６１−１０５８５１号公報
配線基板の端子と、この配線基板上に搭載される半導体チップの電極とを、ワイヤを介して電気的に接続する技術がある。
近年、半導体装置の高機能化の要請に伴い、この端子の数（以下、端子数と呼ぶ）が増大する傾向にある。
しかし、単に端子数を増加させると、配線基板の平面サイズが大きくなってしまう。なお、この対策として、複数の端子のそれぞれの平面サイズ（外形寸法）を小さくすると、ワイヤと端子を安定的に接続するためのマージンが小さくなってしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態である半導体装置は、チップ搭載面に形成された複数の端子を有する配線基板と、上記配線基板に搭載される半導体チップと、ボール部およびステッチ部をそれぞれ有し、上記複数の端子にそれぞれ接続された複数のワイヤと、を含んでいる。上記複数の端子は、複数の第１ワイヤの上記ステッチ部がそれぞれ接続された複数の第１端子と、第２ワイヤの上記ボール部が接続された第２端子と、を有している。また、平面視において、上記第２端子は、前記複数の第１端子の配置列上とは異なる位置に配置され、上記第２端子の幅は、上記複数の第１端子のそれぞれの幅よりも大きいものである。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ−Ａ線に沿った断面図である。 図３に示す複数のワイヤのうち、下段側の半導体チップと配線基板とを電気的に接続するワイヤを示す拡大断面図である。 図３に示す複数のワイヤのうち、上段側の半導体チップと配線基板とを電気的に接続するワイヤを示す拡大断面図である。 図３に示す配線基板のチップ搭載面側の平面において、ボンディングフィンガの配置密度が高い領域を拡大して示す拡大平面図である。 図７に示す領域よりもボンディングフィンガの配置密度が低い領域を拡大して示す拡大平面図である。 一実施の形態である半導体装置の組み立てフローを示す説明図である。 図９に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１０に示す複数のデバイス形成部のうちの一つにおいて、図７に示す領域に対応する部分の拡大平面図である。 図１０に示す配線基板上に半導体チップを搭載した状態を示す拡大平面図である。 図１２のＡ−Ａ線に沿った拡大断面図である。 図１２に示す半導体チップと配線基板を、ワイヤボンディングにより電気的に接続した状態を示す拡大平面図である。 図１３に示す半導体チップと配線基板を、ワイヤボンディングにより電気的に接続した状態を示す拡大断面図である。 正ボンディング方式の第１ボンド側において、ボール部をパッドに接合した状態を示す拡大断面図である。 正ボンディング方式の第２ボンド側において、ステッチ部をボンディングフィンガに接合した状態を示す拡大断面図である。 逆ボンディング方式の第１ボンド側において、ボール部をボンディングフィンガに接合した状態を示す拡大断面図である。 逆ボンディング方式の第２ボンド側において、ステッチ部をバンプ電極に接合した状態を示す拡大断面図である。 図１５に示す半導体チップおよび複数のワイヤを樹脂で封止した状態を示す拡大断面図である。 図２０に示す複数のランドのそれぞれの露出面に半田を形成した状態を示す拡大断面図である。 図２１に示す配線基板をダイシングブレードで切断した状態を示す拡大断面図である。 図７に対する変形例を示す拡大平面図である。 図３に示す半導体装置に対する変形例において、半導体チップが有する複数のパッドと配線基板の複数のボンディングフィンガの接続関係を模式的に示す拡大平面図である。 図２４に対する変形例を示す拡大平面図である。 図２４に対する他の変形例を示す拡大平面図である。 ボンディングフィンガの形状や大きさが図７に示す実施態様とは異なる実施態様を示す拡大平面図である。 図２７のＡ−Ａ線に沿った拡大断面図である。 ボンディングフィンガの形状や大きさが図７に示す実施態様とは異なる実施態様を示す拡大平面図である。 ボンディングフィンガの形状や大きさが図７に示す実施態様とは異なる実施態様を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下の実施の形態で説明する技術は、半導体チップの表面に形成された電極パッドと半導体チップが搭載される配線基板の端子（ボンディングフィンガ）とを、金属線であるワイヤを介して電気的に接続する半導体装置に広く適用可能である。本実施の形態では、一例として、配線基板上に複数の半導体チップが積層され、互いに電気的に接続されたＳｉＰ（System in Package）型の半導体装置を取り上げて説明する。
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。図４では、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとのループ形状の違いを示すため、ワイヤＢＷｂについて、二点鎖線を付して示している。
＜半導体装置＞
まず、本実施の形態の半導体装置１の構成の概要について、図１〜図４を用いて説明する。本実施の形態の半導体装置１は、複数の半導体チップ２（図３、図４参照）、および複数の半導体チップ２が搭載された配線基板３を有する。図４に示すように複数の半導体チップ２は、配線基板３の上面（チップ搭載面）３ａ側に積み重なるように搭載され、それぞれ、封止体（樹脂体）４により覆われている。
本実施の形態では、下段側に搭載された半導体チップ２は、例えばアナログ回路が形成されたアナログチップ（半導体チップ）ＦＣである。また、アナログチップＦＣの上に搭載された半導体チップ２は、上記アナログ回路を制御する制御回路が形成されたコントローラチップＣＣである。このように、一つのパッケージ内に複数の半導体チップ２が搭載された半導体パッケージは、マルチチップ型半導体装置と呼ばれる。また、一つのパッケージ内に搭載された複数の半導体チップ２が互いに電気的に接続され、システムが構成された半導体パッケージは、ＳｉＰ型半導体装置と呼ばれる。ＳｉＰ型半導体装置を含むマルチチップ型半導体装置は、半導体チップ２毎にパッケージングを行う場合と比較して、実装面積を低減できる。特に、本実施の形態のように複数の半導体チップ２を積層した場合には、複数の半導体チップ２を並べて配置する場合よりもさらに実装面積を低減できる。
図４に示すように、封止体４は、上面４ａ、上面４ａとは反対側に位置する下面４ｂ、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形を成す。図１に示す例では、封止体４の平面積（上面４ａ側から平面視した時の面積）は配線基板３の平面積と同じであって、封止体４の側面４ｃは配線基板３の側面３ｃと連なっている。配線基板３および封止体４の平面形状は、例えば一辺の長さが例えば、６ｍｍ程度の四角形を成す。また、半導体装置１に対する薄型化の要求に対応するため、封止体４は薄型化されている。封止体４の厚さ（高さ）、すなわち、図４に示す上面４ａから下面４ｂまでの距離は、例えば６００μｍ〜８００μｍ程度である。
また、図３および図４に示すように、配線基板３に搭載される複数の半導体チップ２のそれぞれは、表面（主面、上面）２ａと、表面２ａとは反対側の裏面（主面、下面）２ｂ（図４参照）と、この表面２ａと裏面２ｂとの間に位置する側面２ｃ（図４参照）とを有している。また、半導体装置１に対する薄型化の要求に対応するため、半導体チップ２は薄型化されている。また、半導体チップ２のそれぞれの厚さ（高さ）は、例えば２００μｍ〜３００μｍ程度である。また、図３に示すように、複数の半導体チップ２のそれぞれは、平面視において四角形を成す。また、本実施の形態では、上段に搭載される半導体チップ２（図３に示すコントローラチップＣＣ）の平面サイズ（平面積）は、下段側に搭載される半導体チップ２（図３に示すアナログチップＦＣ）の平面サイズ（平面積）よりも小さい。
詳しくは、図３に示すように、複数の半導体チップ２のそれぞれは、平面視において、辺Ｓ１、辺Ｓ１の反対側の辺Ｓ２、辺Ｓ１および辺Ｓ２と交差する辺Ｓ３、および辺Ｓ３の反対側の辺Ｓ４を有している。また、アナログチップＦＣの辺Ｓ１は、コントローラチップＣＣの辺Ｓ１に沿うように配置され、アナログチップＦＣの辺Ｓ１の長さは、コントローラチップＣＣの辺Ｓ１の長さよりも短い。また、アナログチップＦＣの辺Ｓ２は、コントローラチップＣＣの辺Ｓ２に沿うように配置され、アナログチップＦＣの辺Ｓ２の長さは、コントローラチップＣＣの辺Ｓ２の長さよりも短い。また、アナログチップＦＣの辺Ｓ３は、コントローラチップＣＣの辺Ｓ３に沿うように配置され、アナログチップＦＣの辺Ｓ３の長さは、コントローラチップＣＣの辺Ｓ３の長さよりも短い。また、アナログチップＦＣの辺Ｓ４は、コントローラチップＣＣの辺Ｓ４に沿うように配置され、アナログチップＦＣの辺Ｓ４の長さは、コントローラチップＣＣの辺Ｓ４の長さよりも短い。
また、図３に示す例では、アナログチップＦＣの各辺の長さが、コントローラチップの各辺よりも短く、平面視において、コントローラチップＣＣの全体がアナログチップＦＣの表面２ａに重なっている。アナログチップＦＣは、平面視において、例えば一辺の長さが３ｍｍ〜５ｍｍ程度の四角形を成す。また、コントローラチップＣＣは、平面視において、例えば一辺の長さが１ｍｍ〜２ｍｍ程度の四角形を成す。
また、平面視において四角形を成す半導体チップ２の表面２ａには、表面２ａの各辺に沿って、それぞれ複数のパッドＰＤ（端子、電極、電極パッド、ボンディングパッド）が配列されている。また、図示は省略するが、半導体チップ２の主面（詳しくは、半導体チップ２の基材（半導体基板）の主面（半導体素子形成面、上面）に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成される。そして、複数のパッドＰＤは、半導体チップ２の内部（詳しくは、表面２ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。
半導体チップ２（詳しくは、半導体チップ２の基材である半導体基板）は、例えばシリコン（Ｓｉ）から成る。また、表面２ａには、半導体チップ２の基材および配線を覆う絶縁膜が形成されており、複数のパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドＰＤは金属からなり、例えば、主としてアルミニウム（Ａｌ）から成る。なお、例えばこのパッドＰＤに別の配線を接続して他の位置にパッドを配置し直す、所謂再配線技術を適用した場合には、この再配線の一部が新たなパッドとなる。この場合は、銅（Ｃｕ）を主成分とする配線の表面にニッケル（Ｎｉ）を形成し、さらに、このニッケル上に金（Ａｕ）を形成する。
また、アナログチップＦＣおよびコントローラチップＣＣは、配線基板３の上面３ａ上に搭載される。図３に示す例では、アナログチップＦＣは配線基板３の上面３ａの中央部に搭載され、コントローラチップＣＣはアナログチップＦＣの中央部に搭載されている。また、図４に示すように、アナログチップＦＣは、裏面２ｂが配線基板３の上面３ａと対向した状態で、ダイボンド材（接着材）５を介して配線基板３に搭載されている。つまり、複数のパッドＰＤが形成された表面（主面）２ａの反対面（裏面２ｂ）をチップ搭載面（上面３ａ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。また、コントローラチップＣＣは、裏面２ｂがアナログチップＦＣの表面２ａと対向した状態で、ダイボンド材（接着材）６を介してアナログチップＦＣ上に搭載されている。
ダイボンド材５は、半導体チップ２と配線基板３とを接着固定するペースト接着材であって、例えばペースト状の接着材を硬化させることにより、半導体チップ２と配線基板３とを接着固定している。また、ダイボンド材６は、半導体チップ２同士を接着固定するフィルム接着材であって、例えば、ＤＡＦ（Die Attach Film）と呼ばれる樹脂フィルム等を硬化させることで、上下段の半導体チップ２を接着固定している。ただし、ダイボンド材５、６は、上記に限定されるものではなく、例えば、ダイボンド材５として上記した樹脂フィルムを用いても良いし、ダイボンド材６としてペースト接着材を用いても良い。ダイボンド材５、６として用いられる接着材は、樹脂フィルムの場合も、ペースト接着材の場合も、エポキシ樹脂を主成分とするものを用いることが多い。
また、図４に示すように、配線基板３は、半導体チップ２が搭載された上面（チップ搭載面）３ａ、上面３ａとは反対側の下面（実装面）３ｂ、および上面３ａと下面３ｂの間に配置された複数の側面３ｃを有している。また、図２および図３に示すように平面視において四角形を成す。
詳しくは、図３に示すように、配線基板３は、平面視において、辺Ｓ１、辺Ｓ１の反対側の辺Ｓ２、辺Ｓ１および辺Ｓ２と交差する辺Ｓ３、および辺Ｓ３の反対側の辺Ｓ４を有している。また、図３に示す例では、半導体チップ２の辺Ｓ１、Ｓ２、Ｓ３、Ｓ４のそれぞれが、配線基板３の辺Ｓ１、Ｓ２、Ｓ３、Ｓ４に沿うように搭載されている。また、上記したように、図１に示す例では、配線基板３の平面積は封止体４の平面積と同じであって、配線基板３の平面形状は、例えば一辺の長さが例えば、６ｍｍ程度の四角形を成す。図１に示す例では長方形である。また、配線基板３の厚さ（高さ）、すなわち、図４に示す上面３ａから下面３ｂまでの距離は、例えば０．２ｍｍ〜０．４ｍｍ程度である。
また、配線基板３は、複数の配線層（図４に示す例では上面配線層および下面配線層の２層）を有する。各配線層間に配置される絶縁層３ｅは、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、絶縁層３ｅの上面側には複数のボンディングフィンガＢＦが、絶縁層３ｅの下面側には複数のランドＬＤが、それぞれ形成され、複数の配線３ｒを介してボンディングフィンガＢＦとランドＬＤが電気的に接続されている。
また、図３に示すように、配線基板３の上面３ａには、配線基板３と半導体チップ２とを電気的に接続するための内部インタフェース用端子である複数のボンディングフィンガ（端子、チップ搭載面側端子、ボンディングリード）ＢＦが形成される。複数のボンディングフィンガＢＦは、半導体チップ２が搭載されるチップ搭載領域の周囲に、半導体チップ２の各辺に沿って配置されている。詳しくは、配線基板３の上面３ａには、絶縁層３ｅの上面側に形成された配線を覆うソルダレジスト膜（絶縁膜）ＳＲが形成され、ソルダレジスト膜ＳＲに形成された開口部ＳＲｐにおいて、複数のボンディングフィンガＢＦが、ソルダレジスト膜ＳＲから露出している。
また、半導体チップ２の複数のパッドＰＤと、配線基板３の複数のボンディングフィンガＢＦは、複数のワイヤ（導電性部材）ＢＷを介してそれぞれ電気的に接続される。なお、本実施の形態における複数のワイヤＢＷは、例えば、金（Ａｕ）から成るが、これ以外の材料として、例えば銅（Ｃｕ）を主とする金属から成るワイヤを用いてもよい。ボンディングフィンガＢＦおよびワイヤＢＷの詳細については、後述する。
また、図２に示すように、配線基板３の下面３ｂには、複数のランド（外部端子、電極パッド、外部電極パッド）ＬＤが形成される。複数のランドＬＤは、行列状（マトリクス状）に配置されている。また、図４に示すように複数のランドＬＤは、配線基板３に形成された複数の配線３ｒを介して複数のボンディングフィンガＢＦと電気的に接続される。つまり、複数のランドＬＤのそれぞれは複数の半導体チップ２のそれぞれと電気的に接続され、複数の半導体チップ２と図示しない外部機器とを電気的に接続する外部インタフェース用の端子である。
このように外部端子を配線基板の実装面側に行列状に配置する半導体装置をエリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板３の実装面（下面３ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子の数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
なお、図２では、外部端子の数が１４０個である例を示しているが、端子数やレイアウトについてはこれに限定されない。また、図４では、絶縁層３ｅの上面と下面にそれぞれ配線層を形成した配線基板３を例示的に示しているが、配線層の数はこれに限定されず、２層よりも多い配線層構造にすることもできる。
図４に示す配線基板３の導電路を構成するボンディングフィンガＢＦ、ランドＬＤおよび配線３ｒは、金属膜をパターニングすることにより形成され、例えば銅（Ｃｕ）を主体とする導電膜で構成する。また、配線３ｒのうち、絶縁層３ｅの上面側と下面側を導通させる配線３ｒは、例えば貫通孔に金属膜を埋め込むことで形成され、例えば銅（Ｃｕ）を主体とする導電膜で構成する。ここで、銅を主体とする導電膜には、銅単体、銅合金、あるいは、銅膜上に他の金属膜（例えばニッケル膜等）を積層した金属膜が含まれ、配線基板３に要求される仕様に応じてこれらを選択することができる。
また、複数のランドＬＤは、配線基板３の下面３ｂを覆うソルダレジスト膜（絶縁膜）３ｈからそれぞれ露出している。詳しくは、配線基板３の下面３ｂには、絶縁層（コア絶縁層）３ｅの下面側に形成された配線を覆うソルダレジスト膜（絶縁膜）３ｈが形成され、ソルダレジスト膜３ｈに形成された複数の開口部において、ランドＬＤのそれぞれが、ソルダレジスト膜３ｈから露出している。
また、本実施の形態では、ランドＬＤのそれぞれの露出面が半田材７で覆われている。半導体装置１を図示しない実装基板に実装する時には、実装基板側の端子と半導体装置１を電気的に接続する導電性接合材としては、半田を使用することが多い。したがって、外部端子であるランドＬＤのソルダレジスト膜３ｈからの露出面に、半田材７を形成することにより、半導体装置１を図示しない実装基板に実装する際に、半田の濡れ性を向上させることができる。図１、図２および図４に示すように、半田材７をボール状に形成した場合、ＢＧＡ（Ball Grid Array）型と呼ばれる。また、図示は省略するが、半田材７を形成せず、ランドＬＤを露出させた構造、あるいはランドＬＤの露出面に薄く半田材、あるいは半田材以外の金属材料から成るめっき膜を形成した変形例の半導体装置は、ＬＧＡ（Land Grid Array）型と呼ばれる。
半田材７は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本願において、半田について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
＜ワイヤおよびボンディングフィンガの詳細＞
次に、図３および図４に示すワイヤＢＷによる電気的接続部分の詳細構造について説明する。図５は、図３に示す複数のワイヤのうち、下段側の半導体チップと配線基板とを電気的に接続するワイヤを示す拡大断面図である。また、図６は、図３に示す複数のワイヤのうち、上段側の半導体チップと配線基板とを電気的に接続するワイヤを示す拡大断面図である。また、図７は、図３に示す配線基板のチップ搭載面側の平面において、ボンディングフィンガの配置密度が高い領域を拡大して示す拡大平面図である。また、図８は、図７に示す領域よりもボンディングフィンガの配置密度が低い領域を拡大して示す拡大平面図である。また、図２７、図２９、図３０のそれぞれは、ボンディングフィンガの形状や大きさが図７に示す実施態様とは異なる実施態様を示す拡大平面図である。また、図２８は図２７のＡ−Ａ線に沿った拡大断面図である。
なお、図５および図６では、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとのループ形状の違いを示すため、図５ではワイヤＢＷｂについて、図６ではワイヤＢＷａについて、それぞれ二点鎖線を付して示している。また、図７は図３に示す半導体チップ２が有する四辺のうち、辺Ｓ１に沿ったボンディングフィンガ群の一部を拡大した平面図、図８は、辺Ｓ３に沿ったボンディングフィンガ群の一部を拡大した平面図である。また、図７および図８に示すボンディングフィンガＢＦには、金属パターンを電気めっき法により形成するための給電線が形成されているが、図７および図８では、見易さのため、給電線の図示を省略している。また、図７および図８では、図４に示す配線３ｒが、ワイヤＢＷと重なる位置に形成されているが、見易さのため、配線３ｒの符号は図示を省略している。配線３ｒおよび給電線のレイアウトの例は、後述する図１１において示す。
図３に示すように、本実施の形態では、複数のパッドＰＤと複数のボンディングフィンガＢＦとは、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。ワイヤＢＷは、一方の端部がパッドＰＤに、他方の端部がボンディングフィンガＢＦに接続された金属細線である。半導体チップ２と配線基板３とを電気的に接続する際のワイヤボンディング方法は、接続順序の違いによって以下の２種類に分類することができる。
まず、第１ボンド側（先に接続する端子）が半導体チップ２のパッドＰＤであって、第２ボンド側（後で接続する端子）が配線基板３のボンディングフィンガＢＦである、所謂、正ボンディング方式がある。また、第１ボンド側が配線基板３のボンディングフィンガＢＦであり、第２ボンド側が半導体チップ２のパッドＰＤである、所謂、逆ボンディング方式がある。
正ボンディング方式の場合、図５に示すワイヤＢＷａのように、第１ボンド側である半導体チップ２のパッドＰＤには、例えばボールボンディング方式により、ワイヤＢＷの一方の端部が接続される。ボールボンディング方式では、ワイヤの先端に形成された球形の金属塊であるボール部Ｂｎｄ１をパッドＰＤに接触させて、図示しないキャピラリで押圧することでパッドＰＤとボール部Ｂｎｄ１とが熱圧着される。この時、キャピラリから超音波を印加して、パッドＰＤとボール部Ｂｎｄ１との接合性を向上させる場合もある。
また、ボール部Ｂｎｄ１とは反対側の端部は、第２ボンド側である配線基板３のボンディングフィンガＢＦに、例えば、ステッチボンディング方式により接続される。ステッチボンディング方式では、ワイヤＢＷの一部を第２ボンド側であるボンディングフィンガＢＦに接触させた後、図示しないキャピラリでワイヤＢＷをボンディングフィンガＢＦに押し付けながら、ボンディングフィンガＢＦの延在方向に沿って移動させる。このキャピラリの動作により、ワイヤＢＷの第２ボンド側の端部ではワイヤＢＷが押しつぶされて塑性変形し、ステッチ部Ｂｎｄ２が形成される。
一方、逆ボンディング方式の場合、図６に示すワイヤＢＷｂのように配線基板３のボンディングフィンガＢＦが第１ボンド側となるので、ワイヤＢＷの一方の端部は、ボールボンディング方式により配線基板３のボンディングフィンガＢＦに接続される。言い換えれば、ボンディングフィンガＢＦにボール部Ｂｎｄ１が接続される。また、第２ボンド側となる半導体チップ２のパッドＰＤとの接続部分には、ステッチボンディング方式によりワイヤＢＷの他方の端部が接続される。
上記のように、ボール部Ｂｎｄ１は球形の金属塊を被接続部に押し付けて形成するので、図７に示すように、平面形状が円形（楕円形も含まれる）になる。一方、ステッチ部Ｂｎｄ２は、ワイヤＢＷをボンディングフィンガＢＦに押し付けながら、ボンディングフィンガＢＦの延在方向に沿ってキャピラリを移動させて形成するので、図７に示すように、平面形状は、半楕円形（半円形も含まれる）になる。
ここで、図３に示す半導体チップ２のパッドＰＤにステッチボンディング方式でワイヤＢＷを接続する場合、パッドＰＤに直接的にワイヤＢＷを接続することもできる。この場合、図６に示すステッチ部Ｂｎｄ２とパッドＰＤとを接合する。ただし、ステッチボンディング方式の場合、上記したように、ワイヤＢＷの一部を接続対象物に押し付けながら、図示しないキャピラリを平面方向に移動させることで接続強度を向上させることができる。したがって、キャピラリ動作によって半導体チップ２パッドＰＤ周辺に印加される応力を低減する観点からは、図６に示すようにパッドＰＤとステッチ部Ｂｎｄ２との間にバンプ電極ＢＭＰを介在させることが好ましい。バンプ電極ＢＭＰは、パッドＰＤ上に突出するように形成された突起電極であって、例えば金（Ａｕ）からなる。金からなるバンプ電極ＢＭＰは、上記したボールボンディング方式を応用して形成することができる。すなわち、ワイヤの端部に形成されたボール状の部分（ボール部）をパッドＰＤに接合した後、接合部分の近傍でワイヤを切断する。これにより、バンプ電極ＢＭＰを形成することができる。
また、本実施の形態では、図３に示す複数のワイヤＢＷには、正ボンディング方式により形成されるワイヤＢＷａと、逆ボンディング方式により形成されるワイヤＢＷｂとが含まれる。正ボンディング方式と逆ボンディング方式を混在させる理由としては、様々な理由があるが、本実施の形態では、下段側のアナログチップＦＣには正ボンディング方式のワイヤＢＷａが接続され、上段側のコントローラチップＣＣには逆ボンディング方式のワイヤＢＷｂが接続されている。
図６に示すように、逆ボンディング方式によって形成されるワイヤＢＷｂは、第２ボンド側の位置が第１ボンド側の位置よりも高い位置（相対的に封止体４の上面４ａに近い位置）に配置される。したがって、上段側に配置される半導体チップ２に接続されるワイヤＢＷを、全て逆ボンディング方式によって形成することで、ワイヤＢＷｂのワイヤ高さを低減し、封止体４の厚さを薄くすることができる。一方、下段側の半導体チップ２のパッドＰＤは、上段側の半導体チップ２のパッドよりも低い位置に配置されているため、図５に示すように正ボンディング方式で形成しても、ワイヤＢＷａのワイヤループの最高地点は、ワイヤＢＷｂのワイヤループの最高地点よりも低い位置に配置される。したがって、下段側の半導体チップ２に接続されるワイヤＢＷを、正ボンディング方式により形成することで、バンプ電極ＢＭＰ（図６参照）等を形成する必要がなく、製造効率を向上させることができる。
また、図３に示すように、本実施の形態の半導体装置１は、平面視において半導体チップ２の各辺に沿ってそれぞれ複数のボンディングフィンガＢＦが配置されている。各辺に沿って配置されるボンディングフィンガＢＦの数は、種々の変形例を適用できるが、図３に示す例では、半導体チップ２の辺Ｓ１に沿って配置されるボンディングフィンガＢＦの数が、他の辺Ｓ２、Ｓ３、Ｓ４に沿って配置されるボンディングフィンガＢＦの数よりも多い。ボンディングフィンガＢＦは、上記したように半導体装置１の内部インタフェース用の端子なので、半導体チップ２が備える回路のレイアウトに応じて、半導体チップ２の各辺に沿って配置されるボンディングフィンガＢＦの数が異なることがある。
本実施の形態の例では、下段側に配置されるアナログチップＦＣが備える複数のパッドＰＤのうち、辺Ｓ１側にはアナログ回路に対してスイッチング信号を入出力するパッドＰＤが集約配置されている。このように信号入出力用のパッドＰＤを半導体チップ２の一辺に沿って集約配置することで、例えば、信号伝送距離の等長化が図りやすくなる。また、上段側に配置されるコントローラチップＣＣが備える複数のパッドＰＤのうち、アナログチップＦＣとの間で信号の入出力を行うパッドＰＤは、アナログチップＦＣとコントローラチップＣＣの伝送距離が短くなるように配列することが好ましい。この結果、コントローラチップＣＣが備える複数のパッドＰＤのうちの一部は、コントローラチップＣＣの辺Ｓ１に沿って配置される。そして、コントローラチップＣＣの辺Ｓ１に沿って配置されているパッドＰＤに接続されるワイヤＢＷｂは、アナログチップＦＣの辺Ｓ１に沿って配置されているボンディングフィンガＢＦに接続される。また、コントローラチップＣＣに汎用性を持たせる場合、コントローラチップＣＣの複数のパッドＰＤは、コントローラチップＣＣの各辺に沿って配置することになる。したがって、コントローラチップＣＣに接続される複数のワイヤＢＷのうちの一部は、配線基板３の複数のボンディングフィンガＢＦのうち、半導体チップ２の辺Ｓ１に沿って配置されるボンディングフィンガＢＦに接続されることになる。
上記の通り、本実施の形態では、半導体チップ２の各辺のうちの辺Ｓ１に沿って配置される複数のボンディングフィンガＢＦは、他の辺Ｓ２、Ｓ３、Ｓ４に沿って配置されるボンディングフィンガＢＦよりも数が多い。また、半導体チップ２の辺Ｓ１に沿って配置されるボンディングフィンガＢＦに接続される複数のワイヤＢＷは、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとが混在した状態になる。
ここで、ボンディングフィンガＢＦの数が多くなると、半導体装置１全体の平面サイズの増大を抑制するためには、ここのボンディングフィンガＢＦの幅および配置間隔を小さくすることになる。例えば、図３に示す複数のボンディングフィンガ群のうち、半導体チップ２の辺Ｓ１に沿って配置されるボンディングフィンガ群を構成するボンディングフィンガＢＦの幅は、辺Ｓ２、Ｓ３、Ｓ４に沿って配置されるボンディングフィンガ群を構成するボンディングフィンガＢＦの幅よりも狭い。
ボールボンディング方式によりボンディングフィンガＢＦとワイヤＢＷとを接続する場合、ワイヤループ形状を安定化させる観点、あるいは、ワイヤＢＷとボンディングフィンガＢＦとの接合強度を向上させる観点から、ボール部Ｂｎｄ１（図６参照）とボンディングフィンガＢＦとの密着面積を大きくすることが好ましい。例えば、図２７に示すように、平面視において、ボール部Ｂｎｄ１の一部が、ボンディングフィンガＢＦからはみ出している状態よりも、図７に示すようにボール部Ｂｎｄ１の全体がボンディングフィンガＢＦと重なっている方が、ボール部Ｂｎｄ１とボンディングフィンガＢＦとの密着面積を大きくすることができる。
詳しくは、図２８に示すように、ボンディングフィンガＢＦは、延在方向と直交する方向に切断した時の断面形状が台形になっている。つまり、ボンディングフィンガＢＦのワイヤＢＷとの接合面である上面の幅Ｗｔｐは、下面（配線基板３の上面３ａに密着する面）の幅Ｗｂｔよりも小さい。例えば、設計寸法を５５μｍとした場合、下面の幅Ｗｂｔが５５μｍになるように形成すると、上面の幅Ｗｔｐは、４０μｍ程度になる。このため、例えば、ボール部Ｂｎｄ１の幅がボンディングフィンガＢＦの設計寸法と同程度の場合、ボール部Ｂｎｄ１とボンディングフィンガＢＦとの接合面では、ボール部Ｂｎｄ１の一部がはみ出ることになる。ここで、ボール部Ｂｎｄ１の幅とは、平面視において、ワイヤＢＷｂ（図７参照）の延在方向に対して直交する方向におけるボール部Ｂｎｄ１の長さである。ボール部Ｂｎｄ１の平面形状を円形と見做した場合、ボール部Ｂｎｄ１の幅は、ボール部Ｂｎｄ１の径（直径）と言い換えることもできる。
一方、ステッチボンディング方式によりボンディングフィンガＢＦとワイヤＢＷとを接続する場合、上記したように、ワイヤＢＷの一部を押しつぶしながら、ボンディングフィンガＢＦの延在方向に沿ってキャピラリを移動させることにより接合する。したがって、ボンディングフィンガＢＦの延在距離を確保できれば、ボンディングフィンガＢＦの幅は狭くても良い。また、図２８に示すように、ステッチ部Ｂｎｄ２の幅がボール部Ｂｎｄ１の幅よりも小さい場合、ステッチ部Ｂｎｄ２はボンディングフィンガＢＦから、はみ出し難くなる。ここで、ステッチ部Ｂｎｄ２の幅とは、平面視において、ワイヤＢＷａ（図７参照）の延在方向に対して直交する方向におけるステッチ部Ｂｎｄ２の最大の長さである。ステッチ部Ｂｎｄ２の平面形状を半円形と見做した場合、ステッチ部Ｂｎｄ２の幅は、ステッチ部Ｂｎｄ２の径（直径）と言い換えることもできる。
本願発明者は、図２９に示すように、ボール部Ｂｎｄ１を接続するボンディングフィンガＢＦ２の幅Ｗ２を、ステッチ部Ｂｎｄ２を接続するボンディングフィンガＢＦ１の幅Ｗ１よりも広くして、一列に並べる実施態様について検討した。図２９に示す実施態様の場合、ボール部Ｂｎｄ１とボンディングフィンガＢＦとの密着面積が、図２７に示す実施態様よりも大きくなる。また、ボール部Ｂｎｄ１を接続するボンディングフィンガＢＦ２の幅を選択的に大きくしているので、全てのボンディングフィンガＢＦの幅を大きくする実施態様と比較すれば、パッケージの平面サイズの増大を抑制できる。しかし、図２９に示す実施態様の場合、図２７に示す実施態様と比較すると、ボンディングフィンガ群の長さ（図２９に示すＹ方向の長さ）が大きくなるので、パッケージの平面サイズが大きくなってしまう。
そこで、次に、図３０に示すように、複数のボンディングフィンガＢＦを複数列で、所謂、千鳥状に配置する実施態様について検討した。図３０に示す実施態様の場合、ボンディングフィンガＢＦそれぞれの幅を太くできるので、ボール部Ｂｎｄ１とボンディングフィンガＢＦとの密着面積が、図２７に示す実施態様よりも大きくなる。また、ボンディングフィンガＢＦを複数列で配置することにより、ボンディングフィンガ群の長さを小さくできるので、パッケージの平面サイズの増大を抑制できる。
しかし、図３０に示すように、第１列目の配置列Ｂｄ１と、第２列目の配置列Ｂｄ２に、それぞれステッチボンディング方式でワイヤＢＷａを接続する場合、第２列目の配置列Ｂｄ２接続されるワイヤＢＷａの一部が、第１列目に配置されるボンディングフィンガＢＦの一部に接触してしまう懸念がある。そして、複数列で配置されるボンディングフィンガＢＦの離間距離を近づける程、ワイヤＢＷａとボンディングフィンガＢＦが接触しやすくなる。言い換えれば、ワイヤＢＷａとボンディングフィンガＢＦの接触を抑制するために、第１列目の配置列Ｂｄ１と第２列目の配置列Ｂｄ２との離間距離を大きくする必要がある。この結果、図３０に示す実施態様の場合にも、パッケージの平面サイズが大きくなってしまう。
本願発明者は、上記の検討結果を踏まえ、図７に示す実施態様を見出した。本実施の形態では、図７に示すように、多数のボンディングフィンガＢＦが配置されるボンディングフィンガ群においては、ボンディングフィンガＢＦが複数列に亘って形成されている。まず、図３に示す半導体チップ２の辺Ｓ１に相対的に近い方の第１列目の配置列Ｂｄ１には、ステッチボンディング用のボンディングフィンガＢＦ１が形成されている。また、図３に示す半導体チップ２の辺Ｓ１からの距離が第１列目よりも遠い、第２列目の配置列Ｂｄ２には、ボールボンディング用のボンディングフィンガＢＦ２が形成されている。また、第２列目にはステッチボンディング用のボンディングフィンガＢＦ１は形成されていない。言い換えれば、本実施の形態では、相対的に半導体チップ２（図３参照）に近い第１列目に、正ボンディング方式用のボンディングフィンガＢＦ１を配置し、半導体チップ２からの距離が第１列目よりも遠い第２列目に、逆ボンディング方式用のボンディングフィンガＢＦ２を配置している。
また、相対的にボンディングフィンガＢＦの配置密度が高いボンディングフィンガ群において、正ボンディング方式でワイヤＢＷａが接続される第１列目のボンディングフィンガＢＦ１は、平面視において長方形を成し、ボンディングフィンガＢＦ１の延在方向の長さＬ１は、延在方向と直交する方向の長さ（幅Ｗ１）よりも長い。図３に示す例では、半導体チップ２の外縁を構成する四辺のうち、辺Ｓ２、Ｓ３、Ｓ４に沿って配置されるボンディングフィンガ群では、辺Ｓ１に沿って配置されるボンディングフィンガ群よりも、ボンディングフィンガＢＦの配置密度が低い。このため、図７と図８を比較して判るように、図７に示す第１列目のボンディングフィンガＢＦ１の（延在方向と直交する方向の長さ）幅Ｗ１は、図８に示す異なるボンディングフィンガ群のボンディングフィンガＢＦの幅Ｗ３よりも小さくなっている。
このように、相対的にボンディングフィンガＢＦの配置密度が高い領域に形成されるボンディングフィンガＢＦ１の幅Ｗ１を小さくすることにより、図７に示す配置列Ｂｄ１に多数のボンディングフィンガＢＦ１を配置しても、パッケージの平面サイズの増大（図７に示す例ではＹ方向の長さの増大）を抑制できる。
また、本実施の形態では、一つの開口部ＳＲｐ内にボンディングフィンガＢＦ１およびボンディングフィンガＢＦ２を含む複数のボンディングフィンガＢＦが配置されている。例えば、図３に示す例では、複数のボンディングフィンガＢＦにより構成されるボンディング群毎に一つの開口部ＳＲｐが形成されている。言い換えれば、一つのボンディングフィンガ群では、隣り合うボンディングフィンガＢＦの間にソルダレジスト膜ＳＲが配置されていない。このように、一つの開口部ＳＲｐ内に複数のボンディングフィンガＢＦが配置されるように構成することで、隣り合うボンディングフィンガＢＦ間の間隔を短くできる。この結果、図７に示す配置列Ｂｄ１に多数のボンディングフィンガＢＦ１を配置しても、パッケージの平面サイズの増大（図７に示す例ではＹ方向の長さの増大）を抑制できる。ただし、ボンディングフィンガＢＦの配置スペースに余裕がある領域では、一つのボンディングフィンガ群に複数の開口部ＳＲｐを設けても良い。例えば、図３に示す例では、半導体チップ２の辺Ｓ２、辺Ｓ３、あるいは辺Ｓ４に沿って配置されているボンディングフィンガ群では、複数の開口部ＳＲｐを設けることができる。
また、第１列目のボンディングフィンガＢＦ１と第２列目のボンディングフィンガＢＦ２の幅方向の比較をすると、第１列目のボンディングフィンガＢＦ１の幅Ｗ１は、第２列目のボンディングフィンガＢＦ２の幅Ｗ２（図７では、Ｙ方向における長さ）よりも小さい。言い換えれば、ボンディングフィンガＢＦ２の幅Ｗ２は、ボンディングフィンガＢＦ１の幅Ｗ１よりも大きい。例えば、図７に示す例では、ボンディングフィンガＢＦ１の幅Ｗ１は設計寸法が５５μｍ程度であるのに対し、ボンディングフィンガＢＦ２の幅Ｗ２は、設計寸法が８０μｍ程度である。図２８を用いて説明した例に当てはめて説明すると、ボンディングフィンガＢＦ１（図７参照）の上面の幅Ｗｔｐは４０μｍ程度であるが、ボンディングフィンガＢＦ２（図７参照）の上面の幅Ｗｔｐは６０μｍ程度である。
このため、例えば図７に示すように、ワイヤＢＷｂのボール部Ｂｎｄ１の幅（径）が、ワイヤＢＷａのステッチ部Ｂｎｄ２の幅（ワイヤＢＷの延在方向に対して直交する方向の長さ）よりも大きい（太い）場合でも、ボール部Ｂｎｄ１の下面の全体をボンディングフィンガＢＦ２に密着させる事ができる。例えば、ボール部Ｂｎｄ１の幅が６０μｍ未満であれば、ボール部Ｂｎｄ１の下面全体をボンディングフィンガＢＦの上面と密着させることができる。つまり、本実施の形態によれば、まず、ボール部Ｂｎｄ１が接続されるボンディングフィンガＢＦ２の幅を十分に大きくすることができるので、ボール部Ｂｎｄ１とボンディングフィンガＢＦ２との密着面積を大きくすることができる。この結果、ワイヤループ形状を安定化させることができる。あるいは、ワイヤＢＷとボンディングフィンガＢＦとの接合強度を向上させることができる。
また、本実施の形態では、逆ボンディング方式用のボンディングフィンガＢＦ２は、正ボンディング方式用のボンディングフィンガＢＦ１が配置される第１列目の配置列Ｂｄ１上とは異なる位置（図７の例では、配置列Ｂｄ２と重ならない配置列Ｂｄ２）に配置される。このため、ボンディングフィンガ群の延在方向（図７ではＹ方向）の長さを低減することができる。また、第２列目には、正ボンディング方式によるワイヤボンディングは行われない。逆ボンディング方式の場合、第１ボンド側の接続対象物に対するワイヤＢＷの傾斜角度は９０度に近づけることができる。例えば、図６に示すボンディングフィンガＢＦ２の近傍において、ボンディングフィンガＢＦ２の上面に対するワイヤＢＷｂの傾斜角度（約９０度）は、図５に示すボンディングフィンガＢＦ１の近傍において、ボンディングフィンガＢＦ１の上面に対するワイヤＢＷａの傾斜角度（約２０度）よりも大きい。したがって、本実施の形態によれば、第１列目と第２列目の離間距離を小さくしても、ボンディングフィンガＢＦ２に接続されるワイヤＢＷｂと第１列目のボンディングフィンガＢＦ１とが接触しにくい。言い換えれば、本実施の形態によれば、第１列目のボンディングフィンガＢＦ１と第２列目のボンディングフィンガＢＦ２とを近づけることができる。このようにボンディングフィンガＢＦを複数列で配置した場合であっても、各列の距離を近づけることができれば、パッケージの平面サイズの増大（図７に示すＸ方向の増大）を抑制できる。
また、図７に示すようにボンディングフィンガＢＦ２は、ボールボンディング用の端子なので、ステッチボンディング用のボンディングフィンガＢＦ１よりも、延在距離を短くすることができる。図７に示す例では、例えば、ボンディングフィンガＢＦ２の平面形状は、円形を成す。したがって、ボンディングフィンガＢＦ２の延在方向の長さＬ２は、ボンディングフィンガＢＦ１の延在方向の長さよりも小さい（短い）。なお、ボンディングフィンガＢＦ２の延在方向の長さＬ２は、平面視において、ボンディングフィンガＢＦ２に接続されるワイヤＢＷａの延在方向と平行な方向におけるボンディングフィンガＢＦ２の最大の長さである。したがって、図７に示すようにボンディングフィンガＢＦ２の平面形状が円形である場合には、長さＬ２は幅Ｗ２と同じ長さになる。ボンディングフィンガＢＦ２の長さＬ２を短くすることにより、パッケージの平面サイズの増大（図７に示す例ではＸ方向の長さの増大）を抑制できる。なお、図７に示す例では、第１列目の配置列Ｂｄ１の全体と、第２列目の配置列Ｂｄ２の全体とが重なっていない例を示しているが、変形例としては、第１列目の配置列Ｂｄ１の一部と第２列目の配置列Ｂｄ２の一部が重なる程度まで近づけることもできる。言い換えれば、例えば、Ｙ方向において、ボンディングフィンガＢＦ１の一部とボンディングフィンガＢＦ２の一部とが重なる程度まで近づけて配置することができる。
＜半導体装置の製造方法＞
次に、図１〜図８を用いて説明した半導体装置１の製造方法について、説明する。本実施の形態の半導体装置１、図９に示す組立てフローに沿って製造される。図９は、本実施の形態の半導体装置の組み立てフローを示す説明図である。
１．基板準備工程
まず、図９に示す基板準備工程では、図１０に示すような配線基板２５を準備する。図１０は、図９に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。また、図１１は、図１０に示す複数のデバイス形成部のうちの一つにおいて、図７に示す領域に対応する部分の拡大平面図である。
図１０に示すように、本工程で準備する配線基板２５は、枠部２５ｂの内側に複数のデバイス形成部２５ａを備えている。詳しくは、複数のデバイス形成部２５ａが行列状に配置されている。デバイス形成部２５ａの数は、図１０に示す態様に限定されないが、本実施の形態の配線基板２５は、例えば、行列状（図１０では２行×８列）に配置された１６個のデバイス形成部２５ａを備えている。つまり、配線基板２５は、複数のデバイス形成部２５ａを有する、所謂、多数個取り基板である。
また、各デバイス形成部２５ａの周囲には、図９に示す個片化工程で配線基板２５を切断する予定領域であるダイシング部（ダイシングライン）２５ｃが配置されている。図１０に示すように、ダイシング部２５ｃは、隣り合うデバイス形成部２５ａの間、および枠部２５ｂとデバイス形成部２５ａの間、に各デバイス形成部２５ａを取り囲むように配置されている。
各デバイス形成部２５ａは、図３および図４に示す配線基板３に相当する。各デバイス形成部２５ａは、図４に示す上面（チップ搭載面）３ａ、上面３ａに形成された複数のボンディングフィンガ（端子、チップ搭載面側端子、ボンディングリード）ＢＦ、上面３ａとは反対側の下面（実装面）３ｂ、および下面３ｂに形成された複数のランド（端子、外部端子）ＬＤを有している。複数のボンディングフィンガＢＦと図４に示す複数のランドＬＤは、各デバイス形成部２５ａに形成された複数の配線３ｒを介して、それぞれ電気的に接続されている。
また、図１１に示すように、配線基板２５の上面３ａにおいて、複数のボンディングフィンガＢＦのそれぞれには、配線３ｒおよび給電線３ｐが接続されている。また、図１１に示す給電線３ｐは、ボンディングフィンガＢＦおよび配線３ｒなどの金属パターンを電気めっき法により形成する際に使用する給電線であって、図１０に示すダイシング部２５ｃに向かって延びるように形成されている。ボンディングフィンガＢＦ、配線３ｒ、および給電線３ｐは、例えば銅（Ｃｕ）を主成分とする基材の表面を覆うように、例えばニッケル（Ｎｉ）などから成るめっき膜が形成されている。
なお、図１１では、複数のボンディングフィンガＢＦのそれぞれに給電線３ｐが接続された例を示しているが、変形例として複数のボンディングフィンガＢＦのうちの一部に給電線３ｐが接続され、他の一部には給電線３ｐが接続されていない実施態様とすることもできる。給電線３ｐおよび配線３ｒの幅（延在方向に直交する方向の長さ）は、ボンディングフィンガＢＦ１の幅Ｗ１よりも小さい。
図１１に示す複数のボンディングフィンガＢＦの形状およびレイアウトの詳細については、図７を用いて説明した通りなので、重複する説明は省略する。
２．半導体チップ準備工程
また、図９に示す半導体チップ準備工程では、図４に示す複数の半導体チップ２、すなわち、アナログチップＦＣおよびコントローラチップＣＣを準備する。本工程では、例えば、シリコンからなる半導体ウエハ（図示は省略）の主面側に、複数の半導体素子やこれに電気的に接続される配線層からなる半導体ウエハを準備する。アナログチップＦＣにはアナログ回路が、コントローラチップＣＣにはアナログ回路を制御する制御回路が、それぞれ形成される。
また、図６に示すように逆ボンディング方式によりワイヤＢＷが接続されるパッドには、本工程において、パッドＰＤ上にバンプ電極ＢＭＰを形成しておくことが好ましい。上記したように、本実施の形態では、上段側に搭載されるコントローラチップＣＣの各パッドＰＤは逆ボンディング方式によりワイヤＢＷと接続されるので、コントローラチップＣＣのパッドＰＤにバンプ電極ＢＭＰを形成しておく。
その後、半導体ウエハのダイシングラインに沿って、ダイシングブレードを走らせて（図示は省略）半導体ウエハを切断し、図４に示すアナログチップＦＣおよびコントローラチップＣＣを、それぞれ複数個取得する。なお、アナログチップＦＣとコントローラチップＣＣは、例えば、それぞれ異なる半導体ウエハから取得される。
３．ダイボンディング工程
次に、図９に示すダイボンディング工程では、図１２および図１３に示すように、配線基板２５のデバイス形成部２５ａのチップ搭載面上に、半導体チップ２を搭載し、接着固定する。図１２は、図１０に示す配線基板上に半導体チップを搭載した状態を示す拡大平面図、図１３は図１２のＡ−Ａ線に沿った拡大断面図である。
本実施の形態では、複数の半導体チップ２を配線基板２５のチップ搭載面上に積層する。まず、下段側に配置されるアナログチップＦＣを、配線基板２５の各デバイス形成部２５ａの上面３ａに搭載（接着固定）する。デバイス形成部２５ａは、平面視において四角形を成し、辺Ｓ１、辺Ｓ１の反対側の辺Ｓ２、辺Ｓ１および辺Ｓ２と交差する辺Ｓ３、および辺Ｓ３の反対側の辺Ｓ４を有している。したがって、図１２に示す例では、複数のボンディングフィンガＢＦが配置されるボンディングフィンガ群のうち、デバイス形成部２５ａの辺Ｓ１に沿って配置されるボンディングフィンガ群は、他のボンディングフィンガ群よりもボンディングフィンガＢＦの配置密度が高くなっている。
本工程では、ボンディングフィンガＢＦと、対応する（言い換えれば、電気的に接続される予定の）パッドＰＤが平面視において対向するように半導体チップ２を搭載する。したがって本工程では、図１２に示すように、アナログチップＦＣの辺Ｓ１がデバイス形成部２５ａの辺Ｓ１に、アナログチップＦＣの辺Ｓ２がデバイス形成部２５ａの辺Ｓ２に、アナログチップＦＣの辺Ｓ３がデバイス形成部２５ａの辺Ｓ３に、アナログチップＦＣの辺Ｓ４がデバイス形成部２５ａの辺Ｓ４に、それぞれ沿うように、アナログチップＦＣを配線基板２５上に配置する。
また、図１３に示すように、本実施の形態では、アナログチップＦＣの裏面２ｂが、配線基板２５の上面３ａと対向するように、ダイボンド材（接着材）５を介して配線基板２５上に搭載する、所謂、フェイスアップ実装方式でアナログチップＦＣを搭載する。
ダイボンド材５は、アナログチップＦＣと配線基板２５とを接着固定する接着材であって、例えば、硬化前にはペースト状の性状を備えている。ペースト状の接着材を用いてアナログチップＦＣを搭載する場合、半導体チップ２を搭載する前に、デバイス形成部２５ａのチップ搭載領域にペースト状の接着材を予め配置しておく。そして、アナログチップＦＣをチップ搭載領域に押し付けることで、ペースト状の接着材を押し広げた後、例えば加熱することにより接着材を硬化させて、アナログチップＦＣを固定する。なお、ダイボンド材５を完全に硬化させるタイミングは、アナログチップＦＣを搭載した直後の他、コントローラチップＣＣを搭載した後で、ダイボンド材６と一緒に硬化させることもできる。
次に、図１２に示すように、上段側に配置されるコントローラチップＣＣを、アナログチップＦＣの表面２ａ上に搭載（接着固定）する。本工程では、コントローラチップＣＣの辺Ｓ１がデバイス形成部２５ａの辺Ｓ１に、コントローラチップＣＣの辺Ｓ２がデバイス形成部２５ａの辺Ｓ２に、コントローラチップＣＣの辺Ｓ３がデバイス形成部２５ａの辺Ｓ３に、コントローラチップＣＣの辺Ｓ４がデバイス形成部２５ａの辺Ｓ４に、それぞれ沿うように、コントローラチップＣＣをアナログチップＦＣ上に配置する。
また、図１３に示すように、本実施の形態では、コントローラチップＣＣの裏面２ｂが、アナログチップＦＣの表面２ａと対向するように、ダイボンド材（接着材）６を介してアナログチップＦＣ上に搭載する、所謂、フェイスアップ実装方式でコントローラチップＣＣを搭載する。ダイボンド材６は、上記したように半導体チップ２同士を接着固定するフィルム接着材であって、例えば、ＤＡＦと呼ばれる樹脂フィルム等を硬化させることで、上下段の半導体チップ２を接着固定する。この場合、例えば、両面に接着層を備えるテープ材（フィルム材）であるダイボンド材６を、予めコントローラチップＣＣの裏面２ｂに貼り付けておき、テープ材を介してコントローラチップＣＣを接着する。その後、例えば、ダイボンド材６に含まれる熱硬化性樹脂成分を熱硬化させてコントローラチップＣＣを固定する。
４．ワイヤボンディング工程
次に、図９に示すワイヤボンディング工程では、図１４および図１５に示すように、半導体チップ２の複数のパッドＰＤと、配線基板２５の複数のボンディングフィンガＢＦとを、複数のワイヤＢＷを介して電気的に接続する。図１４は、図１２に示す複数の半導体チップのそれぞれと配線基板とを、ワイヤボンディングにより電気的に接続した状態を示す拡大平面図、図１５は、図１３に示す半導体チップと配線基板を、ワイヤボンディングにより電気的に接続した状態を示す拡大断面図である。なお図１５では、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとのループ形状の違いを示すため、ワイヤＢＷｂについて、二点鎖線を付して示している。以降の断面図についても同様である。また、図１６は、正ボンディング方式の第１ボンド側において、ボール部をパッドに接合した状態を示す拡大断面図である。また、図１７は、正ボンディング方式の第２ボンド側において、ステッチ部をボンディングフィンガに接合した状態を示す拡大断面図である。また、図１８は、逆ボンディング方式の第１ボンド側において、ボール部をボンディングフィンガに接合した状態を示す拡大断面図である。また、図１９は、逆ボンディング方式の第２ボンド側において、ステッチ部をバンプ電極に接合した状態を示す拡大断面図である。
本工程では、図１４および図１５に示すように、配線基板２５のデバイス形成部２５ａに形成された複数のボンディングフィンガＢＦのうちの一部と、アナログチップＦＣの表面２ａに形成された複数のパッドＰＤとを、複数のワイヤＢＷａを介して、正ボンディング方式により、それぞれ電気的に接続する。また、本工程では、複数のボンディングフィンガＢＦのうちの他の一部と、コントローラチップＣＣの表面２ａに形成された複数のパッドＰＤ（詳しくはパッドＰＤ上に形成されたバンプ電極ＢＭＰ）とを、複数のワイヤＢＷｂを介して、逆ボンディング方式により、それぞれ電気的に接続する。
正ボンディング方式の場合、図１６に示すように、まず、第１ボンド側である半導体チップ２のパッドＰＤに、ボールボンディング方式により、ワイヤＢＷの一方の端部が接合される。ボールボンディング方式では、図１６に矢印ＣＰ１を付して示すようにワイヤＢＷの先端に形成された球形の金属塊であるボール部Ｂｎｄ１をパッドＰＤに接触させて、キャピラリＣＰで押圧することでパッドＰＤとボール部Ｂｎｄ１とが熱圧着される。この時、キャピラリＣＰから超音波を印加して、パッドＰＤとボール部Ｂｎｄ１との接合性を向上させる場合もある。ボール部Ｂｎｄ１は、キャピラリＣＰに保持されたワイヤＢＷの先端に、図示しない電気トーチから放電させることにより、球形に形成される。また、球形のボール部Ｂｎｄ１をパッドＰＤに押し付けると、キャピラリＣＰの先端部の形状に倣ってボール部Ｂｎｄ１が成形される。本実施の形態では、第１ボンド側の先端部分について、ボール部Ｂｎｄ１と呼ぶが、ボール部Ｂｎｄ１は上記のように形成されるので、被接続部に接続された状態では、ボール部Ｂｎｄ１の形状は、球形とは限らない。
次に、図１６に矢印ＣＰ２を付して示すように、キャピラリＣＰからワイヤＢＷを繰り出しながら、キャピラリＣＰは、第２ボンド側であるボンディングフィンガＢＦ１に向かって動作する。詳しくは、キャピラリＣＰは、矢印ＣＰ２の方向に動作する前に、パッドＰＤ上に動作（上昇動作）し、その後、ボンディングフィンガＢＦから離れる方向に向かって動作（リバース動作）する。キャピラリＣＰが上記した上昇動作とリバース動作を行うことにより、図１７に示すように、ワイヤＢＷの第１ボンド側の近傍に、折り曲げ加工を容易に施すことができる。
次に、図１７に示すように、ワイヤＢＷのボール部Ｂｎｄ１とは反対側の端部が、ボンディングフィンガＢＦの上面に、ステッチボンディング方式により接合される。ステッチボンディング方式では、図１７に矢印ＣＰ３を付して示すように、ワイヤＢＷの一部を第２ボンド側であるボンディングフィンガＢＦに接触させた後、キャピラリＣＰでワイヤＢＷをボンディングフィンガＢＦに押し付けながら、ボンディングフィンガＢＦの延在方向に沿って移動させる。キャピラリＣＰが上記のように動作することで、ワイヤＢＷの第２ボンド側の端部ではワイヤＢＷが押しつぶされて塑性変形し、ステッチ部Ｂｎｄ２が形成される。また、この時、ワイヤＢＷはステッチ部Ｂｎｄ２において切断され、キャピラリＣＰに保持されるワイヤＢＷとボンディングフィンガＢＦに接合されたワイヤＢＷとは分離される。
次に、図１７に矢印ＣＰ４を付して示すように、キャピラリは、ボンディングフィンガＢＦ上に向かって動作し、次のワイヤボンディング動作に移行する。以上の各工程により、正ボンディング方式による、ワイヤＢＷａが形成される。正ボンディング方式により形成されたワイヤＢＷａの第２ボンド側では、ボンディングフィンガＢＦ１の上面に対するワイヤＢＷａの傾斜角度θ１は、例えば２０度程度になっている。本実施の形態では、図１４に示す複数のワイヤＢＷのうち、下段側のアナログチップＦＣに接続されるワイヤＢＷは、全て、正ボンディング方式により形成される。
一方、逆ボンディング方式の場合、図１８に示すように、まず、第１ボンド側であるボンディングフィンガＢＦ２に、ボールボンディング方式により、ワイヤＢＷの一方の端部が接合される。ボールボンディング方式の詳細は、図１６を用いた上記ボールボンディング方式の説明において、被接続対象物であるパッドＰＤがボンディングフィンガＢＦに置き換わっている点を除き同様なので、重複する説明は省略する。
次に、図１８に矢印ＣＰ２を付して示すように、キャピラリＣＰからワイヤＢＷを繰り出しながら、キャピラリＣＰは、ボンディングフィンガＢＦの上方に向かって動作（上昇動作）する。逆ボンディング方式における上昇動作では、キャピラリＣＰの下端が、半導体チップ２の表面２ａの高さよりも高い位置に到達するまでキャピラリＣＰを上昇させる。したがって、正ボンディング方式において説明した上昇動作よりも、上昇量が大きくなる。本実施の形態では、少なくとも、図１５に示すアナログチップＦＣおよびコントローラチップＣＣの厚さの合計よりもキャピラリＣＰの上昇量の方が大きい。このように、第１ボンド側で正ボンディング方式よりも大きい上昇動作を行うことにより、図１９に示すボンディングフィンガＢＦ１の上面に対するワイヤＢＷｂの傾斜角度θ２は、図１７に示す傾斜角度θ１よりも大きく、例えば８０度〜９０度程度になる。
次に、図１８に矢印ＣＰ３を付して示すように、キャピラリＣＰからワイヤＢＷを繰り出しながら、キャピラリＣＰは、第２ボンド側である半導体チップ２のパッドＰＤに向かって動作する。詳しくは、キャピラリＣＰは、パッドＰＤから離れる方向に向かって動作（リバース動作）した後、矢印ＣＰ３の方向に動作する。キャピラリＣＰが上記したリバース動作を行うことにより、図１９に示すように、ワイヤＢＷの第１ボンド側上に、折り曲げ加工を容易に施すことができる。
次に、図１９に示すように、ワイヤＢＷｂのボール部Ｂｎｄ１とは反対側の端部が、パッドＰＤ上に形成されたバンプ電極ＢＭＰに、ステッチボンディング方式により接合される。ステッチボンディング方式では、図１９に矢印ＣＰ４を付して示すように、ワイヤＢＷｂの一部を第２ボンド側であるバンプ電極ＢＭＰに接触させた後、キャピラリＣＰでワイヤＢＷをバンプ電極ＢＭＰに押し付けながら、ワイヤＢＷの延在方向に沿って移動させる。キャピラリＣＰが上記のように動作することで、ワイヤＢＷの第２ボンド側の端部ではステッチ部Ｂｎｄ２が形成される。また、この時、ワイヤＢＷはステッチ部Ｂｎｄ２において切断され、キャピラリＣＰに保持されるワイヤＢＷとバンプ電極ＢＭＰに接合されたワイヤＢＷとは分離される。ただし、逆ボンディング方式の場合、半導体チップ２上にステッチ部Ｂｎｄ２が接合されるので、ステッチ部Ｂｎｄ２を形成する際に印加される外力の大きさは、半導体チップ２に形成された回路素子の損傷を抑制可能な範囲で設定される必要がある。
次に、図１９に矢印ＣＰ５を付して示すように、キャピラリは、パッドＰＤ上に上昇し、次のワイヤボンディング動作に移行する。以上の各工程により、逆ボンディング方式による、ワイヤＢＷｂが形成される。逆ボンディング方式により形成されたワイヤＢＷｂの第１ボンド側では、ボンディングフィンガＢＦ２の上面に対するワイヤＢＷｂの傾斜角度θ２は、例えば８０度〜９０度程度になっている。本実施の形態では、図１４に示す複数のワイヤＢＷのうち、上段側のコントローラチップＣＣに接続されるワイヤＢＷは、全て、逆ボンディング方式により形成される。
図７を用いて説明したように、本実施の形態では、相対的に内側（図１４に示す半導体チップ２側）に位置する、第１列目の配置列Ｂｄ１のボンディングフィンガＢＦ１には正ボンディング方式によりステッチ部Ｂｎｄ２が接続される。一方、第１列目よりも外側（図１４に示すデバイス形成部２５ａの周縁部側）に位置する第２列目の配置列Ｂｄ２のボンディングフィンガＢＦ２には、逆ボンディング方式により、ボール部Ｂｎｄ１が接続される。したがって、本工程においては、相対的に内側に配置される複数のボンディングフィンガＢＦ１のそれぞれにワイヤＢＷａを接続した後、外側に配置されるボンディングフィンガＢＦ２にワイヤＢＷｂを形成することが好ましい。
ただし、図８に示すように複数のボンディングフィンガＢＦが一列で配置されているボンディングフィンガ群の場合には、ワイヤＢＷａまたはワイヤＢＷｂのどちらを先に形成しても良い。
５．封止工程
次に、図９に示す封止工程では、図２０に示すように、半導体チップ２および複数のワイヤＢＷを樹脂で封止する。図２０は図１５に示す半導体チップおよび複数のワイヤを樹脂で封止した状態を示す拡大断面図である。
本工程では、図示しないキャビティを備えている成形金型内に、配線基板２５を配置して、配線基板２５の上面３ａ側を樹脂で封止した後、樹脂を硬化させて封止体４を形成する、所謂、トランスファモールド方式により封止体４を形成する。
また、図２０に示す例では、複数のデバイス形成部２５ａを成形金型の一つのキャビティで一括して覆って樹脂封止する、所謂ＭＡＰ（Mold Allay Process）と呼ばれる方式を適用して封止体４を形成する例を示している。ＭＡＰ方式の場合、複数のデバイス形成部２５ａを覆うように一体化された封止体４を形成するので、ダイシング部２５ｃ上も、封止体４で覆われる。
６．半田材形成工程
次に、図９に示す半田材形成工程では、図２１に示すように、ランドＬＤのそれぞれの露出面を覆うように、半田材７を形成する。図２１は、図２０に示す複数のランドのそれぞれの露出面に半田を形成した状態を示す拡大断面図である。
本工程では、配線基板２５の下面３ｂ側において露出する複数のランドＬＤのそれぞれの露出面に、半田材７を形成する。図２１に示すようにボール形状の半田材７を形成する場合、配線基板２５の上下を反転し、下面３ｂが上方を向くように配置した状態で、ランドＬＤ上に球形の半田を配置する。次に球形の半田を加熱溶融させた後、冷却すれば、複数の半田材７は、それぞれランドＬＤの露出面に接合される。このように半田を加熱溶融させた後、冷却する処理をリフロー処理と呼ぶ。
また、本実施の形態では、一例としてボール形状の半田材７を形成する実施態様を示しているが、半導体装置の外部端子の態様には種々の変形例がある。例えば、めっき法により、あるいは、ペースト状の半田を塗布した後、リフロー処理を施すことにより、図２１に示す半田材７よりも薄い半田材を形成することができる。また、例えば、半田材７を形成しない変形例の場合には、本工程を省略することができる。
７．個片化工程
次に、図９に示す個片化工程では、図２２に示すように、配線基板２５のデバイス形成部２５ａ毎に分割し、複数の半導体装置１を取得する図２２は、図２１に示す配線基板をダイシングブレードで切断した状態を示す拡大断面図である。
本工程では、図２２に示すように、ダイシングブレード（回転刃）ＤＢＬをダイシング部（ダイシングライン）２５ｃに沿って走らせて、配線基板２５、および封止体４を切断（分割）し、配線基板２５はデバイス形成部２５ａ毎に個片化される。これにより、複数のデバイス形成部２５ａは、それぞれ隣のデバイス形成部２５ａ、および枠部２５ｂから切り離されて、複数の半導体装置１が取得される。なお、詳しくは、本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１〜図８を用いて説明した、完成品の半導体装置１となる。そして、半導体装置１は出荷され、あるいは図示しない実装基板に実装される。
＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
図７に示す例では、複数のボンディングフィンガＢＦのうち、ボールボンディング方式用のボンディングフィンガＢＦ２は、平面形状が円形である。ボンディングフィンガＢＦ２の平面形状を円形にすれば、ボール部Ｂｎｄ１との密着面積を最大化し、かつ、ボンディングフィンガＢＦ２の占有面積を最小化することができる。しかし、ボンディングフィンガＢＦ２の平面形状は、例えば四角形や五角形の多角形等、種々の変形例がある。図２３に示す変形例の半導体装置１Ａが有するボンディングフィンガＢＦ２は、平面形状が円形を成す円形部Ｆｐ１と、円形部Ｆｐ１に連結され、ワイヤＢＷの延在方向に沿って延びる延在部Ｆｐ２と、を有している。図２３は、図７に対する変形例を示す拡大平面図である。
図２３に示す半導体装置１Ａが有するボンディングフィンガＢＦ２の円形部Ｆｐ１は、図７に示す半導体装置１が有するボンディングフィンガＢＦ２に対応している。すなわち、図２３に示す円形部Ｆｐ１は、複数のボンディングフィンガＢＦ１が配置される配置列Ｂｄ１上とは異なる位置（図２３では配置列Ｂｄ２）に設けられている。また、円形部Ｆｐ１の幅Ｗ２はボンディングフィンガＢＦ１の幅Ｗ１よりも大きく、例えば設計寸法が８０μｍ程度である。したがって、円形部Ｆｐ１の中央にボール部Ｂｎｄ１を接続すれば、ボール部Ｂｎｄ１と円形部Ｆｐ１との密着面積を最大化できる。
図２３に示す半導体装置１Ａが有するボンディングフィンガＢＦ２の延在部Ｆｐ２の形状およびレイアウトは、ボンディングフィンガＢＦ２の隣に配置されるボンディングフィンガＢＦ１に対応している。すなわち、図２３に示す延在部Ｆｐ２は、複数のボンディングフィンガＢＦ１が配置される配置列Ｂｄ１上に設けられている。また、延在部Ｆｐ２の幅（延在方向に対して直交する方向の長さ）Ｗ４は、ボンディングフィンガＢＦ１の幅Ｗ１と同じ設計寸法で形成されている。また、延在部Ｆｐ２の延在方向の長さＬ３は、ボンディングフィンガＢＦ１の延在方向の長さＬ１よりも長い。
つまり、図２３に示す半導体装置１Ａが有するボンディングフィンガＢＦ２は、図７に示す半導体装置１が有するボンディングフィンガＢＦ２に対応する円形部Ｆｐ１と、ボンディングフィンガＢＦ１に対応する延在部Ｆｐ２とが一体に形成された形状である。本変形例の場合、ボンディングフィンガＢＦ２に対して、逆ボンディング方式でワイヤＢＷを接続する場合には円形部Ｆｐ１にワイヤＢＷのボール部Ｂｎｄ１を接続し、正ボンディング方式でワイヤＢＷを接続する場合には延在部Ｆｐ２にワイヤＢＷのステッチ部Ｂｎｄ２を接続することができる。つまり、配線基板３の汎用性を向上させることができる。
また、図示は省略するが、図２３に対する更なる変形例は、円形部Ｆｐ１には、ワイヤＢＷｂのボール部Ｂｎｄ１が接続され、かつ、延在部Ｆｐ２には、ワイヤＢＷａのステッチ部Ｂｎｄ２が接続された実施態様にすることができる。この場合、例えば図４に示す上段側のコントローラチップＣＣと下段側のアナログチップＦＣの間の伝送距離を低減できるので、電気的特性が向上する。
ただし、図２３に示す変形例の場合、隣り合うボンディングフィンガＢＦ１の間にボンディングフィンガＢＦ２の延在部を配置するスペースが必要になるので、図２３に示すＹ方向におけるパッケージの長さを短くする観点からは、図７に示す実施態様の方がより好ましい。
（変形例２）
また、例えば、一つのパッケージ内に正ボンディング方式により形成されるワイヤＢＷａと逆ボンディング方式により形成されるワイヤＢＷｂが混在する例として、複数の半導体チップ２が積層されている実施態様について説明した。しかし、パッケージ内に配置される半導体チップ２が一つのみの場合であっても、一つのパッケージ内に正ボンディング方式により形成されるワイヤＢＷａと逆ボンディング方式により形成されるワイヤＢＷｂが混在させる場合がある。図２４は、図３に示す半導体装置に対する変形例において、半導体チップが有する複数のパッドと配線基板の複数のボンディングフィンガの接続関係を模式的に示す拡大平面図である。また、図２５は、図２４に対する変形例を示す拡大平面図である。また、図２６は、図２４に対する他の変形例を示す拡大平面図である。
図２４に示す半導体装置１Ｂ、図２５に示す半導体装置１Ｃおよび、図２６に示す半導体装置１Ｄは、いずれも一つのパッケージ内に一つの半導体チップ２が内蔵されており、かつ、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとを有している点で共通する。
まず、図２４に示す半導体装置１Ｂは半導体チップ２のパッドＰＤが複数列で配置されている点で、上記実施の形態とは相違する。詳しくは、図２４に示す半導体チップ２は、辺Ｓ１に沿って配置される複数のパッドＰＤを有している。また複数のパッドＰＤには、相対的に側面２ｃ（言い換えれば辺Ｓ１）に近い位置に設けられたパッドＰＤ１と、側面２ｃ（言い換えれば辺Ｓ１）までの距離がパッドＰＤ１よりも大きい位置に設けられたパッドＰＤ２と、が含まれる。
パッドＰＤ２のように半導体チップ２の側面２ｃまでの距離が長いパッドＰＤにワイヤＢＷを接続する場合、正ボンディング方式を適用すると、半導体チップ２の周縁部にワイヤＢＷが接触する懸念が生じる。言い換えれば、半導体チップ２の周縁部とワイヤＢＷとが接触することを防止するためには、正ボンディング方式で形成されるループ形状を大きくする必要があるので、パッケージの厚さおよび平面サイズが大きくなってしまう。ここで、逆ボンディング方式の場合、正ボンディング方式よりも半導体チップ２の周縁部にワイヤＢＷが接触し難いという利点がある。したがって、半導体チップ２の周縁部にワイヤＢＷが接触する懸念がある場合には、逆ボンディング方式を採用することが好ましい。例えば、平面視において、ワイヤＢＷの全長のうち、１／４以上の長さの部分が半導体チップ２と厚さ方向に重なる場合には、逆ボンディング方式を適用することが好ましい。一方、正ボンディング方式は、逆ボンディング方式よりも作業効率が良いので、ワイヤＢＷと半導体チップ２が接触する蓋然性が低いパッドＰＤ１は、正ボンディング方式で接続することが好ましい。また、正ボンディング方式の場合、逆ボンディング方式の場合よりもボンディングフィンガＢＦの幅を狭くすることができるので、ボンディングフィンガＢＦの配置密度を向上させる観点からは、正ボンディング方式の方が有利である。
したがって、複数の半導体チップ２が積層されない実施態様であっても、半導体チップ２に接続される複数のワイヤＢＷに、正ボンディング方式で接続されるワイヤＢＷａ、および逆ボンディング方式で接続されるワイヤＢＷｂが含まれる場合には、上記実施の形態で説明した技術を適用することが好ましい。
次に、図２５に示す半導体装置１Ｃは、平面視において、ワイヤＢＷｂが、他の信号用（あるいは電位供給用）の配線３ｒを開口部ＳＲｐと重なる位置で跨ぐように設けられている点で図２４に示す半導体装置１Ｂとは相違する。図２５に示す他の信号用の配線３ｒには、ワイヤＢＷｂに流れる電流とは異なる電流が流れる。ボンディングフィンガＢＦの数を増加させる場合、ボンディングフィンガＢＦに接続される配線３ｒのレイアウトも複雑化する傾向がある。このため、配線３ｒのレイアウトによっては、図２５に示すように、他の信号用の配線３ｒを跨ぐようにワイヤＢＷが設けられる場合がある。また、上記したように、一つの開口部ＳＲｐ内に複数のボンディングフィンガＢＦを設けることで、ボンディングフィンガＢＦの配置密度を向上させることができるので、図２５に示すように、他の信号用の配線３ｒを開口部ＳＲｐと重なる位置でワイヤＢＷが跨ぐように配置される場合がある。この場合、配線３ｒを跨ぐワイヤＢＷを正ボンディング方式で接続すると、配線３ｒとワイヤＢＷとが接触する懸念がある。したがって、図２５に示すように、他の信号用の配線３ｒを跨ぐワイヤＢＷは逆ボンディング方式で接続することが好ましい。
このため、半導体装置１Ｃが有する複数のワイヤＢＷには、正ボンディング方式で接続されるワイヤＢＷａ、および逆ボンディング方式で接続されるワイヤＢＷｂが含まれる。したがって半導体装置１Ｃの場合にも、上記実施の形態で説明した技術を適用することが好ましい。
次に、図２６に示す半導体装置１Ｄは、平面視において、ワイヤＢＷｂが、他のワイヤＢＷａを跨ぐように設けられている点で図２４に示す半導体装置１Ｂとは相違する。半導体チップ２の高機能化に伴い、回路が複雑化すると、図２６に示すように、平面視において一部のワイヤＢＷが他のワイヤＢＷと交差する場合もある。この場合、一方のワイヤＢＷを逆ボンディング方式で接続することにより、ワイヤＢＷ同士の接触を抑制することができる。
このため、半導体装置１Ｄが有する複数のワイヤＢＷには、正ボンディング方式で接続されるワイヤＢＷａ、および逆ボンディング方式で接続されるワイヤＢＷｂが含まれる。したがって半導体装置１Ｄの場合にも、上記実施の形態で説明した技術を適用することが好ましい。
（変形例３）
また例えば、上記実施の形態では、半導体チップ２の四辺に沿って配置される複数のボンディングフィンガ群のうちの一部のボンディングフィンガ群において、ボンディングフィンガＢＦの配置密度が大きくなる実施態様について説明した。しかし、変形例としては、例えば、半導体チップ２の四辺に沿って配置されるボンディングフィンガ群のそれぞれについて、ボンディングフィンガＢＦの配置密度が高い場合にも適用できる。複数のボンディングフィンガ群において、ボンディングフィンガＢＦの配置密度が高く、かつ、正ボンディング方式のワイヤＢＷａと逆ボンディング方式のワイヤＢＷｂとが混在する場合には、複数のボンディングフィンガ群のそれぞれについて上記実施の形態で説明した技術を適用することが好ましい。
（変形例４）
また例えば、上記実施の形態では、図７に示すように、一つのボンディングフィンガ群に、複数のボンディングフィンガＢＦ１および複数のボンディングフィンガＢＦ２を設けた実施態様について説明したが、逆ボンディング方式で接続されるボンディングフィンガＢＦ２が一つの場合でも適用できる。
（変形例５）
また例えば、上記実施の形態では、半導体チップ２までの距離が相対的に近い、第１列目の配置列Ｂｄ１にボンディングフィンガＢＦ１を配置し、半導体チップ２までの距離が配置列Ｂｄ１よりも遠い第２列目の配置列Ｂｄ２にボンディングフィンガＢＦ２を配置している。しかし、変形例としては、逆ボンディング用のボンディングフィンガＢＦ２をボンディングフィンガＢＦ１よりも半導体チップ２に近い位置に配置することもできる。逆ボンディング方式の場合、ワイヤＢＷの一部は、ボンディングフィンガＢＦ上に延びるように形成されるので、正ボンディング方式の場合と比較して、ボンディングフィンガＢＦの位置を半導体チップ２に近づけることができる。したがって、逆ボンディング用のボンディングフィンガＢＦ２を半導体チップ２に近づければ、ボンディングフィンガＢＦ２とボンディングフィンガＢＦ１の離間距離を大きくすることができる。この結果、ボンディングフィンガＢＦ１に接続されるワイヤＢＷａが逆ボンディング用のボンディングフィンガＢＦ２に接触することを抑制できる。また、ボンディングフィンガＢＦ２を半導体チップ２に近づけることにより、ボンディングフィンガＢＦ１から半導体チップ２までの距離が増大することを抑制できるので、平面サイズの増大も抑制できる。
（変形例６）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
２ 半導体チップ
２ａ 表面（主面、上面）
２ｂ 裏面（主面、下面）
２ｃ 側面
３ 配線基板
３ａ 上面（チップ搭載面）
３ｂ 下面（実装面）
３ｃ 側面
３ｅ 絶縁層（コア絶縁層）
３ｈ ソルダレジスト膜（絶縁膜）
３ｐ 給電線
３ｒ 配線
４ 封止体（樹脂体）
４ａ 上面
４ｂ 下面
４ｃ 側面
５、６ ダイボンド材（接着材）
７ 半田材
２５ 配線基板
２５ａ デバイス形成部
２５ｂ 枠部
２５ｃ ダイシング部（ダイシングライン）
Ｂｄ１ 配置列（第１列目の配置列）
Ｂｄ２ 配置列（第２列目の配置列）
ＢＦ ボンディングフィンガ（端子、チップ搭載面側端子、ボンディングリード）
ＢＦ１ ボンディングフィンガ（ステッチボンディング用のボンディングフィンガ、正ボンディング方式用のボンディングフィンガ）
ＢＦ２ ボンディングフィンガ（ボールボンディング用のボンディングフィンガ、逆ボンディング方式用のボンディングフィンガ）
ＢＭＰ バンプ電極（突起電極、導電性部材）
Ｂｎｄ１ ボール部
Ｂｎｄ２ ステッチ部
ＢＷ ワイヤ（導電性部材）
ＢＷａ ワイヤ（正ボンディング方式のワイヤ）
ＢＷｂ ワイヤ（逆ボンディング方式のワイヤ）
ＣＣ コントローラチップ（半導体チップ）
ＣＰ キャピラリ
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５ 矢印
ＤＢＬ ダイシングブレード（回転刃）
ＦＣ アナログチップ（半導体チップ）
Ｆｐ１ 円形部（部分）
Ｆｐ２ 延在部（部分）
Ｌ１、Ｌ２、Ｌ３ 延在方向の長さ
ＬＤ ランド（外部端子、電極パッド、外部電極パッド）
ＰＤ、ＰＤ１、ＰＤ２ 複数のパッド（端子、電極、電極パッド、ボンディングパッド）
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 辺
ＳＲ ソルダレジスト膜（絶縁膜）
ＳＲｐ 開口部
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗｂｔ、Ｗｔｐ 幅

Claims (19)

  1. チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記チップ搭載面とは反対側の実装面を有する配線基板と、
    第１主面、前記第１主面上に形成された複数の第１電極、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記配線基板の前記チップ搭載面と対向するように、前記チップ搭載面上に搭載された第１半導体チップと、
    ボール部およびステッチ部をそれぞれ有し、前記複数の端子にそれぞれ接続された複数のワイヤと、
    を含み、
    前記複数のワイヤは、前記複数の端子側に前記ステッチ部が接続された複数の第１ワイヤと、前記複数の端子側に前記ボール部が接続された第２ワイヤと、を有し、
    前記複数の端子は、前記複数の第１ワイヤの前記ステッチ部がそれぞれ接続された複数の第１端子と、前記第２ワイヤの前記ボール部が接続された第２端子と、を有し、
    平面視において、前記第２端子は、前記複数の第１端子の配置列上とは異なる位置に配置されており、
    平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きい、半導体装置。
  2. 請求項１において、
    平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置。
  3. 請求項１において、
    平面視において、前記第２ワイヤの前記ボール部の幅は、前記第１ワイヤの前記ステッチ部の幅よりも大きい、半導体装置。
  4. 請求項１において、
    前記第１半導体チップの前記第１主面上には、
    前記第１半導体チップの前記第１主面と対向する第２裏面、前記第２裏面とは反対側の第２主面、および前記第２主面上に形成された第２電極、を有する第２半導体チップが搭載され、
    前記複数の第１ワイヤの前記ボール部のそれぞれは、前記第１半導体チップの前記複数の第１電極に接続され、
    前記第２ワイヤの前記ステッチ部は、前記第２半導体チップの前記第２電極に接続されている、半導体装置。
  5. 請求項１において、
    前記第２端子の平面形状は円形である、半導体装置。
  6. 請求項１において、
    前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置。
  7. 請求項１において、
    前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
    前記複数の第２電極と前記第１辺の離間距離は、前記複数の第１電極のそれぞれと前記第１辺の離間距離よりも大きく、
    前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
    前記第２ワイヤの前記ステッチ部は、前記第２電極に接続されている、半導体装置。
  8. 請求項１において、
    前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
    前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
    前記第２ワイヤの前記ステッチ部は、前記第２電極に接続され、
    前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出しており、
    前記開口部には、前記第２ワイヤに流れる電流とは異なる電流が流れる第１配線が配置されており、
    平面視において、前記第２ワイヤは前記開口部と厚さ方向に重なる位置で、前記第１配線を跨ぐように設けられている、半導体装置。
  9. 請求項１において、
    前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
    前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
    前記第２ワイヤの前記ステッチ部は、前記第２電極に接続され、
    前記第２ワイヤは、前記複数の第１ワイヤのうちの一部を跨ぐように設けられている、半導体装置。
  10. 請求項１において、
    平面視において、前記複数の第１端子のそれぞれの延在方向における長さは、前記複数の第１端子のそれぞれの幅よりも大きい、半導体装置。
  11. 請求項１において、
    前記第２端子は、平面形状が円形であり、前記第２ワイヤの前記ボール部が接続される第１部分と、前記第１部分に連結され、前記第２ワイヤの延在方向に沿って延びる第２部分と、を有し、
    前記第２端子の前記第２部分は、前記複数の第１端子の配置列上に設けられている、半導体装置。
  12. 請求項１において、
    平面視において、前記複数の第１端子のそれぞれは前記第２端子よりも前記第１半導体チップに近い位置に形成されている、半導体装置。
  13. （ａ）チップ搭載面、および前記チップ搭載面に形成された複数の端子を有する配線基板を準備する工程、
    （ｂ）主面、前記主面上に形成された複数の電極、および前記主面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記裏面が前記配線基板の前記チップ搭載面と対向するように、前記配線基板の前記チップ搭載面上に搭載する工程、
    （ｃ）前記（ｂ）工程の後、前記配線基板の複数の端子と、前記半導体チップの複数の電極とを複数のワイヤを介して、それぞれ電気的に接続する工程、
    を含み、
    前記複数の端子は、第１配置列上に配列される複数の第１端子と、前記第１配置列上とは異なる位置に配置される第２端子と、を有し
    平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きく、
    前記複数のワイヤは、前記複数の第１端子に接続される複数の第１ワイヤと、前記第２端子に接続される第２ワイヤと、を有し、
    前記（ｃ）工程には、
    前記複数の第１ワイヤのそれぞれの一端部に形成されたボール部を前記複数の電極に接続した後、前記複数の第１ワイヤの他端部を前記複数の第１端子にそれぞれ接続し、ステッチ部を形成する第１ボンディング工程と、
    前記第２ワイヤの一端部に形成されたボール部を前記第２端子に接続した後、前記第２ワイヤの他端部を前記複数の電極のうちの一部に接続する第２ボンディング工程と、
    が含まれている、半導体装置の製造方法。
  14. 請求項１３において、
    平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置の製造方法。
  15. 請求項１３において、
    前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置の製造方法。
  16. （ａ）チップ搭載面、および前記チップ搭載面に形成された複数の端子を有する配線基板を準備する工程、
    （ｂ）第１主面、前記第１主面上に形成された複数の第１電極、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記配線基板の前記チップ搭載面と対向するように、前記配線基板の前記チップ搭載面上に搭載する工程、
    （ｃ）前記（ｂ）工程の後、第２主面、前記第２主面上に形成された第２電極、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１主面と対向するように、前記第１半導体チップの前記第１主面上に搭載する工程、
    （ｄ）前記（ｃ）工程の後、前記配線基板の複数の端子と、前記第１半導体チップの複数の第１電極および前記第２半導体チップの前記第２電極とを複数のワイヤを介して、それぞれ電気的に接続する工程、
    を含み、
    前記複数の端子は、第１配置列上に配列される複数の第１端子と、前記第１配置列上とは異なる位置に配置される第２端子と、を有し
    平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きく、
    前記複数のワイヤは、前記複数の第１端子に接続される複数の第１ワイヤと、前記第２端子に接続される第２ワイヤと、を有し、
    前記（ｃ）工程には、
    前記複数の第１ワイヤのそれぞれの一端部に形成されたボール部を前記複数の第１電極に接続した後、前記複数の第１ワイヤの他端部を前記複数の第１端子にそれぞれ接続し、ステッチ部を形成する第１ボンディング工程と、
    前記第２ワイヤの一端部に形成されたボール部を前記第２端子に接続した後、前記第２ワイヤの他端部を前記第２電極に接続する第２ボンディング工程と、
    が含まれている、半導体装置の製造方法。
  17. 請求項１６において、
    平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置の製造方法。
  18. 請求項１６において、
    前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置の製造方法。
  19. 請求項１６において、
    平面視において、前記第２端子は、前記第１配置列よりも前記第１半導体チップからの距離が遠くなる位置に形成されており、
    前記（ｄ）工程では、前記第２ボンディング工程は、前記第１ボンディング工程の後で実施される、半導体装置の製造方法。
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