KR20210090521A - 본딩 와이어 분지 구조를 포함한 반도체 패키지 - Google Patents

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KR20210090521A
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wire
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die
interpose
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Abstract

반도체 패키지는, 패키지 기판, 다이 스택, 인터페이스칩, 및 본딩 와이어 구조를 포함한다. 본딩 와이어 구조는, 다이 스택의 제1서브스택부에 속하는 제1신호다이패드들을 서로 연결하는 제1신호와이어와, 제1신호와이어를 인터페이스칩에 연결시키도록 연장된 제1신호연장와이어와, 제1서브스택부에 속하는 제2신호다이패드들을 서로 연결하는 제2신호와이어와, 제2신호와이어를 인터페이스칩에 연결시키도록 연장된 제2신호연장와이어와, 제1, 및 제2서브스택부들의 인터포즈패드들을 서로 연결하고, 인터페이스칩에 전기적으로 접속시키는 인터포즈와이어, 및 인터포즈와이어로부터 분지되고, 제1신호연장와이어, 및 제2신호연장와이어의 사이에 위치하면서 제1, 및 제2신호연장와이어들과 나란히 연장되는 차폐와이어를 포함한다. 차폐와이어는 제1, 및 제2신호연장와이어들 간의 전자기 간섭을 차폐한다.

Description

본딩 와이어 분지 구조를 포함한 반도체 패키지{Semiconductor package including bonding wire branch structure}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 본딩 와이어 분지 구조를 포함한 반도체 패키지에 관한 것이다.
고집적, 및 고용량의 반도체 패키지 제품이 요구되고 있다. 하나의 반도체 패키지 내에 복수의 반도체 다이(semiconductor die)들을 내장하려는 시도들이 제기되고 있다. 반도체 다이들이 스택되는 단수를 높여, 고용량의 반도체 패키지 제품을 구현하고자 하는 시도들이 이루어지고 있다. 스택된 반도체 다이들을 본딩 와이어(bonding wire)로 서로 연결하거나, 반도체 다이들을 패키지 기판에 본딩 와이어로 연결하여, 전기적 연결 구조를 구현하고 있다. 반도체 다이들이 스택되는 단수가 증가하며, 이들을 연결하는 본딩 와이어들의 길이 또한 증가되고 있다. 본딩 와이어들의 길이가 길어지면서, 본딩 와이어들을 통해 전달되는 데이터 신호(data signal)들의 전기적 특성이 저하될 수 있다.
본 출원은 본딩 와이어 분지 구조를 적용한 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상단의 제1서브스택부, 및 하단의 제2서브스택부를 포함하여 이루어지고, 상기 반도체 다이들은 각각 제1신호다이패드, 인터포즈다이패드, 및 제2신호다이패드를 포함한 다이 스택; 상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치된 인터페이스칩; 상기 제1서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하는 제1신호와이어; 상기 제1신호와이어를 상기 인터페이스칩에 연결시키도록 연장된 제1신호연장와이어; 상기 제1서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하는 제2신호와이어; 상기 제2신호와이어를 상기 인터페이스칩에 연결시키도록 연장된 제2신호연장와이어; 상기 제1, 및 제2서브스택부들의 상기 인터포즈패드들을 서로 연결하고, 상기 인터페이스칩에 전기적으로 접속시키는 인터포즈와이어; 및 상기 인터포즈와이어로부터 분지되고, 상기 제1신호연장와이어, 및 상기 제2신호연장와이어의 사이에 위치하면서 상기 제1, 및 제2신호연장와이어들과 나란히 연장되어, 상기 제1, 및 제2신호연장와이어들 간의 전자기 간섭을 차폐하는 차폐와이어;를 포함한 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 패키지 기판; 상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상단의 제1서브스택부, 및 하단의 제2서브스택부를 포함하여 이루어지고, 상기 반도체 다이는 제1신호다이패드, 인터포즈다이패드, 및 제2신호다이패드를 포함한 다이 스택; 상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치되고, 상면에 제1신호칩패드, 차폐칩패드, 및 제2신호칩패드를 포함하는 제1열의 칩패드들, 및 제3신호칩패드, 인터포즈칩패드, 및 제4신호칩패드를 포함하는 제2열의 칩패드들을 포함한 인터페이스칩; 상기 제1서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하는 제1신호와이어; 상기 제1신호와이어를 상기 제1신호칩패드에 연결시키도록 연장된 제1신호연장와이어; 상기 제1서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하는 제2신호와이어; 상기 제2신호와이어를 상기 제2신호칩패드에 연결시키도록 연장된 제2신호연장와이어; 상기 제1, 및 제2서브스택부들의 상기 인터포즈패드들을 서로 연결하고, 상기 인터포즈칩패드에 전기적으로 접속시키는 인터포즈와이어; 상기 제2서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하고 상기 제3신호칩패드에 접속하는 제3신호와이어; 상기 제2서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하고 상기 제4신호칩패드에 접속하는 제4신호와이어; 및 상기 인터포즈와이어로부터 분지되고, 상기 제1신호연장와이어, 및 상기 제2신호연장와이어의 사이에 위치하면서 상기 제1, 및 제2신호연장와이어들과 나란히 연장되어 상기 차폐칩패드에 접속하고, 상기 제1, 및 제2신호연장와이어들 간의 전자기 간섭을 차폐하는 차폐와이어;를 포함한 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 패키지 기판; 상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상기 반도체 다이는 다이패드를 포함하는 다이 스택; 상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치되고, 제1칩패드, 및 제2칩패드를 포함하는 인터페이스칩; 상기 반도체 다이들의 상기 다이패드들을 서로 연결하고, 상기 인터페이스칩의 상기 제1칩패드에 전기적으로 접속시키는 제1본딩와이어; 및 상기 제1본딩와이어로부터 분지되고, 상기 인터페이스칩의 상기 제2칩패드에 접속되는 제2본딩와이어;를 포함한다.
상기 제1본딩와이어는 상기 제2본딩와이어가 상기 제1본딩와이어로부터 분지된 위치에 위치하는 상기 다이패드에 제1볼단부가 본딩된 제1서브와이어; 및 상기 제1볼단부에 스티치단부가 수직하게 본딩된 제2서브와이어;를 포함한다.
상기 제2본딩와이어는 상기 스티치단부에 수직하게 본딩된 제2볼단부를 포함한다.
본 출원의 실시예들에 따르면, 본딩 와이어 분지 구조를 적용한 반도체 패키지를 제시할 수 있다.
도 1, 및 도 2는 일 예에 따른 반도체 패키지를 보여주는 개략적인 평면도, 및 단면도이다.
도 3은 도 1의 반도체 패키지에 형성된 본딩 와이어 구조를 보여주는 개략적인 평면도이다.
도 4는 도 3의 신호연장와이어의 연장 방향을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 5는 도 3의 차폐와이어의 연장 방향을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 6은 도 3의 차폐와이어들의 배치 형상을 보여주는 개략적인 평면도이다.
도 7은 도 3의 분지 지점(A)에서의 와이어들의 본딩 구조를 보여주는 개략적인 도면이다.
도 8은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 9는 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1, 및 도 2는 일 예에 따른 반도체 패키지(10)를 보여주는 개략적인 평면도, 및 단면도이다.
도 1, 및 도 2를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 다이 스택(dies stack: 200S), 및 인터페이스칩(interface chip: 300)을 포함하여 구성될 수 있다. 패키지 기판(100)은 반도체 다이(200)들, 및 인터페이스 칩(300)이 배치되는 베이스(base) 부재로 제공될 수 있다. 패키지 기판(100)은 다층의 금속 배선들(multiple layers of metallization)과 복수의 유전물질의 층들을 포함하는 부재로 구성될 수 있다. 패키지 기판(100)은 반도체 패키지(10)를 다른 전자 장치들에 전기적으로 연결시키는 연결 부재로 도입될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 도입될 수 있다.
복수의 반도체 다이(200)들이 패키지 기판(100) 상에 순차적으로 적층되어 다이 스택(200S)을 구성할 수 있다. 다이 스택(200S)은 스택 상단의 제1서브스택부(sub-stack part: 200U)와, 스택 하단의 제2서브스택부(200L)을 포함할 수 있다. 예컨대, 다이 스택(200S)이 8개의 반도체 다이(200)들이 수직하게 적층되어 이루어질 때, 하단에 위치하는 4개의 반도체 다이(200)들의 적층 구조를 제2서브스택부(200L)로 설정하고, 상단에 위치하는 다른 4개의 반도체 다이(200)들의 적층 구조를 제1서브스택부(200U)로 설정할 수 있다.
반도체 다이(200)들은 서로 실질적으로 동일한 형태를 가지고, 실질적으로 동일한 기능을 하는 다이들일 수 있다. 반도체 다이(200)는 실리콘(Si) 기판에 메모리(memory) 소자와 같은 집적회로 소자가 집적된 다이로 구성될 수 있다. 반도체 다이(200)는 플래시(FLASH) 메모리 소자가 집적된 메모리 다이일 수 있다.
반도체 다이(200)들은 서로 오프셋(offset) 적층될 수 있다. 반도체 다이(200)들은 계단 형상을 이루며 서로 수직하게 적층될 수 있다. 복수 개의 다이패드(die pad: 210)들이 개개의 반도체 다이(200)에 접속 단자로서 구비될 수 있다. 반도체 다이(200)들이 오프셋 적층되면서, 다이패드(210)들이 적층된 반도체 다이(200)에 가려지지 않고 드러날 수 있다. 드러난 다이패드(210)들에 본딩 와이어들이 와이어 본딩될 수 있다.
다이패드(210)들은 제1신호다이패드(die pad for signal: 211), 제1인터포즈다이패드(interpose die pad: 212), 제2신호다이패드(213), 제2인터포즈다이패드(214), 및 제3신호다이패드(215)들로서 반도체 다이(200)에 배치될 수 있다. 제1신호다이패드(211), 제2신호다이패드(213), 및 제3신호다이패드(215)들은 반도체 다이(200)에 데이터 신호(data signal)를 전달하는 신호 단자(signal terminal)로 배치될 수 있다.
제1, 및 제2인터포즈다이패드들(212, 214)은 반도체 다이(200)에 전원을 인가하는 전원 단자(power terminal)로 배치될 수 있다. 일 예에서, 제1, 및 제2인터포즈다이패드들(212, 214)은 반도체 다이(200)를 접지시키는 접지 단자(ground terminal)로 배치될 수 있다. 일 예에서, 제1인터포즈다이패드(212)는 반도체 다이(200)에 전원을 공급하는 전원 단자로 배치되고, 제2인터포즈다이패드(214)는 반도체 다이(200)를 접지하는 접지 단자로 배치될 수 있다.
복수 개의 다이패드(210)들이 반도체 다이(200)에 하나의 열을 이루도록 순차적으로 배치될 수 있다. 하나의 반도체 다이(200)에서, 다이패드(210)들은 제1신호다이패드(211), 제1인터포즈다이패드(212), 제2신호다이패드(213), 제2인터포즈다이패드(214), 및 제3신호다이패드(215)의 순서로 순차적으로 배치될 수 있다. 제1인터포즈다이패드(212)는 제1신호다이패드(211)와 제2신호다이패드(213) 사이에 배치될 수 있다. 제2인터포즈다이패드(214)는 제2신호다이패드(213)와 제3신호다이패드(215) 사이에 배치될 수 있다.
서로 다른 반도체 다이(200)들에 각각 속하는 복수 개의 다이패드(210)들이, 반도체 다이(200)들이 적층된 방향을 따라 하나의 열을 이루도록 순차적으로 배치될 수 있다. 반도체 다이(200)들이 수직하게 적층된 방향을 따라, 개개의 제1신호다이패드(211)들이 하나의 열을 이루며 정렬될 수 있다. 다이 스택(200S)에서, 적층된 반도체 다이(200)들의 제1인터포즈다이패드(212)들 또한 하나의 열을 이루며 서로 정렬될 수 있다.
도 1, 및 도 2를 참조하면, 인터페이스칩(300)은 패키지 기판(100) 상에 다이 스택(200S)과 일정 간격 이격된 위치에 배치될 수 있다. 인터페이스칩(300)은 상면(top surface: 300T)에 복수 개의 접속 단자인 칩패드(chip pad: 310, 320, 330)들을 구비할 수 있다. 인터페이스칩(300)은 제1에지(edge: 301)와 제2에지(302)를 포함하고, 상면(300T)은 제1에지(301)와 제2에지(302) 사이의 표면으로 설정될 수 있다. 제1에지(301)는 제2에지(302) 보다 다이 스택(200S)에 더 가까이 위치하는 에지일 수 있다. 제1에지(301)는 다이 스택(200S)을 마주보는 에지이고, 제2에지(302)는 제1에지(301)에 반대되는 측에 위치하는 에지일 수 있다.
인터페이스칩(300)은 상면(300T)에 제1열의 칩패드(310)들과, 제2열의 칩패드(320)들, 및 제3열의 칩 패드(330)들을 포함할 수 있다. 제1열의 칩패드(310)들은 제1에지(301)과 제2에지(302) 사이에 배치될 수 있다. 제2열의 칩패드(320)들은 제1열의 칩패드(310)들과 제1에지(301) 사이에 배치되고, 제3열의 칩패드(330)들은 제1열의 칩패드(310)들과 제2에지(301) 사이에 배치될 수 있다. 제2열의 칩패드(320)들은 제1열의 칩패드(310)들보다 제1에지(301)에 더 가까이 위치하고, 제1에지(301)가 연장되는 방향을 따라 열을 이루며 배치될 수 있다. 제3열의 칩패드(330)들은 제1열의 칩패드(310)들보다 제2에지(302)에 더 가까이 위치하고, 제2에지(302)가 연장되는 방향을 따라 열을 이루며 배치될 수 있다.
제1열의 칩패드(310)들은 제1신호칩패드(311), 제1차폐칩패드(312), 제2신호칩패드(313), 제2차폐칩패드(314), 및 제5신호칩패드(315)를 포함할 수 있다. 제1신호칩패드(311), 제1차폐칩패드(312), 제2신호칩패드(313), 제2차폐칩패드(314), 및 제5신호칩패드(315)의 순서로 제1열의 칩패드(310)들이 배치될 수 있다. 제1차폐칩패드(312)는 제1신호칩패드(311)와 제2신호칩패드(313) 사이에 배치될 수 있다. 제1신호칩패드(311)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들의 제1신호다이패드(211)들에 대응되는 칩 패드로 배치되고, 제1차폐칩패드(312)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들의 제1인터포즈패드(212)에 대응되는 칩 패드로 배치될 수 있다. . 제2신호칩패드(313)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들의 제2신호다이패드(213)들에 대응되는 칩 패드로 배치되고, 제5신호칩패드(315)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들의 제3신호다이패드(215)들에 대응되는 칩 패드로 배치될 수 있다.
제2열의 칩패드(320)들은 제3신호칩패드(321), 제1인터포즈칩패드(322), 제4신호칩패드(323), 제2인터포즈칩패드(324), 및 제6신호칩패드(325)를 포함할 수 있다. 제1인터포즈칩패드(322)는 제3신호칩패드(321)와 제4신호칩패드(323) 사이에 배치될 수 있다. 제3신호칩패드(321)는 제2서브스택부(200L)에 속하는 반도체 다이(200)들의 제1신호다이패드(211)들에 대응되는 칩 패드로 배치되고, 제1인터포즈칩패드(322)는 반도체 다이(200)들의 제1인터포즈패드(212)들에 대응되는 칩 패드로 배치될 수 있다. 제4신호칩패드(323)는 제2서브스택부(200L)에 속하는 반도체 다이(200)들의 제2신호다이패드(213)들에 대응되는 칩 패드로 배치되고, 제6신호칩패드(325)들은 제2서브스택부(200L)에 속하는 반도체 다이(200)들의 제3신호다이패드(215)들에 대응되는 칩 패드로 배치될 수 있다. 제2인터포즈칩패드(324)는 제4신호칩패드(323)와 제6신호칩패드(325) 사이에 배치될 수 있다. 제2인터포즈칩패드(324)는 반도체 다이(200)들의 제2인터포즈패드(214)들에 대응되는 칩 패드로 배치될 수 있다.
도 1, 및 도 2를 참조하면, 패키지 기판(100)은 다이 스택(200S)과 인터페이스칩(300) 사이에 배치된 제1본드핑거(bond finger: 110)들을 구비할 수 있다. 제1본드핑거(110)들을 반도체 다이(200)의 다이패드(210)들에 각각 대응되도록 배치될 수 있다. 반도체 다이(200)의 제1신호다이패드(211)에 대응되도록 제1본드핑거(110)들 중 신호본드핑거(111)가 배치되고, 신호본드핑거(111)에 이격되도록 제1본드핑거(110)들 중 인터포즈본드핑거(112)가 배치될 수 있다. 패키지 기판(100)은 인터페이스칩(300)의 제2에지(302)에 인근하도록 위치하는 제2본드핑거(120)들을 더 구비할 수 있다. 제2본드핑거(120)들과 제1본드핑거(110)들 사이에 인터페이스칩(300)이 위치할 수 있다.
도 3은 도 1의 반도체 패키지(10)에 형성된 본딩 와이어 구조를 보여주는 개략적인 평면도이다. 도 4는 도 3의 본딩 와이어 구조의 제1신호연장와이어(410E)의 연장 방향을 따르는 단면 형상을 보여주는 개략적인 단면도이다. 도 5는 도 3의 본딩 와이어 구조의 제1차폐와이어(shielding wire: 430E)의 연장 방향을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 3을 참조하면, 반도체 패키지(10)는 다이 스택(200S)과 인터페이스칩(300)을 서로 연결시키고, 인터페이스칩(300)과 패키지 기판(100)을 서로 연결시키는 본딩 와이어 구조를 포함할 수 있다. 본딩 와이어 구조는, 제1신호와이어(410), 제1신호연장와이어(410E), 제2신호와이어(420), 제2신호연장와이어(420E), 제1인터포즈와이어(interpose wire: 430), 및 제1차폐와이어(430E)를 포함할 수 있다. 본딩 와이어 구조는, 제3신호와이어(410-1), 제4신호와이어(420-1), 제5신호와이어(440), 제5신호연장와이어(440E), 제6신호와이어(440-1), 및 칩본딩와이어(460)들을 더 구비할 수 있다. 이러한 본딩 와이어 구조는 와이어 본딩(wire bonding) 공정으로 형성될 수 있다.
도 3, 및 도 4를 참조하면, 제1신호와이어(410)가 제1서브스택부(200U)에 속하는 제1신호다이패드(211)들을 서로 연결하도록 형성될 수 있다. 제1신호와이어(410)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들만을 순차적으로 연결하도록 형성될 수 있다. 제1신호와이어(410)는 제2서브스택부(200L)에 속하는 반도체 다이(200)들에는 전기적으로 연결되지 않는다.
제1신호연장와이어(410E)가 제1신호와이어(410)를 인터페이스칩(300)에 연결시키도록 형성된다. 제1신호연장와이어(410E)는 제1신호와이어(410)에서 연장되고, 인터페이스칩(300)의 제1신호칩패드(311)에 본딩되도록 형성된다. 제1신호연장와이어(410E)는 패키지 기판(100)에 연결되지 않고, 패키지 기판(100) 상에 이격되도록 연장된다. 제1신호연장와이어(410E)는 패키지 기판(100)을 경유하지 않고, 인터페이스칩(300)에 직접적으로 접속되도록 연장된다.
제3신호와이어(410-1)가 제2서브스택부(200L)에 속하는 제1신호다이패드(211)들을 서로 연결하고, 인터페이스칩(300)의 제3신호칩패드(321)에 제2서브스택부에 속하는 제1신호다이패드(211)들을 전기적으로 접속시키도록 연장된다. 제3신호와이어(410-1)는 신호본드핑거(111)에 일부 부분이 본딩(bonding)된 후, 신호본드핑거(111)와 인터페이스칩(300)을 서로 연결시키도록 더 연장될 수 있다. 제3신호와이어(410-1)는 패키지 기판(100)의 신호본드핑거(111)를 경유하여, 인터페이스칩(300)에 연결될 수 있다.
제3신호와이어(410-1)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들에 접속되지 않으면서, 제2서브스택부(200L)에 속하는 반도체 다이(200)들만을 인터페이스칩(300)에 접속시킨다. 제1신호와이어(410)와 제1신호연장와이어(410E)는, 제2서브스택부(200L)에 속하는 반도체 다이(200)들에 접속하지 않으면서, 제1서브스택부(200U)에 속하는 반도체 다이(200)들만을 인터페이스칩(300)의 제1신호칩패드(311)에 전기적으로 접속시킨다. 제3신호와이어(410-1)는, 제1신호와이어(410)와 제1신호연장와이어(410E)로 이루어지는 전기적 제1신호 경로와는 독립적이고 구분되는 제2신호 경로를 제공한다.
서로 독립적인 제1, 및 제2신호 경로들을 통해서, 제1서브스택부(200U)와 제2서브스택부(200L)는 서로 독립적으로 인터페이스칩(300)과 신호 교환할 수 있다. 제1, 및 제2신호 경로들을 통해서, 인터페이스칩(300)은 제1서브스택부(200U), 및 제2서브스택부(200L)를 개별적으로 제어할 수 있다. 인터페이스칩(300)은 다이 스택(200S)에 포함된 8개의 반도체 다이(200)들을 모두 동시에 제어하지 않고, 제1서브스택부(200U)에 속하는 4개의 반도체 다이(200)들과, 제2서브스택부(200L)에 속하는 또 다른 4개의 반도체 다이(200)들의 두 개의 그룹(group)들로 나눠서 제어할 수 있다. 이에 따라, 제1서브스택부(200U)에 속하는 4개의 반도체 다이(200)들과, 제2서브스택부(200L)에 속하는 또 다른 4개의 반도체 다이(200)들이 동시에 서로 독립적으로 동작할 수 있으므로, 반도체 패키지(10)의 전체적인 동작 속도는 향상될 수 있다. 인터페이스칩(300)은 다이 스택(200S)의 반도체 다이(200)들을 제어하거나, 또는 반도체 다이(200)들의 동작을 위한 버퍼(buffer)의 기능을 하는 칩일 수 있다.
도 3을 다시 참조하면, 제2신호와이어(420)가 제1서브스택부(200U)에 속하는 제2신호다이패드(213)들을 서로 연결하도록 형성될 수 있다. 제2신호와이어(420)는 제1신호와이어(410)와 같이 제1서브스택부(200U)에 속하는 반도체 다이(200)들만을 순차적으로 연결하도록 형성될 수 있다.
제2신호연장와이어(420E)가 제2신호와이어(420)를 인터페이스칩(300)에 연결시키도록 형성된다. 제2신호연장와이어(420E)는 제2신호와이어(420)에서 연장되고, 인터페이스칩(300)의 제2신호칩패드(313)에 본딩되도록 형성될 수 있다. 제2신호연장와이어(420E)는 패키지 기판(100)에 연결되지 않고, 패키지 기판(100) 상에 이격되도록 연장된다. 제2신호연장와이어(420E)는 패키지 기판(100)을 경유하지 않고, 인터페이스칩(300)에 직접적으로 접속되도록 연장될 수 있다.
제4신호와이어(420-1)가 제2서브스택부(200L)에 속하는 제2신호다이패드(213)들을 서로 연결하고, 인터페이스칩(300)의 제4신호칩패드(323)에 제2서브스택부(200L)에 속하는 제2신호다이패드(213)들을 전기적으로 접속시키도록 연장된다. 제4신호와이어(420-1)는 제1본드핑거(110)중 하나에 일부 부분이 본딩된 후, 제1본드핑거(110)와 인터페이스칩(300)을 서로 연결시키도록 더 연장될 수 있다. 제3신호와이어(420-1)는 패키지 기판(100)의 제1본드핑거(110)를 경유하여, 인터페이스칩(300)에 연결될 수 있다.
도 3을 다시 참조하면, 제5신호와이어(440)가 제1서브스택부(200U)에 속하는 제3신호다이패드(215)들을 서로 연결하도록 형성될 수 있다. 제5신호연장와이어(440E)가 제5신호와이어(440)를 인터페이스칩(300)의 제5신호칩패드(315)에 본딩되도록 형성될 수 있다. 제5신호연장와이어(440E)는 제1, 제2신호연장와이어들(410E, 420E)과 나란히 연장될 수 있다. 제6신호와이어(440-1)가 제2서브스택부(200L)에 속하는 제3신호다이패드(215)들을 서로 연결하고, 인터페이스칩(300)의 제6신호칩패드(325)에 제2서브스택부(200L)에 속하는 제3신호다이패드(215)들을 전기적으로 접속시키도록 더 연장될 수 있다.
도 3, 및 도 5를 참조하면, 제1인터포즈와이어(430)가 제1, 및 제2서브스택부들(200U, 200L)의 제1인터포즈패드(212)들을 순차적으로 서로 연결하고, 인터페이스칩(300)의 제1인터포즈칩패드(322)에 전기적으로 접속시키도록 더 연장된다. 제1인터포즈와이어(430)는, 패키지 기판(100)의 인터포즈본드핑거(112)에 일부 부분이 본딩된 후, 인터포즈본드핑거(112)와 인터페이스칩(300)의 제1인터포즈칩패드(322)을 서로 연결시키도록 더 연장될 수 있다. 제1인터포즈와이어(430)는 패키지 기판(100)의 인터포즈본드핑거(112)를 경유하여, 인터페이스칩(300)에 연결될 수 있다.
제1인터포즈와이어(430)는 제1, 및 제2서브스택부들(200U, 200L)에 속하는 반도체 다이(200)들에 전원을 공급하는 전원 공급 와이어로 사용될 수 있다. 일 예에서, 제1인터포즈와이어(430)는 제1, 및 제2서브스택부들(200U, 200L)에 속하는 반도체 다이(200)들을 접지시키는 접지 와이어(ground wire)로 사용될 수 있다.
제1차폐와이어(430E)가 분지 지점(A)에서 제1인터포즈와이어(430)로부터 분지될 수 있다. 제1차폐와이어(430E)는 제1인터포즈와이어(430)로부터 분지되고, 인터페이스칩(300)의 제1차폐칩패드(312)에 접속되도록 연장된다. 제1차폐와이어(430E)는 제1신호연장와이어(410E), 및 제2신호연장와이어(420E)의 사이에 위치하도록 연장될 수 있다. 제1차폐와이어(430E)는 제1신호연장와이어(410E), 및 제2신호연장와이어(420E)들이 연장되는 방향을 따라, 제1신호연장와이어(410E), 및 제2신호연장와이어(420E)들과 실질적으로 나란히 연장되도록 형성될 수 있다. 제1차폐와이어(430E)는 패키지 기판(100)에 연결되지 않고, 패키지 기판(100) 상에 이격되도록 연장된다. 제1차폐와이어(430E)는 패키지 기판(100)을 경유하지 않고, 인터페이스칩(300)에 직접적으로 접속되도록 연장된다.
도 3을 다시 참조하면, 제2인터포즈와이어(450)가 제1, 및 제2서브스택부들(200U, 200L)의 제2인터포즈패드(214)들을 순차적으로 서로 연결하고, 인터페이스칩(300)의 제2인터포즈칩패드(324)에 전기적으로 접속시키도록 더 연장된다. 제2인터포즈와이어(450)는 제1, 및 제2서브스택부들(200U, 200L)에 속하는 반도체 다이(200)들에 전원을 공급하는 또 하나의 전원 공급 와이어로 사용될 수 있다. 일 예에서, 제2인터포즈와이어(450)는 제1, 및 제2서브스택부들(200U, 200L)에 속하는 반도체 다이(200)들을 접지시키는 또 하나의 접지 와이어로 사용될 수 있다. 일 예에서, 제2인터포즈와이어(450)가 접지 와이어로 사용되고, 제1인터포즈와이어(430)가 전원 공급 와이어로 사용될 수 있다.
제2차폐와이어(450E)가 제2인터포즈와이어(450)로부터 분지되고, 인터페이스칩(300)의 제2차폐칩패드(314)에 접속되도록 연장된다. 제2차폐와이어(450E)는 제2신호연장와이어(420E), 및 제5신호연장와이어(440E)의 사이에 위치하도록 연장될 수 있다. 제2차폐와이어(450E)는 제2신호연장와이어(420E), 및 제5신호연장와이어(440E)들이 연장되는 방향을 따라, 제2신호연장와이어(420E), 및 제5신호연장와이어(440E)와 실질적으로 나란히 연장되도록 형성될 수 있다.
도 6은 도 3의 본딩 와이어 구조의 신호연장와이어 및 차폐와이어의 배치 형상을 보여주는 개략적인 평면도이다. 설명의 편의를 위해, 신호연장와이어 및 차폐와이어의 배치와 직접적인 관련성이 적은 구성요소는 도면에서 생략되고 있다.
도 6, 및 도 3을 참조하면, 제1신호연장와이어(410E)와, 제2신호연장와이어(420E), 및 제5신호연장와이어(440E)들 사이 사이에 제1, 및 제2차폐와이어들(430E, 450E)이 각각 배치된다. 제1차폐와이어(430E)는 제1, 및 제2신호연장와이어들(410E, 420E) 간의 전자기 간섭(electromagnetic interference)을 차폐하는 차폐 부재로 역할할 수 있다. 제1차폐와이어(430E)는 제1, 및 제2신호연장와이어들(410E, 420E) 간의 신호 노이즈(signal noise)를 감소시키거나 억제하는 역할을 할 수 있다. 제1서브스택부(200U)와 인터페이스칩(300) 사이에 신호 전달이 이루어질 때, 제1차폐와이어(430E)는 신호 노이즈를 감소시키는 솔루션(solution)을 제공할 수 있다.
제2차폐와이어(450E)는 제2, 및 제3신호연장와이어들(420E, 440E) 간의 전자기 간섭을 차폐하는 차폐 부재로 역할할 수 있다.
도 3을 다시 참조하면, 인터페이스칩(300)은 다이 스택(200S)에 전기적으로 접속하는 제1열, 및 제2열의 칩패드들(310, 320)을 구비하고, 이와 함께 제3열의 칩패드(330)들을 더 구비한다. 칩본딩와이어(460)들이 제3열의 칩패드(330)들과 패키지 기판(100)의 제2본드핑거(120)들을 서로 연결하도록 와이어 본딩될 수 있다. 칩본딩와이어(460)들은 인터페이스칩(300)을 패키지 기판(100)에 전기적으로 접속시키는 접속 부재일 수 있다.
이와 같이 칩패드들이 제1열, 제2열, 및 제3열의 칩패드들(310, 320, 330)과 같이 복수 개의 열로 배치되므로, 이들 칩패드들 사이의 이격 간격을 확보할 수 있다. 이에 따라, 칩패드들 각각에 연결되는 본딩 와이어들 사이의 이격 간격을 확보할 수 있어, 본딩 와이어들이 원하지 않게 서로 엉키거나 접촉하는 것을 유효하게 방지할 수 있다.
도 7은 일 실시예에 따른 도 3의 분지 지점(A)에서의 와이어들의 본딩 구조를 보여주는 개략적인 도면이다.
도 7, 및 도 3을 참조하면, 제1인터포즈와이어(430)는, 분지 지점(A)에 위치하는 반도체 다이(200A)의 제1인터포즈다이패드(212A)에 접속하는 제1서브와이어(sub wire: 430L)와, 제1서브와이어(430L)에 본딩되는 제2서브와이어(430U)를 포함하여 구성될 수 있다. 먼저, 제1서브와이어(430L)의 제1볼단부(ball portion: 430L-B)를 제1인터포즈다이패드(212A)에 본딩할 수 있다. 제1볼단부(430L-B)를 제1인터포즈다이패드(212A)에 본딩한 후, 제1서브와이어(430L)는 반도체 다이(200A) 하부에 위치하는 다른 반도체 다이(200)에 접속되도록 연장될 수 있다.
분지 지점(A)에 위치하는 반도체 다이(200A)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들 중 가장 낮은 최하단에 위치할 수 있다. 최하단의 반도체 다이(200A)에서 제1신호연장와이어(410E)와 제2신호연장와이어(420E)가 제1신호와이어(410)와 제2신호와이어(420)으로부터 각각 연장되기 시작한다. 제1차폐와이어(430E) 또한 최하단의 반도체 다이(200A)에서 분지된다. 제1차폐와이어(430E)는 제1서브스택부(200U)에 속하는 반도체 다이(200)들 중 최하단에 위치하는 반도체 다이(200A)에서 제1인터포즈와이어(430)로부터 분지된다. 이에 따라, 제1차폐와이어(430E)는 제1신호연장와이어(410E)와 제2신호연장와이어(420E)와 실질적으로 최적으로 평행하도록 위치할 수 있어, 차폐 효과를 실질적으로 극대화할 수 있다.
이와 같이 제1서브와이어(430L)을 제1와이어 본딩한 후, 제2서브와이어(430U)를 본딩된 제1볼단부(430L-B)에 본딩하는 제2와이어 본딩을 수행할 수 있다. 반도체 다이(200A) 상부에 위치하는 또 다른 반도체 다이(200)에 제2서브와이어(430U)의 일 단부인 볼단부(도시되지 않음)를 본딩하고, 연장한 후, 스티치단부(stich portion: 430U-S)를 제1서브와이어(430L)의 본딩된 제1볼단부(430L-B)에 본딩하여 제2서브와이어(430U)를 형성한다. 이에 따라, 제2서브와이어(430U)의 스티치단부(430U-S)가 제1서브와이어(430L)의 제1볼단부(430L-B)에 수직하게 적층된 수직 본딩 구조가 구현될 수 있다.
본딩 와이어는 와이어 본딩 과정에 의해서, 일 단부가 볼(ball) 형상을 가지는 볼단부로 형성되고, 다른 단부는 납작한 형상의 스티치단부로 형성될 수 있다. 제1서브와이어(430L)의 제1볼단부(430L-B)는 볼 형상을 가지고 있으므로, 제2서브와이어(430U)의 볼단부(도시되지 않음)가 제1볼단부(430L-B)에 본딩되기 보다는, 제2서브와이어(430U)의 납작한 형상의 스티치단부(430U-S)가 제1볼단부(430L-B)에 수직하게 본딩되는 것이 구조적으로 더 안정할 수 있다.
제2서브와이어(430U)의 스티치단부(430U-S)에 제1차폐와이어(430E)의 제2볼단부(430E-B)를 제3와이어 본딩한다. 이에 따라, 제1인터포즈다이패드(212A)에 제1서브와이어(430L)의 제1볼단부(430L-B), 제2서브와이어(430U)의 스티치단부(430U-S), 및 제1차폐와이어(430E)의 제2볼단부(430E-B)가 순차적으로 수직 적층된 본딩 구조가, 본딩 와이어 분지 구조로 형성될 수 있다. 이러한 본딩 와이어 분지 구조를 이용하여, 제1인터포즈와이어(430)의 중간 부분으로부터 제1차폐와이어(430E)가 분지된 본딩 와이어 구조를 구현할 수 있다.
도 8은 일 예에 따른 반도체 패키지(11)를 보여주는 개략적인 단면도이다.
도 8을 참조하면, 일 예에 의한 반도체 패키지(11)는, 패키지 기판(1100) 상에 반도체 다이(1200)들이 스택된 다이 스택(1200S)을 포함하여 구성될 수 있다. 인터페이스칩(1300)이 다이 스택(1200S)과 이격되어 배치된다. 제1본딩와이어(1430)가 다이패드(1210)들을 서로 연결하고, 인터페이스칩(1300)의 제1칩패드(1322)에 전기적으로 접속시키도록 형성될 수 있다. 제1본딩와이어(1430)는 도 5의 제1인터포즈와이어(430)와 실질적으로 동일하게 구성될 수 있다. 인터페이스칩(1300)의 제1칩패드(1322)는 도 5의 제1인터포즈칩패드(322)를 지시할 수 있다.
제2본딩와이어(1430E)가 제1본딩와이어(1430)로부터 분지되고, 인터페이스칩의 제2칩패드(1312)에 접속될 수 있다. 인터페이스칩(1300)의 제2칩패드(1312)는 도 3의 제1차폐칩패드(312)을 지시할 수 있다. 제1본딩와이어(1430)은 도 5의 제1인터포즈와이어(430)를 지시하고, 제2본딩와이어(1430E)는 제1차폐와이어(430E)를 지시할 수 있다. 이에 따라, 제2본딩와이어(1430E)가 제1본딩와이어(1430)로부터 분지된 구조는, 도 5에 제시된 것과 같은 분지 지점(A)에서의 와이어들의 본딩 구조를 가질 수 있다. 제2본딩와이어(1430E)가 제1본딩와이어(1430)로부터 분지된 구조는, 도 5에서 묘사된 것과 같이, 제2서브와이어(430U)의 스티치단부(430U-S)가 제1서브와이어(430L)의 제1볼단부(430L-B)에 수직하게 본딩되고, 제1차폐와이어(430E)의 제2볼단부(430E-B)가 스티치단부(430U-S)에 수직하게 본딩된 구조로 형성될 수 있다. 를 포함한다.
도 9는 일 예에 따른 반도체 패키지(20)를 보여주는 개략적인 단면도이다.
도 9를 참조하면, 반도체 패키지(20)는, 패키지 기판(2100), 제1다이 스택(2200S-1), 제2다이 스택(2200S-2), 제1인터페이스칩(2300-1), 및 제2인터페이스칩(2300S-2)을 포함하여 구성될 수 있다. 제1다이 스택(2200S-1)은 도 1 내지 도 5를 참조하여 설명한 다이 스택(200S)과 실질적으로 동일한 구조로 구성될 수 있다. 제1인터페이스칩(2300-1)는 도 1 내지 도 5의 인터페이스 칩(300)과 실질적으로 동일한 구조로 구성될 수 있다. 제2다이 스택(2200S-2) 또한 다이 스택(200S)과 실질적으로 동일한 구조로 구성될 수 있다. 제2인터페이스칩(2300-2) 또한 인터페이스 칩(300)과 실질적으로 동일한 구조로 구성될 수 있다.
제1다이 스택(2200S-1)은 제1인터페이스(2300-1)에 본딩 와이어들에 의해 접속되고, 제2다이 스택(2200S-2)은 제2인터페이스(2300-2)에 다른 본딩 와이어들에 의해 접속될 수 있다. 제2다이 스택(2200S-2)은, 제1다이 스택(2200S-1) 상에 적층될 수 있다. 서포터(supporter: 2190)가 제2다이 스택(2200S-2)의 일부 부분과 패키지 기판(2100) 사이에 도입되어, 제2다이 스택(2200S-2)를 지지할 수 있다.
제1다이 스택(2200S-1)와 제1인터페이스칩(2300-1)이 전기적으로 접속하기 위해서, 도 3에 제시된 본딩 와이어 구조와 실질적으로 동일한 형태의 본딩 와이어 구조가 도입될 수 있다. 제1인터포즈와이어(2430-1)가 제1다이 스택(2200S-1)과 제1인터페이스칩(2300-1)을 연결하고, 제1차폐와이어(2430E-1)가 제1인터포즈와이어(2430-1)로부터 분지되어 제1인터페이스칩(2300-1)에 연결될 수 있다.
제2다이 스택(2200S-2)와 제2인터페이스칩(2300-2)이 전기적으로 접속하기 위해서, 도 3에 제시된 본딩 와이어 구조와 실질적으로 동일한 형태의 본딩 와이어 구조가 도입될 수 있다. 제2인터포즈와이어(2430-2)가 제2다이 스택(2200S-2)과 제2인터페이스칩(2300-2)을 연결하고, 제2차폐와이어(2430E-2)가 제2인터포즈와이어(2430-2)로부터 분지되어 제2인터페이스칩(2300-2)에 연결될 수 있다.
이러한 본딩 와이어 구조들을 통해서, 제1, 및 제2인터페이스칩들(2300-1, 2300-2)은 제1, 및 제2다이 스택들(2200S-1, 2200S-2)과 서로 독립적으로 신호 교환할 수 있다. 제1다이 스택(2200S-1)은 제1인터페이스칩(2300-1)과 신호 교환하고, 이와 동시에 제2다이 스택(2200S-2)은 제2인터페이스칩(2300-2)과 신호 교환하도록 동작할 수 있으므로, 반도체 패키지(20)의 전체 동작 속도는 향상될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 패키지 기판,
200: 반도체 다이,
200S: 다이 스택
210: 다이패드,
300: 인터페이스칩,
410, 420, 440, 410-1, 420-1, 440-1: 신호와이어,
410E, 420E, 440E: 신호연장와이어,
430, 450: 인터포즈와이어,
430E, 450E: 차폐와이어.

Claims (21)

  1. 패키지 기판;
    상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상단의 제1서브스택부, 및 하단의 제2서브스택부를 포함하여 이루어지고, 상기 반도체 다이들은 각각 제1신호다이패드, 인터포즈다이패드, 및 제2신호다이패드를 포함한 다이 스택;
    상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치된 인터페이스칩;
    상기 제1서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하는 제1신호와이어;
    상기 제1신호와이어를 상기 인터페이스칩에 연결시키도록 연장된 제1신호연장와이어;
    상기 제1서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하는 제2신호와이어;
    상기 제2신호와이어를 상기 인터페이스칩에 연결시키도록 연장된 제2신호연장와이어;
    상기 제1, 및 제2서브스택부들의 상기 인터포즈패드들을 서로 연결하고, 상기 인터페이스칩에 전기적으로 접속시키는 인터포즈와이어; 및
    상기 인터포즈와이어로부터 분지되고, 상기 제1신호연장와이어, 및 상기 제2신호연장와이어의 사이에 위치하면서 상기 제1, 및 제2신호연장와이어들과 나란히 연장되어, 상기 제1, 및 제2신호연장와이어들 간의 전자기 간섭을 차폐하는 차폐와이어;를 포함한 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하고, 상기 인터페이스칩에 전기적으로 접속시키는 제3신호와이어; 및
    상기 제2서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하고, 상기 인터페이스칩에 전기적으로 접속시키는 제4신호와이어를 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 패키지 기판은,
    상기 다이 스택과 상기 인터페이스칩 사이에 배치된 신호본드핑거들을 더 포함하고,
    상기 제3 및 제4신호와이어들은
    상기 신호본드핑거들에 일부 부분들이 본딩된 후, 상기 신호본드핑거들과 상기 인터페이스칩을 서로 연결시키도록 더 연장되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 패키지 기판은
    상기 다이 스택과 상기 인터페이스칩 사이에 상기 신호본드핑거에 이격되도록 배치된 인터포즈본드핑거를 더 포함하고,
    상기 인터포즈와이어는
    상기 인터포즈본드핑거에 일부 부분이 본딩된 후, 상기 인터포즈본드핑거와 상기 인터페이스칩을 서로 연결시키도록 더 연장되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 차폐와이어는
    상기 제1서브스택부에 속하는 상기 반도체 다이들 중 최하단에 위치하는 반도체 다이에서 상기 인터포즈와이어로부터 분지된 반도체 패키지.
  6. 제1항에 있어서,
    상기 인터포즈와이어는
    상기 차폐와이어가 상기 인터포즈와이어로부터 분지된 위치에 위치하는 상기 인터포즈패드에 제1볼단부가 본딩된 제1서브와이어; 및
    상기 제1볼단부에 스티치단부가 수직하게 본딩된 제2서브와이어;를 포함하고,
    상기 차폐와이어는
    상기 스티치단부에 수직하게 본딩된 제2볼단부를 포함한 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1, 및 제2신호연장와이어들, 및 상기 차폐와이어는
    상기 패키지 기판과 이격되어 상기 인터페이스칩에 접속하도록 연장된 반도체 패키지.
  8. 제1항에 있어서,
    상기 인터포즈다이패드는
    상기 반도체 다이에 전원을 인가하는 전원 단자를 제공하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 인터포즈다이패드는
    상기 반도체 다이를 접지하는 접지 단자를 제공하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 인터포즈다이패드는
    상기 제1신호다이패드와 상기 제2신호다이패드 사이에 위치하도록 배치된 반도체 패키지.
  11. 제1항에 있어서,
    상기 인터페이스칩은
    상기 제1, 및 제2신호연장와이어들, 상기 인터포즈와이어, 및 상기 차폐와이어들이 본딩되는 칩패드들을 포함하는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상단의 제1서브스택부, 및 하단의 제2서브스택부를 포함하여 이루어지고, 상기 반도체 다이들은 각각 제1신호다이패드, 인터포즈다이패드, 및 제2신호다이패드를 포함한 다이 스택;
    상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치되고, 상면에 제1신호칩패드, 차폐칩패드, 및 제2신호칩패드를 포함하는 제1열의 칩패드들, 및 제3신호칩패드, 인터포즈칩패드, 및 제4신호칩패드를 포함하는 제2열의 칩패드들을 포함한 인터페이스칩;
    상기 제1서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하는 제1신호와이어;
    상기 제1신호와이어를 상기 제1신호칩패드에 연결시키도록 연장된 제1신호연장와이어;
    상기 제1서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하는 제2신호와이어;
    상기 제2신호와이어를 상기 제2신호칩패드에 연결시키도록 연장된 제2신호연장와이어;
    상기 제1, 및 제2서브스택부들의 상기 인터포즈패드들을 서로 연결하고, 상기 인터포즈칩패드에 전기적으로 접속시키는 인터포즈와이어;
    상기 제2서브스택부에 속하는 상기 제1신호다이패드들을 서로 연결하고 상기 제3신호칩패드에 접속하는 제3신호와이어;
    상기 제2서브스택부에 속하는 상기 제2신호다이패드들을 서로 연결하고 상기 제4신호칩패드에 접속하는 제4신호와이어; 및
    상기 인터포즈와이어로부터 분지되고, 상기 제1신호연장와이어, 및 상기 제2신호연장와이어의 사이에 위치하면서 상기 제1, 및 제2신호연장와이어들과 나란히 연장되어 상기 차폐칩패드에 접속하고, 상기 제1, 및 제2신호연장와이어들 간의 전자기 간섭을 차폐하는 차폐와이어;를 포함한 반도체 패키지.
  13. 제12항에 있어서,
    상기 인터페이스칩은
    제1에지, 및 반대측의 제2에지를 포함하고,
    상기 제1에지는 상기 제2에지보다 상기 다이 스택에 더 가까이 위치하고,
    상기 제2열의 칩패드들은 상기 제1열의 칩패드들보다 상기 제1에지에 더 가까이 위치하고, 상기 제1에지를 따라 열을 이루며 배치된 반도체 패키지.
  14. 제12항에 있어서,
    상기 인터페이스칩은
    상기 제1열의 칩패드들보다 상기 제2에지에 더 가까이 위치하는 제3열의 칩패드들을 더 포함하고,
    상기 제3열의 칩패드들을 상기 패키지 기판에 전기적으로 접속시키는 칩본딩와이어들을 더 포함하는 반도체 패키지.
  15. 제12항에 있어서,
    상기 패키지 기판은,
    상기 다이 스택과 상기 인터페이스칩 사이에 배치된 신호본드핑거들을 더 포함하고,
    상기 제3 및 제4신호와이어들은
    상기 신호본드핑거들에 일부 부분들이 본딩된 후, 상기 신호본드핑거들과 상기 인터페이스칩을 서로 연결시키도록 더 연장되는 반도체 패키지.
  16. 제15항에 있어서,
    상기 패키지 기판은
    상기 다이 스택과 상기 인터페이스칩 사이에 상기 신호본드핑거들에 이격되도록 배치된 인터포즈본드핑거를 더 포함하고,
    상기 인터포즈와이어는
    상기 인터포즈본드핑거에 일부 부분이 본딩된 후, 상기 인터포즈본드핑거와 상기 인터페이스칩을 서로 연결시키도록 더 연장되는 반도체 패키지.
  17. 제12항에 있어서,
    상기 인터포즈와이어는
    상기 차폐와이어가 상기 인터포즈와이어로부터 분지된 위치에 위치하는 상기 인터포즈패드에 제1볼단부가 본딩된 제1서브와이어; 및
    상기 제1볼단부에 스티치단부가 수직하게 본딩된 제2서브와이어;를 포함하고,
    상기 차폐와이어는
    상기 스티치단부에 수직하게 본딩된 제2볼단부를 포함한 반도체 패키지.
  18. 제12항에 있어서,
    상기 제1, 및 제2신호연장와이어들, 및 상기 차폐와이어는
    상기 패키지 기판과 이격되어 상기 인터페이스칩에 접속하도록 연장된 반도체 패키지.
  19. 패키지 기판;
    상기 패키지 기판 상에 반도체 다이들이 적층되어 이루어지고, 상기 반도체 다이는 다이패드를 포함하는 다이 스택;
    상기 다이 스택과 이격되어 상기 패키지 기판 상에 배치되고, 제1칩패드, 및 제2칩패드를 포함하는 인터페이스칩;
    상기 반도체 다이들의 상기 다이패드들을 서로 연결하고, 상기 인터페이스칩의 상기 제1칩패드에 전기적으로 접속시키는 제1본딩와이어; 및
    상기 제1본딩와이어로부터 분지되고, 상기 인터페이스칩의 상기 제2칩패드에 접속되는 제2본딩와이어;를 포함하고,
    상기 제1본딩와이어는
    상기 제2본딩와이어가 상기 제1본딩와이어로부터 분지된 위치에 위치하는 상기 다이패드에 제1볼단부가 본딩된 제1서브와이어; 및
    상기 제1볼단부에 스티치단부가 수직하게 본딩된 제2서브와이어;를 포함하고,
    상기 제2본딩와이어는
    상기 스티치단부에 수직하게 본딩된 제2볼단부를 포함한 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2본딩와이어는
    상기 패키지 기판과 이격되어 상기 인터페이스칩의 상기 제2칩패드에 접속하도록 연장된 반도체 패키지.
  21. 제19항에 있어서,
    상기 패키지 기판은
    상기 다이 스택과 상기 인터페이스칩 사이에 배치된 본드핑거를 포함하고,
    상기 제1본딩와이어는
    상기 본드핑거에 일부 부분이 본딩된 후, 상기 인터페이스칩의 상기 제1칩패드에 다른 일부 부분이 본딩되도록 더 연장되는 반도체 패키지.
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