KR20150085687A - 계단식 적층 구조를 갖는 반도체 패키지 - Google Patents

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KR20150085687A
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 패키지 기판 상에 나란히 실장되고 각각 상기 패키지 기판에 와이어 본딩된 제1 칩 스택과 제2 칩 스택을 포함한다. 상기 제1 및 제2 칩 스택들 각각은 상기 패키지 기판 상에서 계단식으로 수직 적층된 복수개의 반도체 칩들을 포함한다. 상기 반도체 칩은 어느 하나의 상면 에지에 제공된 그리고 상기 에지의 절반을 차지하는 전기적 패드들을 포함한다.

Description

계단식 적층 구조를 갖는 반도체 패키지{SEMICONDUCTRO PACAKAGES HAVING STEPWISED STACKING STRUCTURES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 계단식 적층 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
반도체 제품의 소형화 추세에 따라 반도체 패키지의 크기 축소가 요구되고 있다. 용량 및 기능 확장을 위해 많은 수의 반도체 칩들을 신뢰서있게 적층하면서도 패키지 크기를 줄일 수 있는 반도체 패키지의 개선된 구조의 필요성이 있다 할 것이다.
본 발명의 종래 기술에서의 요구에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 복수개의 반도체 칩들이 적층되면서 작은 크기를 가질 수 있는 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 패키지의 크기를 줄이면서 복수개의 반도체 칩들을 효과적으로 와이어 본딩할 수 있는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는 반도체 칩들을 계단식으로 적층한 것을 특징으로 한다.
본 발명은 반도체 칩의 패드 구조를 개선시키므로써 효과적으로 와이어 본딩할 수 있는 것을 다른 특징으로 한다.
본 발명은 패키지 기판 상에서 반도체 칩이 차지하는 면적을 줄일 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 패키지 기판 상에 나란히 실장되고 각각 상기 패키지 기판에 와이어 본딩된 제1 칩 스택과 제2 칩 스택을 포함하고, 상기 제1 및 제2 칩 스택들 각각은 상기 패키지 기판 상에서 계단식으로 수직 적층된 복수개의 반도체 칩들을 포함하고, 상기 반도체 칩은 어느 하나의 상면 에지에 제공된 그리고 상기 에지의 절반을 차지하는 전기적 패드들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 스택은: 상기 패키지 기판 상에 복수개의 제1 하부 반도체 칩들이 계단식으로 적층된 제1 하부 스택과; 그리고 상기 제1 하부 스택 상에 복수개의 제1 상부 반도체 칩들이 계단식으로 적층된 제1 상부 스택을 포함하고, 상기 제1 하부 스택은 상기 패키지 기판 상에서 상기 제1 칩 스택으로부터 상기 제2 칩 스택을 향하는 제1 방향을 따라 올라가는 계단 구조를 이루고, 그리고 상기 제1 상부 스택은 상기 제1 하부 스택 상에서 상기 제2 칩 스택으로부터 상기 제1 칩 스택을 향하는 제2 방향을 따라 올라가는 계단 구조를 이룰 수 있다.
일 실시예에 있어서, 상기 제2 칩 스택은: 상기 패키지 기판 상에 복수개의 제2 하부 반도체 칩들이 계단식으로 적층된 제2 하부 스택과; 그리고 상기 제2 하부 스택 상에 복수개의 제2 상부 반도체 칩들이 계단식으로 적층된 제2 상부 스택을 포함하고, 상기 제2 하부 스택은 상기 패키지 기판 상에서 상기 제1 방향을 따라 올라가는 계단 구조를 이루고, 그리고 상기 제2 상부 스택은 상기 제2 하부 스택 상에서 상기 제2 방향을 따라 올라가는 계단 구조를 이룰 수 있다.
일 실시예에 있어서, 상기 제1 상부 반도체 칩은 상기 제1 상부 반도체 칩의 상면 에지의 절반을 차지하는 제1 상부 전기적 패드들과 상기 제1 상부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 상부 더미 패드들을 포함하고, 그리고 상기 제2 하부 반도체 칩은 상기 제2 하부 반도체 칩의 상면 에지의 절반을 차지하는 제2 하부 전기적 패드들과 상기 제2 하부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 하부 더미 패드들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 상부 전기적 패드들 및 상기 제1 상부 더미 패드들은 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터를 향해 상기 제1 방향을 따라 내려가는 계단식으로 배치되고, 그리고 상기 제2 하부 전기적 패드들 및 상기 제2 하부 더미 패드들은 상기 패키지 기판의 센터를 향해 상기 제2 방향을 따라 내려가는 계단식으로 배치되고, 상기 제1 상부 전기적 패드들은 상기 제2 하부 더미 패드들을 마주보고, 상기 제1 상부 더미 패드들은 상기 제2 하부 전기적 패드들을 마주볼 수 있다.
일 실시예에 있어서, 상기 제1 상부 전기적 패드들에 접속되고 상기 패키지 기판의 센터에 연결되는 제1 상부 본딩 와이어들과; 그리고 상기 제2 하부 전기적 패드들에 접속되고 상기 패키지 기판의 센터에 연결되는 제2 하부 본딩 와이어들을 더 포함하고, 상기 제1 상부 본딩 와이어들은 상기 제1 상부 전기적 패드들로부터 연장되어 상기 제2 하부 더미 패드에 더 접속되고, 그리고 상기 제2 하부 더미 패드들로부터 더 연장되어 상기 패키지 기판의 센터에 접속될 수 있다.
일 실시예에 있어서, 상기 제1 하부 반도체 칩은 상기 제1 하부 반도체 칩의 상면 에지의 절반을 차지하는 제1 하부 전기적 패드와 상기 제1 하부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 하부 더미 패드들을 포함하고, 그리고 상기 제2 상부 반도체 칩은 상기 제2 상부 반도체 칩의 상면 에지의 절반을 차지하는 제2 상부 전기적 패드와 상기 제2 상부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 상부 더미 패드들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 하부 전기적 패드들 및 상기 제1 하부 더미 패드들은 상기 패키지 기판의 제1 에지를 향해 상기 제2 방향을 따라 내려가는 계단식으로 배치되고, 그리고 상기 제2 상부 전기적 패드들 및 상기 제2 상부 더미 패드들은 상기 제1 에지의 반대측의 상기 패키지 기판의 제2 에지를 향해 상기 제1 방향을 따라 내려가는 계단식으로 배치될 수 있다.
일 실시예에 있어서, 상기 제1 하부 전기적 패드들에 접속되고 상기 패키지 기판의 제1 에지에 연결되는 제1 하부 본딩 와이어들과; 그리고 상기 제2 상부 전기적 패드들에 접속되고 상기 패키지 기판의 제2 에지에 연결되는 제2 상부 본딩 와이어들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 스택은 상기 제1 칩 스택으로부터 상기 제2 칩 스택을 향하는 제1 방향을 따라 내려가는 계단식으로 상기 패키지 기판 상에 적층된 복수개의 제1 반도체 칩들을 포함하고, 상기 제2 칩 스택은 상기 제2 칩 스택으로부터 상기 제1 칩 스택을 향하는 제2 방향을 따라 내려가는 계단식으로 상기 패키지 기판 상에 적층된 복수개의 제2 반도체 칩들을 포함하고, 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터를 중심으로 상기 제1 칩 스택과 상기 제2 칩 스택은 대칭을 이룰 수 있다.
일 실시예에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면 에지의 절반을 차지하는 제1 전기적 패드들을 포함하고, 상기 제2 반도체 칩은 상기 제2 반도체 칩의 상면 에지의 절반을 차지하는 제2 전기적 패드들을 포함하고, 상기 제1 전기적 패드들은 상기 제2 전기적 패드들이 형성되지 아니한 상기 제2 반도체 칩의 상면 에지의 나머지 절반을 마주보고, 상기 제2 전기적 패드들은 상기 제1 전기적 패드들이 형성되지 아니한 상기 제1 반도체 칩의 상면 에지의 나머지 절반을 마주볼 수 있다.
일 실시예에 있어서, 상기 제1 전기적 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 절반에 대응하는 제1 영역에 연결되는 제1 본딩 와이어들과; 그리고 상기 제2 전기적 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 나머지 절반에 대응하는 제2 영역에 연결되는 제2 본딩 와이어들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 보조 패드들을 더 포함하고, 상기 제2 반도체 칩은 상기 제2 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 보조 패드들을 포함하고, 상기 제1 전기적 패드들은 상기 제2 보조 패드들을 마주보고, 상기 제2 전기적 패드들은 상기 제1 보조 패드들을 마주볼 수 있다.
일 실시예에 있어서, 상기 제1 보조 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 제2 영역에 연결되는 제1 보조 본딩 와이어들과; 그리고 상기 제2 보조 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 제1 영역에 연결되는 제2 보조 본딩 와이어들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택과 전기적으로 연결된 제1 컨트롤러와; 그리고 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제2 칩 스택과 전기적으로 연결된 제2 컨트롤러를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택 및 상기 제2 칩 스택과 공통으로 전기적으로 연결된 컨트롤러를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 패키지 기판 상에 실장된, 그리고 각 상면의 일측 에지 절반에 배치된 제1 전기적 패드가 노출되도록 상기 패키지 기판 상에 계단 형태로 수직 적층된 복수개의 제1 반도체 칩들을 포함하는 제1 칩 스택과; 상기 패키지 기판 상에 상기 제1 반도체 칩들과 나란하게 실장된, 그리고 각 상면의 일측 에지 절반에 배치된 제2 전기적 패드가 노출되도록 상기 패키지 기판 상에 상기 계단 형태로 수직 적층된 복수개의 제2 반도체 칩들을 포함하는 제2 칩 스택과; 상기 제1 전기적 패드들 및 상기 패키지 기판에 연결되어 상기 제1 칩 스택을 상기 패키지 기판에 전기적으로 연결하는 제1 본딩 와이어들과; 그리고 상기 제2 전기적 패드들 및 상기 패키지 기판에 연결되어 상기 제2 칩 스택을 상기 패키지 기판에 전기적으로 연결하는 제2 본딩 와이어들을 포함할 수 있다.
다른 실시예에 있어서, 상기 제1 반도체 칩들 각각은 상기 제1 반도체 칩의 일측 에지의 나머지 절반을 차지하는 제1 더미 패드들을 더 포함하고, 상기 제2 반도체 칩들 각각은 상기 제2 반도체 칩의 일측 에지의 나머지 절반을 차지하는 제2 더미 패드들을 더 포함하고, 상기 제1 본딩 와이어들 중 일부들은 상기 제1 전기적 패드들로부터 연장되어 상기 제2 더미 패드들에 접속되고 그리고 상기 제2 더미 패드들로부터 더 연장되어 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터에 연결될 수 있다.
다른 실시예에 있어서, 상기 제1 칩 스택과 상기 제2 칩 스택은 대칭 구조를 이루어, 상기 제1 전기적 패드들은 상기 제2 전기적 패드들이 형성되지 아니한 상기 제2 반도체 칩의 상면 에지의 나머지 절반과 대응하고, 상기 제2 전기적 패드들은 상기 제1 전기적 패드들이 형성되지 아니한 상기 제1 반도체 칩의 상면 에지의 나머지 절반과 대응할 수 있다.
다른 실시예에 있어서, 상기 제1 반도체 칩의 일측 에지의 나머지 절반을 차지하며 상기 제2 전기적 패드들을 마주보는 제1 보조 패드들 및 상기 제2 반도체 칩의 일측 에지의 나머지 절반을 차지하며 상기 제1 전기적 패드들을 마주보는 제2 보조 패드들을 포함하는 추가 패드; 그리고 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택과 전기적으로 연결된 제1 컨트롤러 및 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제2 칩 스택과 전기적으로 연결된 제2 컨트롤러를 포함하는 추가 칩 중에서 적어도 어느 하나를 더 포함할 수 있다.
본 발명에 의하면, 반도체 칩의 패드 배열을 개선시키므로써 반도체 패키지의 크기를 줄일 수 있고 이에 따라 반도체 제품의 소형화에 기여할 수 있는 효과가 있다. 아울러, 반도체 칩들이 차지하는 면적을 줄임과 동시에 효과적으로 와이어 본딩시킬 수 있어 수율을 향상시킬 수 있는 효과가 있다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 사시도들이다.
도 1c는 도 1a의 A1-A2선을 절취한 단면도이다.
도 1d는 도 1a의 B1-B2선을 절취한 단면도이다.
도 1e는 도 1a의 일부를 도시한 사시도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 2b는 도 2a의 A1-A2선을 절취한 단면도이다.
도 2c는 도 2a의 B1-B2선을 절취한 단면도이다.
도 2d는 도 2a의 변형예를 도시한 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 3b는 도 3a의 A1-A2선을 절취한 단면도이다.
도 3c는 도 3a의 B1-B2선을 절취한 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 4b는 도 4a의 A1-A2선을 절취한 단면도이다.
도 4c는 도 4a의 B1-B2선을 절취한 단면도이다.
도 4d는 도 4b의 변형예를 도시한 단면도이다.
도 4e는 도 4c의 변형예를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 6b는 도 6a의 A1-A2선을 절취한 단면도이다.
도 6c는 도 6a의 B1-B2선을 절취한 단면도이다.
도 6d는 도 6b의 변형예를 도시한 단면도이다.
도 6e는 도 6c의 변형예를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 8b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 계단식 적층 구조를 갖는 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 사시도들이다. 도 1c는 도 1a의 A1-A2선을 절취한 단면도이다. 도 1d는 도 1a의 B1-B2선을 절취한 단면도이다. 도 1e는 도 1a의 일부를 도시한 사시도이다.
도 1a, 1b, 1c 및 1d를 참조하면, 반도체 패키지(11)는 인쇄회로기판과 같은 패키지 기판(300) 상에 복수개의 제1 반도체 칩들(101)이 적층된 제1 칩 스택(100)과 복수개의 제2 반도체 칩들(201)이 적층된 제2 칩 스택(200)을 포함할 수 있다. 제1 반도체 칩들(101)과 제2 반도체 칩들(201)은 메모리 칩, 로직 칩, 혹은 이들의 조합을 포함할 수 있다. 제1 칩 스택(100)과 제2 칩 스택(200)은 동일한 계단식 구조를 가지며, 패키지 기판(300)에 접착될 수 있다. 제1 칩 스택(100)과 제2 칩 스택(200)은 패키지 기판(300)으로부터 동일하거나 혹은 서로 다른 전기적 신호를 인가받을 수 있다.
제1 반도체 칩들(101) 간에 그리고 제1 칩 스택(100)이 패키지 기판(300)에 접착될 수 있도록 제1 반도체 칩들(101) 각각의 하면 상에 제1 접착막(103)이 제공될 수 있다. 마찬가지로 제2 반도체 칩들(201) 간에 그리고 제2 칩 스택(200)이 패키지 기판(300)에 접착될 수 있도록 제2 반도체 칩들(201) 각각의 하면 상에 제2 접착막(203)이 제공될 수 있다.
제1 반도체 칩들(101)은 에지 패드 구조, 가령 제1 반도체 칩(101)의 어느 하나의 에지에 패드가 제한적으로 제공된 구조를 가질 수 있다. 예컨대, 제1 반도체 칩들(101) 각각은 상면의 일측 에지(예: 우측 에지) 상에 제공된 제1 전기적 패드들(105)과 제1 더미 패드들(107)을 포함할 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 집적회로와 전기적으로 연결될 수 있고, 제1 더미 패드들(107)은 집적회로와 전기적으로 연결되지 아니할 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 에지의 절반을 차지하고 제1 더미 패드들(107)은 그 에지의 나머지 절반을 차지할 수 있다.
제2 반도체 칩들(201) 각각은 상면의 일측 에지(예: 우측 에지) 상에 제공된 제2 전기적 패드들(205)과 제2 더미 패드들(207)을 포함하는 에지 패드 구조를 가질 수 있다. 제2 전기적 패드들(205)은 제2 반도체 칩(201)의 집적회로와 전기적으로 연결되고 제2 반도체 칩(201)의 에지의 절반을 차지할 수 있다. 제2 더미 패드들(207)은 제2 반도체 칩(201)의 집적회로와 전기적으로 연결되지 아니하며 제2 반도체 칩(201)의 그 에지의 나머지 절반을 차지할 수 있다.
제1 반도체 칩들(101)은 제1 전기적 및 더미 패드들(105,107)이 노출되도록 계단식으로 그리고 계단 방향이 변경되도록 적층될 수 있다. 예컨대, 도 1c 혹은 1d에서 도시된 것처럼, 패키지 기판(300) 상에서 복수개(예: 4개)의 제1 반도체 칩들(101)이 바로 아래의 제1 반도체 칩(101)의 제1 전기적 및 더미 패드들(105,107)이 보이도록 오른쪽으로 올라가는(혹은 왼쪽으로 내려가는) 캐스케이드(cascade) 형태로 적층되어 제1 하부 스택(100a)을 이룰 수 있다.
제1 하부 스택(100a) 상에서 복수개(예: 4개)의 제1 반도체 칩들(101)이 바로 아래의 제1 반도체 칩(101)의 제1 전기적 및 더미 패드들(105,107)이 보이도록 왼쪽으로 올라가는(혹은 오른쪽으로 내려가는) 캐스케이드 형태로 적층되어 제1 상부 스택(100b)을 이룰 수 있다. 제1 하부 스택(100a) 상에 제1 상부 스택(100b)이 적층되어 좌측은 함몰되고 우측은 돌출된 제1 노우즈(101)를 갖는 제1 칩 스택(100)이 구현될 수 있다.
제1 반도체 칩들(101)의 적층 방식과 동일하거나 유사하게 제2 반도체 칩들(201)이 적층되므로써 제2 전기적 및 더미 패드들(205,207)이 노출될 수 있다. 예컨대, 도 1c 혹은 1d에서 도시된 것처럼, 패키지 기판(300) 상에서 복수개(예: 4개)의 제2 반도체 칩들(201)이 오른쪽으로 올라가는(혹은 왼쪽으로 내려가는) 캐스케이드 형태로 적층되어 제2 하부 스택(200a)을 이룰 수 있다.
제2 하부 스택(200a) 상에서 복수개(예: 4개)의 제2 반도체 칩들(201)이 왼쪽으로 올라가는(혹은 오른쪽으로 내려가는) 캐스케이드 형태로 적층되어 제2 상부 스택(200b)을 이룰 수 있다. 제2 하부 스택(200a) 상에 제2 상부 스택(200b)이 적층되어 좌측은 함몰되고 우측은 돌출된 제2 노우즈(201)를 갖는 제2 칩 스택(200)이 구현될 수 있다.
상술한 것처럼, 제1 칩 스택(100)과 제2 칩 스택(200)은 동일한 방식으로 적층된 구조를 가지며, 제1 반도체 칩들(101)과 제2 반도체 칩들(201)은 동일하게 에지 패드를 구조를 가질 수 있다. 제1 칩 스택(100)과 제2 칩 스택(200)은 패키지 기판(300) 상에서 옆으로 나란하게 실장될 수 있다. 본 실시예에 따르면, 제1 노우즈(101)는 제2 칩 스택(200)의 좌측 함몰부 내로 삽입될 수 있어, 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)이 노출되지 않을 정도로 제1 노우즈(101)는 제2 하부 스택(200a)과 일부 오버랩될 수 있다. 이에 따라 제1 칩 스택(100)과 제2 칩 스택(200)이 패키지 기판(300)에서 차지하는 면적이 최소화될 수 있다. 다른 예로, 제1 칩 스택(100)과 제2 칩 스택(200)은 제1 노우즈(101)가 제2 하부 칩(200a)과 오버랩되지 아니하여 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)이 노출될 수 있다.
제2 상부 스택(200b)을 이루는 제2 반도체 칩들(201)은, 도 1a 및 1c에 도시된 것처럼, 제2 전기적 패드들(205)에 접속되고 패키지 기판(300)의 우측 에지로 연장된 제2 상부 본딩 와이어들(425b)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다.
제2 하부 스택(200a)을 이루는 제2 반도체 칩들(201)은, 도 1b 및 1d에 도시된 것처럼, 제2 전기적 패드들(205)에 접속되고 패키지 기판(300)의 센터로 연장된 제2 하부 본딩 와이어들(425a)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다.
제1 하부 스택(100a)을 이루는 제1 반도체 칩들(101)은, 도 1b 및 1d에 도시된 바와 같이, 제1 전기적 패드들(105)에 접속되고 패키지 기판(300)의 좌측 에지로 연장된 제1 하부 본딩 와이어들(415a)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다.
제1 상부 스택(100b)을 이루는 제1 반도체 칩들(101)은, 도 1a 및 1c에 도시된 바와 같이, 제2 칩 스택(200)의 제2 하부 스택(200a)에 제공된 제2 더미 패드들(207)을 이용하여 패키지 기판(300)에 전기적으로 연결될 수 있다. 예컨대, 도 1c에 도시된 바와 같이, 제1 칩 스택(100)의 제1 노우즈(101)에 의해 패키지 기판(300)이 가려질 수 있다. 그러므로, 제1 상부 스택(100b)을 이루는 제1 반도체 칩들(101)의 제1 전기적 패드들(105)에 접속되는 제1 상부 본딩 와이어들(415b)은 패키지 기판(300)에 직접 연결되는 것이 곤란해질 수 있다.
본 실시예에 따르면, 도 1e에 도시된 바와 같이, 제1 상부 스택(100b)의 제1 전기적 패드들(105)은 제2 하부 스택(200a)의 제2 더미 패드들(207)과 대면할 수 있다. 그러므로, 제1 상부 스택(100b)을 이루는 제1 반도체 칩들(101)은 제1 전기적 패드들(105)에 접속되고 제2 더미 패드들(207)에 더 접속되어 패키지 기판(300)의 센터로 연장된 제1 상부 본딩 와이어들(415b)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다.
제2 하부 스택(200a)은 제2 상부 스택(200b)과 패키지 기판(300)으로부터 동일한 전기적 신호를 인가받거나 혹은 서로 다른 전기적 신호를 인가받을 수 있다. 유사하게, 제1 하부 스택(100a)은 제1 상부 스택(100b)과 패키지 기판(300)으로부터 동일한 전기적 신호를 인가받거나 혹은 서로 다른 전기적 신호를 인가받을 수 있다.
(제2 실시예)
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다. 도 2b는 도 2a의 A1-A2선을 절취한 단면도이다. 도 2c는 도 2a의 B1-B2선을 절취한 단면도이다. 도 2d는 도 2a의 변형예를 도시한 단면도이다.
도 2a, 2b 및 2c를 참조하면, 반도체 패키지(12)는 패키지 기판(300) 상에 복수개의 제1 반도체 칩들(101)이 적층된 제1 칩 스택(100)과 복수개의 제2 반도체 칩들(201)이 적층된 제2 칩 스택(200)을 포함할 수 있다. 제1 칩 스택(100)과 제2 칩 스택(200)은 동일한 계단식 구조를 가지며, 패키지 기판(300)에 와이어 본딩될 수 있다.
제1 반도체 칩들(101)은 에지 패드 구조를 가질 수 있다. 예컨대, 제1 반도체 칩들(101) 각각은 상면의 일측 에지(예: 우측 에지) 상에 제공된 제1 전기적 패드들(105)을 포함할 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 에지 절반을 차지할 수 있다.
제2 반도체 칩들(201) 각각은 상면의 일측 에지(예: 좌측 에지) 상에 제공된 제2 전기적 패드들(205)을 포함하는 에지 패드 구조를 가질 수 있다. 제2 전기적 패드들(205)은 제2 반도체 칩(201)의 에지의 절반을 차지할 수 있다.
제1 반도체 칩들(101)은 제1 전기적 패드들(105)이 노출되도록 계단식으로 적층될 수 있다. 예컨대, 패키지 기판(300) 상에서 복수개(예: 4개)의 제1 반도체 칩들(101)이 바로 아래의 제1 반도체 칩(101)의 제1 전기적 패드(105)가 보이도록 왼쪽으로 올라가는(혹은 오른쪽으로 내려가는) 캐스케이드(cascade) 형태로 적층되어 제1 하부 스택(100a)을 이룰 수 있다. 제1 하부 스택(100a) 상에서 복수개(예: 4개)의 제1 반도체 칩들(101)이 바로 아래의 제1 반도체 칩(101)의 제1 전기적 패드(105)가 보이도록 왼쪽으로 올라가는(혹은 오른쪽으로 내려가는) 캐스케이드 형태로 적층되어 제1 하부 스택(100a)과 동일한 구조를 갖는 제1 상부 스택(100b)을 이룰 수 있다. 제1 하부 스택(100a) 상에 제1 상부 스택(100b)이 적층되어 2개의 계단 구조가 오버랩된 제1 칩 스택(100)이 구현될 수 있다.
제1 반도체 칩들(101)의 적층 방식과 동일하거나 유사하게 제2 반도체 칩들(201)이 적층되므로써 제2 전기적 패드들(205)이 노출될 수 있다. 예컨대, 패키지 기판(300) 상에서 복수개(예: 4개)의 제2 반도체 칩들(201)이 오른쪽으로 올라가는(혹은 왼쪽으로 내려가는) 캐스케이드 형태로 적층되어 제2 하부 스택(200a)을 이룰 수 있다. 제2 하부 스택(200a) 상에서 복수개(예: 4개)의 제2 반도체 칩들(201)이 오른쪽으로 올라가는(혹은 왼쪽으로 내려가는) 캐스케이드 형태로 적층되어 제2 하부 스택(200a)과 동일한 구조를 갖는 제2 상부 스택(200b)을 이룰 수 있다. 제2 하부 스택(200a) 상에 제2 상부 스택(200b)이 적층되어 2개의 계단 구조가 오버랩된 제2 칩 스택(200)이 구현될 수 있다.
전술한 것처럼 제1 칩 스택(100)과 제2 칩 스택(200)은 동일한 방식으로 적층된 구조를 가지며, 제1 반도체 칩들(101)과 제2 반도체 칩들(201)은 동일하게 에지 패드를 구조를 가질 수 있다. 제1 칩 스택(100)과 제2 칩 스택(200)은 패키지 기판(300) 상에서 옆으로 나란하게 실장될 수 있다.
제1 칩 스택(100)과 제2 칩 스택(200)은 대칭을 이룰 수 있다. 가령, 제1 칩 스택(100)은 왼쪽으로 올라가는 계단 구조를 가질 수 있으므로 제1 칩 스택(100)의 제1 전기적 패드들(105)은 B1-B2선을 따라 배치될 수 있다. 제2 칩 스택(200)은 오른쪽으로 올라가는 계단 구조를 가질 수 있으므로, 제2 칩 스택(200)의 제2 전기적 패드들(205)은 A1-A2선을 따라 배치될 수 있다. 상기와 같은 대칭 구조에 의해, 제1 칩 스택(100)의 제1 전기적 패드들(105)이 있는 에지는 제2 칩 스택(200)의 패드가 없는 에지와 대면하고, 제2 칩 스택(200)의 제2 전기적 패드들(205)의 있는 에지는 제1 칩 스택(100)의 패드가 없는 에지와 대면할 수 있다.
제2 반도체 칩들(201)은, 도 2b에 도시된 바와 같이, 제2 전기적 패드들(205)에 접속되고 패키지 기판(300)의 센터로 연장된 제2 본딩 와이어들(425)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다. 제2 본딩 와이어들(425)은 도 2a에서 알 수 있듯이 패키지 기판(300)의 센터 중 A1-A2선 상의 일측에 연결될 수 있다.
제1 반도체 칩들(101)은, 도 2c에 도시된 것처럼, 제1 전기적 패드들(105)에 접속되고 패키지 기판(300)의 센터로 연장된 제1 본딩 와이어들(415)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다. 제1 본딩 와이어들(415)은 도 2a에서 볼 수 있는 것처럼 패키지 기판(300)의 센터 중 B1-B2선 상의 타측에 연결될 수 있다. 이처럼 제1 본딩 와이어들(415)과 제2 본딩 와이어들(425)은 상호 간섭이나 접촉 현상없이 패키지 기판(300)의 센터에 연결될 수 있다.
본 실시예에 따르면, 제1 및 제2 본딩 와이어들(415,425)은 패키지 기판(300)의 센터로 연결되고 패키지 기판(300)의 양측 가장자리로 연결되지 않을 수 있다. 그러므로 패키지 기판(300)의 양측 가장자리의 면적이 최소화될 수 있어 반도체 패키지(12)의 크기가 줄어들거나 최소화될 수 있다.
도 2b에 도시된 것처럼, 제2 하부 스택(200a)과 연결된 본딩 와이어들(425)은 제2 상부 스택(200b)과 연결된 본딩 와이어들(425)과 분리되어 패키지 기판(300)에 전기적으로 연결될 수 있다. 이에 따라, 제2 하부 스택(200a)과 제2 상부 스택(200b)은 패키지 기판(300)으로부터 독립적인 전기적 신호를 각각 인가받을 수 있다. 다른 예로, 제2 하부 스택(200a)과 연결된 본딩 와이어들(425)은 제2 상부 스택(200b)과 연결된 본딩 와이어들(425)과 합체되어 패키지 기판(300)에 전기적으로 연결될 수 있다. 이에 따라, 제2 하부 스택(200a)과 제2 상부 스택(200b)은 패키지 기판(300)으로부터 동일한 전기적 신호를 인가받을 수 있다.
유사하게, 도 2c에 도시된 것처럼, 제1 하부 스택(100a)과 연결된 본딩 와이어들(415)은 제1 상부 스택(100b)과 연결된 본딩 와이어들(415)과 분리되어 패키지 기판(300)에 전기적으로 연결되므로써, 제1 하부 스택(100a)과 제1 상부 스택(100b)은 패키지 기판(300)으로부터 독립적인 전기적 신호를 각각 인가받을 수 있다. 다른 예로, 제1 하부 스택(100a)과 연결된 본딩 와이어들(415)은 제1 상부 스택(100b)과 연결된 본딩 와이어들(415)과 합체되어 패키지 기판(300)에 전기적으로 연결되므로써, 제1 하부 스택(100a)과 제1 상부 스택(100b)은 패키지 기판(300)으로부터 동일한 전기적 신호를 인가받을 수 있다.
상기와 같은 본딩 와이어들(415,425)의 패키지 기판(300)으로의 전기적 접속 양상과 스택들(100a,100b,200a,200b)의 동작 태양은 본 명세서에 개시된 모든 실시예들에 동일 또는 유사하게 적용될 수 있다.
다른 예로, 제1 칩 스택(100)은 제1 하부 스택(100a)으로 구성되고 제2 칩 스택(200)은 제2 하부 스택(200a)으로 구성될 수 있다. 예컨대, 도 2d에 도시된 것처럼, 반도체 패키지(18)는 패키지 기판(300) 상에 왼쪽으로 올라가는(혹은 오른쪽으로 내려가는) 캐스케이드 형태로 적층된 제1 반도체 칩들(101)로 구성된 제1 칩 스택(100)과, 오른쪽으로 올라가는(혹은 왼쪽으로 내려가는) 캐스케이드 형태로 적층된 제2 반도체 칩들(201)로 구성된 제2 칩 스택(200)을 포함할 수 있다. 반도체 패키지(12)에 대한 설명은 반도체 패키지(18)에 동일하거나 유사하게 적용될 수 있다.
(제3 실시예)
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다. 도 3b는 도 3a의 A1-A2선을 절취한 단면도이다. 도 3c는 도 3a의 B1-B2선을 절취한 단면도이다.
도 3a, 3b 및 3c를 참조하면, 반도체 패키지(13)는 도 2a의 반도체 패키지(12)와 유사하게 패키지 기판(300) 상에 실장된 제1 칩 스택(100)과 제2 칩 스택(200)을 포함할 수 있다. 제1 칩 스택(100)은 계단 구조를 이루도록 적층된 제1 반도체 칩들(101)을 갖는 제1 하부 스택(100a)과 제1 상부 스택(100b)을 포함할 수 있다. 제2 칩 스택(200)은 계단 구조를 이루도록 적층된 제2 반도체 칩들(201)을 갖는 제2 하부 스택(200a)과 제2 상부 스택(200b)을 포함할 수 있다.
제1 반도체 칩들(101) 각각은 그 상면의 에지(예: 우측 에지) 상에 제공된 제1 전기적 패드들(105)과 제1 보조 패드들(106)을 포함하는 에지 패드 구조를 가질 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 상면 에지의 절반을 차지하며 제1 보조 패드들(106)은 그 에지의 나머지 절반을 차지할 수 있다. 일례로서, 제1 보조 패드들(106)의 수는 제1 전기적 패드들(105)의 수보다 작을 수 있다. 제1 보조 패드들(106)의 피치는 제1 전기적 패드들(105)의 피치보다 클 수 있다. 제1 보조 패드(106)는 제1 반도체 칩(101)의 집적회로와 전기적으로 연결되어 전기적 신호(예: 파워 신호, 접지 신호, 데이터 신호)의 입출력 기능을 가질 수 있다.
제2 반도체 칩들(201) 각각은 그 상면의 에지(예: 좌측 에지) 상에 제공된 제2 전기적 패드들(205)과 제2 보조 패드들(206)을 포함하는 에지 패드 구조를 가질 수 있다. 제2 전기적 패드들(205)은 제2 반도체 칩(201)의 상면 에지의 절반을 차지하며 제2 보조 패드들(206)은 그 에지의 나머지 절반을 차지할 수 있다. 제2 본딩 와이어들(425)의 수와 피치는 제1 본딩 와이어들(415)의 수와 피치와 동일하거나 유사할 수 있다. 제2 보조 패드들(206)의 수와 피치는 제2 전기적 패드들(105)의 수와 피치보다 각각 작고 클 수 있다. 제2 보조 패드(206)는 제2 반도체 칩(201)의 집적회로와 전기적으로 연결되어 전기적 신호(예: 파워 신호, 접지 신호, 데이터 신호)의 입출력 기능을 가질 수 있다.
제1 칩 스택(100)과 제2 칩 스택(200)은 대칭을 이룰 수 있다. 가령, 제1 칩 스택(100)은 왼쪽으로 올라가는 계단 구조를 제2 칩 스택(200)은 오른쪽으로 올라가는 계단 구조를 가질 수 있다. 제1 칩 스택(100)의 제1 전기적 패드들(105)은 B1-B2선을 따라 배치되고 제1 보조 패드들(106)은 A1-A2선을 따라 배치될 수 있다. 제2 칩 스택(200)의 제2 전기적 패드들(205)은 A1-A2선을 따라 배치되고 제2 보조 패드들(206)은 B1-B2선을 따라 배치될 수 있다. 이에 따라, 제1 전기적 패드들(105)은 제2 보조 패드들(206)을 마주보고, 제2 전기적 패드들(205)은 제1 보조 패드들(106)을 마주볼 수 있다.
제2 반도체 칩들(201)은, 도 3b에 도시된 바와 같이, 제2 전기적 패드들(205)에 접속되고 패키지 기판(300)의 센터로 연장된 제2 본딩 와이어들(425)을 통해 그리고, 도 3c에 도시된 바와 같이, 제2 보조 패드들(206)에 접속되고 패키지 기판(300)의 센터로 연장된 제2 보조 본딩 와이어들(426)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다. 도 3a에서 알 수 있듯이, 제2 본딩 와이어들(425)은 패키지 기판(300)의 센터 중 A1-A2선 상의 센터의 일측에 연결되고 제2 보조 본딩 와이어들(426)은 패키지 기판(300)의 센터 중 B1-B2선 상의 타측에 연결될 수 있다.
제1 반도체 칩들(101)은, 도 3c에 도시된 것처럼, 제1 전기적 패드들(105)에 접속되고 패키지 기판(300)의 센터로 연장된 제1 본딩 와이어들(415)을 통해 그리고, 도 3b에 도시된 것처럼, 제1 보조 패드들(106)에 접속되고 패키지 기판(300)의 센터로 연장된 제1 보조 본딩 와이어들(416)을 통해 패키지 기판(300)에 전기적으로 연결될 수 있다. 도 3a에서 볼 수 있는 것처럼, 제1 본딩 와이어들(415)은 패키지 기판(300)의 센터 중 B1-B2선 상의 타측에 연결되고 제1 보조 본딩 와이어들(416)은 패키지 기판(300)의 센터 중 A1-A2선 상의 일측에 연결될 수 있다.
이처럼, 제1 및 제2 본딩 와이어들(415,425)과 제1 및 제2 보조 본딩 와이어들(416,426)은 패키지 기판(300)의 센터로 연결되고 패키지 기판(300)의 양측 가장자리로 연결되지 않을 수 있다. 그러므로 패키지 기판(300)의 양측 가장자리의 면적이 최소화될 수 있어 반도체 패키지(13)의 크기가 줄어들거나 최소화될 수 있다.
(제4 실시예와 그 변형예들)
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다. 도 4b는 도 4a의 A1-A2선을 절취한 단면도이다. 도 4c는 도 4a의 B1-B2선을 절취한 단면도이다. 도 4d는 도 4b의 변형예를 도시한 단면도이고, 도 4e는 도 4c의 변형예를 도시한 단면도이다.
도 4a, 4b 및 4c를 참조하면, 반도체 패키지(13)는 도 2a의 반도체 패키지(12)와 유사하게 패키지 기판(300) 상에 실장된 제1 칩 스택(100)과 제2 칩 스택(200)을 포함할 수 있다. 제1 칩 스택(100)은 계단 구조를 이루도록 적층된 제1 반도체 칩들(101)을 갖는 제1 하부 스택(100a)과 제1 상부 스택(100b)을 포함할 수 있다. 제2 칩 스택(200)은 계단 구조를 이루도록 적층된 제2 반도체 칩들(201)을 갖는 제2 하부 스택(200a)과 제2 상부 스택(200b)을 포함할 수 있다.
제1 반도체 칩들(101) 각각은 그 상면의 에지(예: 우측 에지) 상에 제공된 제1 전기적 패드들(105)를 포함하는 에지 패드 구조를 가질 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 상면 에지의 절반을 차지할 수 있다. 제2 반도체 칩들(201) 각각은 그 상면의 에지(예: 좌측 에지) 상에 제공된 제2 전기적 패드들(205)을 포함하는 에지 패드 구조를 가질 수 있다. 제2 전기적 패드들(205)은 제2 반도체 칩(201)의 상면 에지의 절반을 차지할 수 있다.
제1 칩 스택(100)과 제2 칩 스택(200)은 대칭을 이룰 수 있다. 가령, 제1 칩 스택(100)은 왼쪽으로 올라가는 계단 구조를 제2 칩 스택(200)은 오른쪽으로 올라가는 계단 구조를 가질 수 있다. 제1 칩 스택(100)의 제1 전기적 패드들(105)은 B1-B2선을 따라 배치되고 제2 칩 스택(200)의 제2 전기적 패드들(205)은 A1-A2선을 따라 배치될 수 있다. 이러한 대칭 구조에 의해, 제1 칩 스택(100)의 제1 전기적 패드들(105)은 제2 칩 스택(200)의 패드가 없는 에지를 마주볼 수 있다. 마찬가지로, 제2 칩 스택(200)의 제2 전기적 패드들(205)은 제1 칩 스택(100)의 패드가 없는 에지를 마주볼 수 있다.
반도체 패키지(14)는 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)의 센터 상에 제공된 제1 컨트롤러(500)와 제2 컨트롤러(600)를 더 포함할 수 있다. 제1 컨트롤러(500)는 패키지 기판(300)의 센터 중 B1-B2선 상의 타측 상에 실장되어 제1 칩 스택(100)과 전기적으로 연결될 수 있다. 제2 컨트롤러(600)는 패키지 기판(300)의 센터 중 A1-A2선 상의 일측 상에 실장되어 제2 칩 스택(200)과 전기적으로 연결될 수 있다.
제1 및 제2 컨트롤러들(500,600)은 도 4b 및 4c에 도시된 것처럼 패키지 기판(300)에 와이어 본딩될 수 있다.
제2 컨트롤러(600)는, 도 4b에 도시된 바와 같이, 접착막(603)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(615)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 본딩 와이어들(615)은 제2 컨트롤러(600)와 제1 칩 스택(100) 사이의 패키지 기판(300)에 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 제2 컨트롤러(600)를 연결하는 제2 본딩 와이어들(425)을 통해 제2 컨트롤러(600)에 전기적으로 연결될 수 있다.
제1 컨트롤러(500)는, 도 4c에 도시된 바와 같이, 접착막(503)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(515)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 본딩 와이어들(515)은 제1 컨트롤러(500)와 제2 칩 스택(200) 사이의 패키지 기판(300)에 연결될 수 있다. 제1 칩 스택(100)은 제1 전기적 패드들(105)과 제1 컨트롤러(500)를 연결하는 제1 본딩 와이어들(415)을 통해 제1 컨트롤러(500)에 전기적으로 연결될 수 있다.
이처럼 제1 칩 스택(100)은 제1 컨트롤러(500)의 매개하에 패키지 기판(300)과 전기적으로 연결되고, 제2 칩 스택(200)은 제2 컨트롤러(600)의 매개하에 패키지 기판(300)과 전기적으로 연결될 수 있다. 본 실시예에 따르면, 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)의 센터 상에 제1 및 제2 컨트롤러들(500,600)을 배치하므로써, 반도체 패키지(14)의 크기 증가없이 패키지 기판(300)의 면적 활용성을 높일 수 있다.
다른 예로, 제1 및 제2 컨트롤러들(500,600)은 도 4d 및 4e에 도시된 바와 같이 패키지 기판(300)에 플립칩 본딩될 수 있다.
제2 컨트롤러(600)는, 도 4d에 도시된 바와 같이, 패키지 기판(300)의 센터 상에 제공되고 솔더볼들(604)을 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 패키지 기판(300)을 연결하는 제2 본딩 와이어들(425)을 통해 제2 컨트롤러(600)에 전기적으로 연결될 수 있다.
제1 컨트롤러(500)는, 도 4e에 도시된 바와 같이, 패키지 기판(300)의 센터 상에 제공되고 솔더볼들(504)을 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 제1 칩 스택(100)은 제1 전기적 패드들(105)과 패키지 기판(300)을 연결하는 제1 본딩 와이어들(415)을 통해 제1 컨트롤러(500)에 전기적으로 연결될 수 있다.
(제5 실시예)
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 5를 참조하면, 반도체 패키지(15)는 도 4a의 반도체 패키지(14)와 동일하거나 유사한 구조를 가질 수 있다. 반도체 패키지(15)는, 반도체 패키지(14)와 다르게, 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)의 센터 상에 제공된 공통 컨트롤러(700)를 포함할 수 있다. 공통 컨트롤러(700)는 접착막(703)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(715)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 다른 예로, 공통 컨트롤러(700)는 도 4d 및 4e에서처럼 패키지 기판(300)에 플립칩 본딩될 수 있다.
공통 컨트롤러(700)는 제1 칩 스택(100) 및 제2 칩 스택(200)과 전기적으로 연결될 수 있다. 가령, 제1 칩 스택(100)은 제1 전기적 패드들(105)과 공통 컨트롤러(700)를 연결하는 제1 본딩 와이어들(415)를 통해 공통 컨트롤러(700)에 전기적으로 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 공통 컨트롤러(700)를 연결하는 제2 본딩 와이어들(425)를 통해 공통 컨트롤러(700)에 전기적으로 연결될 수 있다.
(제6 실시예)
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다. 도 6b는 도 6a의 A1-A2선을 절취한 단면도이다. 도 6c는 도 6a의 B1-B2선을 절취한 단면도이다. 도 6d는 도 6b의 변형예를 도시한 단면도이고, 도 6e는 도 6c의 변형예를 도시한 단면도이다.
도 6a, 6b 및 6c를 참조하면, 반도체 패키지(16)는 도 3a의 반도체 패키지(13)와 유사하게 패키지 기판(300) 상에 실장된 제1 칩 스택(100)과 제2 칩 스택(200)을 포함할 수 있다. 제1 칩 스택(100)은 계단 구조를 이루도록 적층된 제1 반도체 칩들(101)을 갖는 제1 하부 스택(100a)과 제1 상부 스택(100b)을 포함할 수 있다. 제2 칩 스택(200)은 계단 구조를 이루도록 적층된 제2 반도체 칩들(201)을 갖는 제2 하부 스택(200a)과 제2 상부 스택(200b)을 포함할 수 있다.
제1 반도체 칩들(101) 각각은 제1 반도체 칩(101)의 상면 에지(예: 우측 에지) 상에 제공된 제1 전기적 패드들(105) 및 제1 보조 패드들(106)을 포함하는 에지 패드 구조를 가질 수 있다. 제1 전기적 패드들(105)은 제1 반도체 칩(101)의 상면 에지의 절반을 차지하고 제1 보조 패드들(106)은 그 에지의 나머지 절반을 차지할 수 있다. 제2 반도체 칩들(201) 각각은 제2 반도체 칩(201)의 상면 에지(예: 좌측 에지) 상에 제공된 제2 전기적 패드들(205)과 제2 보조 패드들(206)을 포함하는 에지 패드 구조를 가질 수 있다. 제2 전기적 패드들(205)은 제2 반도체 칩(201)의 상면 에지의 절반을 차지하고 제2 보조 패드들(206)은 그 에지의 나머지 절반을 차지할 수 있다.
제1 칩 스택(100)과 제2 칩 스택(200)은 대칭을 이룰 수 있다. 가령, 제1 칩 스택(100)은 왼쪽으로 올라가는 계단 구조를 제2 칩 스택(200)은 오른쪽으로 올라가는 계단 구조를 가질 수 있다. 제1 칩 스택(100)의 제1 전기적 패드들(105)은 B1-B2선을 따라 배치되고 제1 보조 패드들(106)은 A1-A2선을 따라 배치될 수 있다. 제2 칩 스택(200)의 제2 전기적 패드들(205)은 A1-A2선을 따라 배치되고 제2 보조 패드들(206)은 B1-B2선을 따라 배치될 수 있다. 이에 따라, 제1 전기적 패드들(105)은 제2 보조 패드들(206)을 마주보고, 제2 전기적 패드들(205)은 제1 보조 패드들(106)을 마주볼 수 있다.
반도체 패키지(16)는 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)의 센터 상에 제공된 제1 컨트롤러(500)와 제2 컨트롤러(600)를 더 포함할 수 있다. 제1 컨트롤러(500)는 패키지 기판(300)의 센터 중 B1-B2선 상의 타측 상에 실장되어 제1 칩 스택(100)과 전기적으로 연결될 수 있다. 제2 컨트롤러(600)는 패키지 기판(300)의 센터 중 A1-A2선 상의 일측 상에 실장되어 제2 칩 스택(200)과 전기적으로 연결될 수 있다.
제1 및 제2 컨트롤러들(500,600)은 도 6b 및 6c에 도시된 것처럼 패키지 기판(300)에 와이어 본딩될 수 있다.
제2 컨트롤러(600)는, 도 6b에 도시된 바와 같이, 접착막(603)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(615)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 본딩 와이어들(615)은 제2 컨트롤러(600)와 제1 칩 스택(100) 사이의 패키지 기판(300)에 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 제2 컨트롤러(600)를 연결하는 제2 본딩 와이어들(425)을 통해 제2 컨트롤러(600)에 전기적으로 연결될 수 있다. 제2 보조 패드들(206)에 접속되는 제2 보조 와이어들(426)은 도 6c에 도시된 바와 같이 제2 칩 스택(200)과 제1 컨트롤러(500) 사이의 패키지 기판(300)에 연결될 수 있다.
제1 컨트롤러(500)는, 도 6c에 도시된 바와 같이, 접착막(503)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(515)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 본딩 와이어들(515)은 제1 컨트롤러(500)와 제2 칩 스택(200) 사이의 패키지 기판(300)에 연결될 수 있다. 제1 칩 스택(100)은 제1 전기적 패드들(105)과 제1 컨트롤러(500)를 연결하는 제1 본딩 와이어들(415)? 통해 제1 컨트롤러(500)에 전기적으로 연결될 수 있다. 제1 보조 패드들(106)에 접속되는 제1 보조 본딩 와이어들(416)은 도 6b에 도시된 바와 같이 제1 칩 스택(100)과 제2 컨트롤러(600) 사이의 패키지 기판(300)에 연결될 수 있다.
다른 예로, 제1 및 제2 컨트롤러들(500,600)은 도 6d 및 6e에 도시된 바와 같이 패키지 기판(300)에 플립칩 본딩될 수 있다.
제2 컨트롤러(600)는, 도 6d에 도시된 바와 같이, 패키지 기판(300)의 센터 상에 제공되고 솔더볼들(604)을 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 패키지 기판(300)을 연결하는 제2 본딩 와이어들(425) 그리고 제2 보조 패드들(206)과 패키지 기판(300)을 연결하는 제2 보조 본딩 와이어들(426)을 통해 제2 컨트롤러(600)에 전기적으로 연결될 수 있다.
제1 컨트롤러(500)는, 도 6e에 도시된 바와 같이, 패키지 기판(300)의 센터 상에 제공되고 솔더볼들(504)을 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 제1 칩 스택(100)은 제1 전기적 패드들(105)과 패키지 기판(300)을 연결하는 제1 본딩 와이어들(415) 그리고 제1 보조 패드들(106)과 패키지 기판(300)을 연결하는 제1 보조 본딩 와이어들(416)을 통해 제1 컨트롤러(500)에 전기적으로 연결될 수 있다.
(제7 실시예)
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 7을 참조하면, 반도체 패키지(17)는 도 6a의 반도체 패키지(16)와 동일하거나 유사한 구조를 가질 수 있다. 반도체 패키지(17)는, 반도체 패키지(16)와 다르게, 제1 칩 스택(100)과 제2 칩 스택(200) 사이의 패키지 기판(300)의 센터 상에 제공된 공통 컨트롤러(700)를 포함할 수 있다. 공통 컨트롤러(700)는 접착막(703)에 의해 패키지 기판(300)의 센터 상에 실장되고 본딩 와이어들(715)를 통해 패키지 기판(300)과 전기적으로 연결될 수 있다. 다른 예로, 공통 컨트롤러(700)는 도 6d 및 6e에서처럼 패키지 기판(300)에 플립칩 본딩될 수 있다.
공통 컨트롤러(700)는 제1 칩 스택(100) 및 제2 칩 스택(200)과 전기적으로 연결될 수 있다. 가령, 제1 칩 스택(100)은 제1 전기적 패드들(105)과 공통 컨트롤러(700)를 연결하는 제1 본딩 와이어들(415) 그리고 제1 보조 패드들(106)과 공통 컨트롤러(700)를 연결하는 제1 보조 본딩 와이어들(416)을 통해 공통 컨트롤러(700)에 전기적으로 연결될 수 있다. 제2 칩 스택(200)은 제2 전기적 패드들(205)과 공통 컨트롤러(700)를 연결하는 제2 본딩 와이어들(425) 그리고 제2 보조 패드들(206)과 공통 컨트롤러(700)를 연결하는 제2 보조 본딩 와이어들(426)을 통해 공통 컨트롤러(700)에 전기적으로 연결될 수 있다.
(응용예)
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 8b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 패키지들(11-18) 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 중앙처리장치(1222)는 본 발명의 실시예들에 따른 반도체 패키지들(11-18) 중 적어도 하나를 포함할 수 있다.
도 8b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지들(11-18) 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320)과, 중앙처리장치(1330)와, 램(1340)과, 그리고 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 8a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 패키지들(11-18) 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 패키지 기판 상에 나란히 실장되고 각각 상기 패키지 기판에 와이어 본딩된 제1 칩 스택과 제2 칩 스택을 포함하고,
    상기 제1 및 제2 칩 스택들 각각은 상기 패키지 기판 상에서 계단식으로 수직 적층된 복수개의 반도체 칩들을 포함하고, 상기 반도체 칩은 어느 하나의 상면 에지에 제공된 그리고 상기 에지의 절반을 차지하는 전기적 패드들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 칩 스택은:
    상기 패키지 기판 상에 복수개의 제1 하부 반도체 칩들이 계단식으로 적층된 제1 하부 스택과; 그리고
    상기 제1 하부 스택 상에 복수개의 제1 상부 반도체 칩들이 계단식으로 적층된 제1 상부 스택을 포함하고,
    상기 제1 하부 스택은 상기 패키지 기판 상에서 상기 제1 칩 스택으로부터 상기 제2 칩 스택을 향하는 제1 방향을 따라 올라가는 계단 구조를 이루고, 그리고
    상기 제1 상부 스택은 상기 제1 하부 스택 상에서 상기 제2 칩 스택으로부터 상기 제1 칩 스택을 향하는 제2 방향을 따라 올라가는 계단 구조를 이루는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 칩 스택은:
    상기 패키지 기판 상에 복수개의 제2 하부 반도체 칩들이 계단식으로 적층된 제2 하부 스택과; 그리고
    상기 제2 하부 스택 상에 복수개의 제2 상부 반도체 칩들이 계단식으로 적층된 제2 상부 스택을 포함하고,
    상기 제2 하부 스택은 상기 패키지 기판 상에서 상기 제1 방향을 따라 올라가는 계단 구조를 이루고, 그리고
    상기 제2 상부 스택은 상기 제2 하부 스택 상에서 상기 제2 방향을 따라 올라가는 계단 구조를 이루는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 상부 반도체 칩은 상기 제1 상부 반도체 칩의 상면 에지의 절반을 차지하는 제1 상부 전기적 패드들과 상기 제1 상부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 상부 더미 패드들을 포함하고, 그리고
    상기 제2 하부 반도체 칩은 상기 제2 하부 반도체 칩의 상면 에지의 절반을 차지하는 제2 하부 전기적 패드들과 상기 제2 하부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 하부 더미 패드들을 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 상부 전기적 패드들 및 상기 제1 상부 더미 패드들은 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터를 향해 상기 제1 방향을 따라 내려가는 계단식으로 배치되고, 그리고
    상기 제2 하부 전기적 패드들 및 상기 제2 하부 더미 패드들은 상기 패키지 기판의 센터를 향해 상기 제2 방향을 따라 내려가는 계단식으로 배치되고,
    상기 제1 상부 전기적 패드들은 상기 제2 하부 더미 패드들을 마주보고, 상기 제1 상부 더미 패드들은 상기 제2 하부 전기적 패드들을 마주보는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 상부 전기적 패드들에 접속되고 상기 패키지 기판의 센터에 연결되는 제1 상부 본딩 와이어들과; 그리고
    상기 제2 하부 전기적 패드들에 접속되고 상기 패키지 기판의 센터에 연결되는 제2 하부 본딩 와이어들을 더 포함하고,
    상기 제1 상부 본딩 와이어들은 상기 제1 상부 전기적 패드들로부터 연장되어 상기 제2 하부 더미 패드에 더 접속되고, 그리고 상기 제2 하부 더미 패드들로부터 더 연장되어 상기 패키지 기판의 센터에 접속되는 반도체 패키지.
  7. 제4항에 있어서,
    상기 제1 하부 반도체 칩은 상기 제1 하부 반도체 칩의 상면 에지의 절반을 차지하는 제1 하부 전기적 패드와 상기 제1 하부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 하부 더미 패드들을 포함하고, 그리고
    상기 제2 상부 반도체 칩은 상기 제2 상부 반도체 칩의 상면 에지의 절반을 차지하는 제2 상부 전기적 패드와 상기 제2 상부 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 상부 더미 패드들을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 하부 전기적 패드들 및 상기 제1 하부 더미 패드들은 상기 패키지 기판의 제1 에지를 향해 상기 제2 방향을 따라 내려가는 계단식으로 배치되고, 그리고
    상기 제2 상부 전기적 패드들 및 상기 제2 상부 더미 패드들은 상기 제1 에지의 반대측의 상기 패키지 기판의 제2 에지를 향해 상기 제1 방향을 따라 내려가는 계단식으로 배치되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 하부 전기적 패드들에 접속되고 상기 패키지 기판의 제1 에지에 연결되는 제1 하부 본딩 와이어들과; 그리고
    상기 제2 상부 전기적 패드들에 접속되고 상기 패키지 기판의 제2 에지에 연결되는 제2 상부 본딩 와이어들을;
    더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 칩 스택은 상기 제1 칩 스택으로부터 상기 제2 칩 스택을 향하는 제1 방향을 따라 내려가는 계단식으로 상기 패키지 기판 상에 적층된 복수개의 제1 반도체 칩들을 포함하고,
    상기 제2 칩 스택은 상기 제2 칩 스택으로부터 상기 제1 칩 스택을 향하는 제2 방향을 따라 내려가는 계단식으로 상기 패키지 기판 상에 적층된 복수개의 제2 반도체 칩들을 포함하고,
    상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터를 중심으로 상기 제1 칩 스택과 상기 제2 칩 스택은 대칭을 이루는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면 에지의 절반을 차지하는 제1 전기적 패드들을 포함하고,
    상기 제2 반도체 칩은 상기 제2 반도체 칩의 상면 에지의 절반을 차지하는 제2 전기적 패드들을 포함하고,
    상기 제1 전기적 패드들은 상기 제2 전기적 패드들이 형성되지 아니한 상기 제2 반도체 칩의 상면 에지의 나머지 절반을 마주보고,
    상기 제2 전기적 패드들은 상기 제1 전기적 패드들이 형성되지 아니한 상기 제1 반도체 칩의 상면 에지의 나머지 절반을 마주보는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 전기적 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 절반에 대응하는 제1 영역에 연결되는 제1 본딩 와이어들과; 그리고
    상기 제2 전기적 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 나머지 절반에 대응하는 제2 영역에 연결되는 제2 본딩 와이어들을;
    더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제1 보조 패드들을 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 반도체 칩의 상면 에지의 나머지 절반을 차지하는 제2 보조 패드들을 포함하고,
    상기 제1 전기적 패드들은 상기 제2 보조 패드들을 마주보고,
    상기 제2 전기적 패드들은 상기 제1 보조 패드들을 마주보는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1 보조 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 제2 영역에 연결되는 제1 보조 본딩 와이어들과; 그리고
    상기 제2 보조 패드들로부터 상기 패키지 기판의 센터를 향해 연장되어 상기 패키지 기판의 센터의 제1 영역에 연결되는 제2 보조 본딩 와이어들을;
    더 포함하는 반도체 패키지.
  15. 제11항에 있어서,
    상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택과 전기적으로 연결된 제1 컨트롤러와; 그리고
    상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제2 칩 스택과 전기적으로 연결된 제2 컨트롤러를;
    더 포함하는 반도체 패키지.
  16. 제11항에 있어서,
    상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택 및 상기 제2 칩 스택과 공통으로 전기적으로 연결된 컨트롤러를 더 포함하는 반도체 패키지.
  17. 패키지 기판 상에 실장된, 그리고 각 상면의 일측 에지 절반에 배치된 제1 전기적 패드가 노출되도록 상기 패키지 기판 상에 계단 형태로 수직 적층된 복수개의 제1 반도체 칩들을 포함하는 제1 칩 스택과;
    상기 패키지 기판 상에 상기 제1 반도체 칩들과 나란하게 실장된, 그리고 각 상면의 일측 에지 절반에 배치된 제2 전기적 패드가 노출되도록 상기 패키지 기판 상에 상기 계단 형태로 수직 적층된 복수개의 제2 반도체 칩들을 포함하는 제2 칩 스택과;
    상기 제1 전기적 패드들 및 상기 패키지 기판에 연결되어 상기 제1 칩 스택을 상기 패키지 기판에 전기적으로 연결하는 제1 본딩 와이어들과; 그리고
    상기 제2 전기적 패드들 및 상기 패키지 기판에 연결되어 상기 제2 칩 스택을 상기 패키지 기판에 전기적으로 연결하는 제2 본딩 와이어들을;
    포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1 반도체 칩들 각각은 상기 제1 반도체 칩의 일측 에지의 나머지 절반을 차지하는 제1 더미 패드들을 더 포함하고,
    상기 제2 반도체 칩들 각각은 상기 제2 반도체 칩의 일측 에지의 나머지 절반을 차지하는 제2 더미 패드들을 더 포함하고,
    상기 제1 본딩 와이어들 중 일부들은 상기 제1 전기적 패드들로부터 연장되어 상기 제2 더미 패드들에 접속되고 그리고 상기 제2 더미 패드들로부터 더 연장되어 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터에 연결되는 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1 칩 스택과 상기 제2 칩 스택은 대칭 구조를 이루어,
    상기 제1 전기적 패드들은 상기 제2 전기적 패드들이 형성되지 아니한 상기 제2 반도체 칩의 상면 에지의 나머지 절반과 대응하고,
    상기 제2 전기적 패드들은 상기 제1 전기적 패드들이 형성되지 아니한 상기 제1 반도체 칩의 상면 에지의 나머지 절반과 대응하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제1 반도체 칩의 일측 에지의 나머지 절반을 차지하며 상기 제2 전기적 패드들을 마주보는 제1 보조 패드들 및 상기 제2 반도체 칩의 일측 에지의 나머지 절반을 차지하며 상기 제1 전기적 패드들을 마주보는 제2 보조 패드들을 포함하는 추가 패드; 그리고
    상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제1 칩 스택과 전기적으로 연결된 제1 컨트롤러 및 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 상기 패키지 기판의 센터 상에 제공되고 상기 제2 칩 스택과 전기적으로 연결된 제2 컨트롤러를 포함하는 추가 칩;
    중에서 적어도 어느 하나를 더 포함하는 반도체 패키지.
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