KR102540050B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 배치되는 제1 칩, 상기 기판 상에 상기 제1 칩과 나란히(side-by-side) 배치되는 제2 칩 및 상기 제2 칩 상에 배치되는 지지 구조체를 포함하되, 상기 지지 구조체의 폭은 상기 제2 칩의 폭보다 크거나 같다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지, 보다 구체적으로 플립 칩 본딩 방식으로 실장된 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체칩 내의 집적 회로들의 고기능화 및 소형화에 대한 요구가 증대되고 있다.
발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 패키지를 제공하는데 있다.
발명이 해결하고자 하는 과제는 전기적 특성이 개선된 반도체 패키지를 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 배치되는 제1 칩, 상기 기판 상에 상기 제1 칩과 나란히(side-by-side) 배치되는 제2 칩 및 상기 제2 칩 상에 배치되는 지지 구조체를 포함하되, 상기 지지 구조체의 폭은 상기 제2 칩의 폭보다 크거나 같다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 와이어 본딩 방식으로 실장된 제1 칩, 상기 기판 상에 상기 제1 칩과 나란히(side-by-side) 배치되고, 플립 칩 방식으로 실장된 제2 칩 및 상기 제1 및 제2 칩들 상에 배치된 제3 칩을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 기판 상에 실장된 칩과 몰딩막 사이의 박리 현상을 방지할 수 있다.
본 발명의 실시예에 따르면, 다양한 구조를 갖고 집적도가 향상된 반도체 패키지들을 구현할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 3a 내지 도 3d는 도 1의 반도체 패키지를 제조하는 과정을 보여주는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 보여주는 도면이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 개략적으로 보여주는 도면이다.
도 1을 참조하면, 반도체 패키지(1)는 기판(100), 제1 칩(200), 제2 칩(300), 지지 구조체(400), 및 몰딩막(900)을 포함한다. 일 예로, 기판(100)은 인쇄회로기판(PCB)을 포함할 수 있다. 접속 패드들(112)이 기판(100)의 상면(102) 상에 제공될 수 있다. 일 예로, 접속 패드들(112)은 신호 접속 패드 및/또는 전원/접지 접속 패드들을 포함할 수 있다. 외부 패드들(114)이 기판(100)의 하면(104) 상에 제공될 수 있다. 외부 단자들(120)은 솔더 범프 또는 솔더 볼을 포함할 수 있다. 외부 단자들(120)은 외부 장치와 접속하여, 기판(100)을 외부 장치와 전기적으로 연결할 수 있다. 일 예로, 외부 단자들(120)은 신호 접속 단자 및/또는 전원/접지 접속 단자들을 포함할 수 있다.
제1 칩(200)이 기판(100) 상에 배치될 수 있다. 제1 칩(200)은 기판(100)의 일측에 배치될 수 있다. 제1 칩(200)은 메모리 칩일 수 있다. 도 1과 같이, 제1 칩(200)은 복수 개의 메모리 칩들(210)이 적층된 칩 스택으로 제공될 수 있다. 일 예로, 메모리 칩(210)은 낸드 칩일 수 있다. 복수 개의 메모리 칩들(210) 사이 및 최하단의 메모리 칩(210)과 기판(100) 사이에 제1 접착층들(230)이 개재될 수 있다. 일 예로, 제1 접착층(230)은 DAF 또는 FOW일 수 있다. 이와 달리, 제1 칩(200)은 단일의 메모리 칩으로 제공될 수 있다.
각각의 메모리 칩들(210)은 상면에 배치된 제1 패드(212)를 포함할 수 있다. 제1 연결부(220)가 제1 칩(200) 및 기판(100) 상에 제공되어, 제1 칩(200) 및 기판(100)과 접속할 수 있다. 제1 연결부(220)는 본딩 와이어일 수 있다. 본딩 와이어는 금 또는 알루미늄과 같은 금속을 포함할 수 있다.
제2 칩(300)이 기판(100) 상에 배치될 수 있다. 제2 칩(300)은 기판(100)의 타측에 배치될 수 있다. 제1 칩(200) 및 제2 칩(300)은 기판(100) 상에 서로 나란히(side-by-side) 제공될 수 있다. 제2 칩(300)은 로직 칩(300)일 수 있다. 제2 칩(300)은 제2 연결부(310)를 통해 기판(100)과 전기적으로 연결될 수 있다. 제2 연결부(310)는 솔더 범프 또는 솔더볼일 수 있다. 다시 말해서, 제2 칩(300)은 기판(100) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 제2 연결부(310)를 보호하는 언더필(320)이 기판(100)과 제2 칩(300) 사이에 제공될 수 있다.
일반적으로, 로직 칩(300)은 메모리 칩(200)보다 작은 크기를 가질 수 있다. 따라서, 제2 칩(300)은 제1 칩(200)보다 작은 크기로 제공될 수 있다. 제2 칩(300)이 플립 칩 방식으로 실장됨으로써, 반도체 패키지(1)의 처리 속도가 빨라지고, 집적도가 증가하며, TAT(Turn around time)를 단축시킬 수 있다.
지지 구조체(400)가 제2 칩(300) 상에 배치될 수 있다. 지지 구조체(400)는 실리콘(Si)을 포함할 수 있다. 일 예로, 지지 구조체(400)의 실리콘 함유 비율은 몰딩막(900)의 그것보다 높을 수 있다. 지지 구조체(400)는 스페이서를 포함할 수 있다. 스페이서는 절연체로서, 실리콘을 포함할 수 있다. 이와 달리, 지지 구조체(400)는 더미 칩(dummy chip)을 포함할 수 있다. 더미 칩은 다른 칩들과 전기적으로 절연될 수 있으며, 실리콘을 포함할 수 있다.
제2 칩(300)과 지지 구조체(400) 사이에 제2 접착층(430)이 개재될 수 있다. 일 예로, 제2 접착층(430)은 DAF 또는 FOW일 수 있다. 제2 접착층(430)은 제1 접착층(230)과 실질적으로 동일한 두께를 가질 수 있다.
도 1을 참조하면, 지지 구조체(400)의 폭(W1)은 제2 칩(300)의 폭(W2)보다 크거나 같을 수 있다. 본 명세서에서, 폭은 기판(100)과 평행한 방향에서의 길이를 의미한다. 기판(100)의 상면(102)으로부터 지지 구조체(400)의 상면까지의 거리(D2)는, 기판(100)의 상면(102)으로부터 제1 칩(200)의 상면까지의 거리(D1)와 실질적으로 동일할 수 있다. 이 때, 제1 칩(200)이 복수 개의 칩들을 포함하는 칩 스택으로 제공되는 경우, 거리(D1)는 기판(100)의 상면(102)으로부터 최상부에 적층된 칩의 상면까지의 거리를 의미할 수 있다. 본 명세서에서, 동일한 크기 및 동일한 형상은 공정상 발생할 수 있는 오차 범위의 차이를 포함할 수 있다.
몰딩막(900)이 기판(100) 상에 제공되어, 제1 칩(200), 제2 칩(300), 지지 구조체(400), 및 제 1 연결부들(220)을 덮을 수 있다. 몰딩막(900)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 지지 구조체(400)로 인해 제1 칩(200)과 제2 칩(300) 각각이 받는 전단 응력(shear stress)의 차이가 감소할 수 있다. 전단 응력이란, 물체의 공학적인 성질 또는 외력 등으로 인한 변형시 그에 대항하는 저항력일 수 있다. 이와 달리, 지지 구조체(400)가 제공되지 않는 경우, 제1 칩(200)과 제2 칩(300) 간에 실리콘(Si) 불균형이 심화되어, 제2 칩(300)이 받는 과도한 전단 응력으로 인해 제2 칩(300)과 몰딩막(900) 간에 박리 현상이 발생할 수 있다. 다시 말해서, 반도체 패키지 내의 과도한 실리콘 불균형은 일부 칩에 과도한 전단 응력을 야기할 수 있다. 지지 구조체(400)의 실리콘 함유 비율이 몰딩막(900)의 그것보다 크므로, 반도체 패키지 내의 전반적인 실리콘 균형도가 향상될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(2)를 개략적으로 보여주는 도면이다. 도 2의 반도체 패키지(2)는 도 1을 참조하여 설명한 반도체 패키지(1)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 1의 반도체 패키지(1)와 달리, 도 2의 반도체 패키지(2)의 지지 구조체(400a)는 반도체 칩으로 제공될 수 있다.
지지 구조체(400a)는 메모리 칩으로 제공될 수 있다. 일 예로, 지지 구조체(400a)는 낸드 칩 및/또는 디램 칩을 포함할 수 있다. 메모리 칩의 실리콘 함유 비율은 몰딩막(900)의 그것보다 클 수 있다. 지지 구조체(400a)는 제2 패드(410)를 포함할 수 있다. 제2 연결부(420)가 지지 구조체(400a) 및 기판(100) 상에 제공되어, 지지 구조체(400a) 및 기판(100)과 접속할 수 있다. 제2 연결부(420)는 본딩 와이어일 수 있다. 본딩 와이어는 금 또는 알루미늄과 같은 금속을 포함할 수 있다.
본 발명의 일 실시예에 따라 지지 구조체(400a)가 메모리 칩으로 제공되는 경우, 제2 칩(300)의 박리 현상을 방지할 뿐 아니라, 반도체 패키지(2)의 처리 용량이 증가할 수 있다.
도 3a 내지 도 3d는 도 1의 반도체 패키지(1)를 제조하는 과정을 보여주는 도면들이다. 이하, 도 1 및 도 3a 내지 도 3d를 참조하여, 반도체 패키지(1)를 제조하는 과정을 설명한다.
도 1 및 도 3a를 참조하면, 기판(100) 상에 제2 칩(300)이 안착될 수 있다. 제2 칩(300)의 제2 연결부들(310)은 각각 기판(100)의 연결 패드들(미도시)에 접촉할 수 있다. 이후, 리플로우(Reflow) 공정이 수행될 수 있다. 리플로우(Reflow) 공정은 제2 연결부(310)의 용융점보다 높은 온도로 진행될 수 있다.
도 1 및 도 3b를 참조하면, 제2 칩(300)의 제2 연결부들(310)을 감싸도록 언더필(Underfill) 공급부(350)가 언더필 물질을 공급하고, 경화(Cure) 공정이 진행될 수 있다. 이로 인해, 기판(100) 상에 제2 칩(300)은 기판(100) 상에 플립 칩 본딩 방식으로 실장될 수 있다.
도 1 및 도 3c를 참조하면, 제2 칩(300) 상에 지지 구조체(400)를 실장할 수 있다. 제2 칩(300)과 지지 구조체(400)사이에 제2 접착층(430)이 개재될 수 있다. 제2 칩(300)의 상면에 제2 접착층(430)이 제공된 후 지지 구조체(400)가 접합될 수 있으나, 이와 달리, 제2 접착층(430)은 지지 구조체(400)의 하면에 제공된 상태로 접합될 수 있다. 지지 구조체(400)를 접착하는 경우, 제2 칩(300)이 플립 칩 본딩 방식으로 실장되어 있으므로, 와이어 본딩 방식으로 실장된 칩 상에 접착하는 경우보다 스트레스에 취약할 수 있다. 따라서, 와이어 본딩 방식으로 실장된 칩 상에 접착하는 경우보다 적은 압력을 가해야 하고, 공정 시간이 길어질 수 있다.
도 1 및 도 3d를 참조하면, 기판(100) 상에 제2 칩(300)과 나란히 제1 칩(200)을 실장할 수 있다. 제1 칩(200)은 기판(100) 상에 와이어 본딩 방식으로 실장될 수 있다. 이후, 제1 칩(200), 제2 칩(300), 그리고 지지 구조체(400)를 덮도록 몰딩막(900)을 형성하고, 기판(100)의 하면(104) 상에 외부 단자(120)를 접속시켜 도 1의 반도체 패키지(1)를 제조할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(3)를 개략적으로 보여주는 도면이다. 도 4의 반도체 패키지(3)는 도 1을 참조하여 설명한 반도체 패키지(1)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 1의 반도체 패키지(1)와 달리, 도 4의 반도체 패키지(3)는 제3 칩(500)을 더 포함할 수 있다. 또한, 제1 칩(200a)은 단일의 메모리 칩으로 제공될 수 있다.
제3 칩(500)은 제1 칩(200a) 및 지지 구조체(400) 상에 제공될 수 있다. 제3 칩(500)은 메모리 칩으로 제공될 수 있다. 일 예로, 제3 칩(500)은 낸드 칩 및/또는 디램 칩을 포함할 수 있다. 도 4에서는, 제3 칩(500)이 복수 개의 메모리 칩들(510)이 적층된 칩 스택인 것을 예로 도시하였으나, 이에 제한되지 않는다. 복수 개의 메모리 칩들(510) 사이에 제3 접착층들(530)이 개재될 수 있다. 일 예로, 제3 접착층(530)은 DAF 또는 FOW일 수 있다. 또한, 도시하지 않았으나, 최하단의 메모리 칩(510)과 제1 칩(200a) 및 지지 구조체(400) 사이에 제3 접착층(530)이 개재될 수 있다. 이와 달리, 제3 칩(500)은 단일의 메모리 칩으로 제공될 수 있다.
각각의 메모리 칩(510)은 상면에 배치된 제3 패드(512)를 포함할 수 있다. 제3 연결부(520)가 제3 칩(500) 및 기판(100) 상에 제공되어, 제3 칩(500) 및 기판(100)과 접속할 수 있다. 제3 연결부(520)는 본딩 와이어일 수 있다. 본딩 와이어는 금 또는 알루미늄과 같은 금속을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(4)를 개략적으로 보여주는 도면이다. 도 5의 반도체 패키지(4)는 도 4를 참조하여 설명한 반도체 패키지(3)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 4의 반도체 패키지(3)와 달리, 도 5의 반도체 패키지(4)는 제4 칩(600) 및 제1 스페이서(700)를 더 포함할 수 있다.
제4 칩(600)은 기판(100) 상에 제1 칩(200b) 및 제2 칩(300) 각각과 나란하게 배치될 수 있다. 일 예로, 제2 칩(300)은 제1 칩(200b)과 제4 칩(600) 사이에 배치될 수 있다.
제1 칩(200b)은 복수 개의 칩들이 적층된 칩 스택일 수 있다. 일 예로, 제1 칩(200b)은 서로 적층된 제1 상부 및 제1 하부 메모리 칩들(210a,210b)을 포함할 수 있다. 제1 상부 및 제1 하부 메모리 칩들(210a,210b)은 각각 단일의 디램 칩들을 포함할 수 있으나, 이에 제한되지 않는다. 제1 하부 메모리 칩(210b)과 기판(100) 사이 및 제1 상부 및 제1 하부 메모리 칩들(210a,210b) 사이에 각각 제1 접착층들(230a,230b)이 개재될 수 있다. 일 예로, 제1 접착층들(230a,230b)은 DAF 또는 FOW일 수 있다. 각각의 메모리 칩들(210a,210b)은 상면에 배치된 제1 패드들(212a,212b)를 포함할 수 있다. 제1 연결부들(220a,220b)이 각각 제1 칩(200b) 및 기판(100) 상에 제공되어, 제1 칩(200b) 및 기판(100)과 접속할 수 있다. 제1 연결부들(220a,220b)은 본딩 와이어일 수 있다.
제4 칩(600)은 메모리 칩으로 제공될 수 있다. 제4 칩(600)은 복수 개의 칩들이 적층된 칩 스택일 수 있다. 일 예로, 제4 칩(600)은 서로 적층된 제4 상부 및 제4 하부 메모리 칩들(610a,610b)을 포함할 수 있다. 제4 상부 및 제4 하부 메모리 칩들(610a,610b)은 각각 단일의 디램 칩을 포함할 수 있으나, 이에 제한되지 않는다. 제4 하부 메모리 칩(610b)과 기판(100) 사이 및 제4 상부 및 제4 하부 메모리 칩들(610a,610b) 사이에 각각 제4 접착층들(630a,630b)이 개재될 수 있다. 일 예로, 제4 접착층들(630a,630b)은 DAF 또는 FOW일 수 있다. 각각의 메모리 칩들(610a,610b)은 상면에 배치된 제4 패드들(612a,612b)를 포함할 수 있다. 제4 연결부들(620a,620b)이 각각 제4 칩(600) 및 기판(100) 상에 제공되어, 제4 칩(600) 및 기판(100)과 접속할 수 있다. 제4 연결부들(620a,620b)은 본딩 와이어일 수 있다.
제1 스페이서(700)는 제1 칩(200b), 제2 칩(300), 및 제4 칩(600)과 제3 칩(500) 사이에 제공될 수 있다. 제1 스페이서(700)는 제1 칩(200b), 지지 구조체(400), 및 제4 칩(600)과 제3 칩(500) 사이에 제공될 수 있다. 제1 스페이서(700)는 제1 칩(200b), 제4 칩(600) 및 지지 구조체(400) 상에 제공될 수 있다. 제1 스페이서(700)는 절연체로서, 실리콘(Si)을 포함할 수 있으나, 이에 제한되지 않는다. 제1 스페이서(700)는 제3 칩(500)과 대응되는 크기를 가질 수 있으나, 이에 제한되지 않는다.
본 발명의 일 실시예에 따르면, 제1 스페이서(700)로 인해 반도체 패키지(4)는 구조적 안정성을 획득할 수 있다. 제1 스페이서(700)가 제공되어, 반도체 패키지(4)의 상측에 배치된 제3 칩(500)의 휨(warpage) 현상 및/또는 이로 인한 보이드(void) 등의 발생을 방지할 수 있다. 이로 인해, 반도체 패키지의 불량율이 감소할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(5)를 개략적으로 보여주는 도면이다. 도 6의 반도체 패키지(5)는, 도 4를 참조하여 설명한 반도체 패키지(3) 및 도 5를 참조하여 설명한 반도체 패키지(4)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 6의 반도체 패키지(5)는 제2 스페이서(800)를 더 포함할 수 있다. 또한, 제4 칩(600a)은 단일의 메모리 칩으로 제공될 수 있다.
도 6의 제3 칩(500)은 서로 적층된 제1 및 제2 칩 스택들(500a,500b)을 포함한다. 제1 및 제2 칩 스택들(500a,500b)은 각각 복수 개의 메모리 칩들이 적층된 것으로서, 상술한 것과 같다. 따라서, 중복되는 설명은 생략한다.
제2 스페이서(800)는 제1 및 제2 칩 스택들(500a,500b) 사이에 제공될 수 있다. 제2 스페이서(800)는 절연체로서, 실리콘(Si)을 포함할 수 있으나, 이에 제한되지 않는다. 제2 스페이서(800)는 제3 칩(500)과 대응되는 크기를 가질 수 있으나, 이에 제한되지 않는다.
본 발명의 일 실시예에 따르면, 제2 스페이서(800)로 인해 구조적 안정성을 획득할 수 있다. 제2 스페이서(800)가 제공되어, 반도체 패키지(5)의 상측에 배치된 제3 칩(500)의 휨(warpage) 현상 발생 및 이로 인한 보이드(void) 등의 발생을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(6)를 개략적으로 보여주는 도면이다. 도 7의 반도체 패키지(6)는 도 4를 참조하여 설명한 반도체 패키지(3)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 4의 반도체 패키지(3)와 달리, 도 7의 반도체 패키지(6)는 지지 구조체가 생략될 수 있다.
제2 칩(300)이 플립 칩 방식으로 실장됨으로써, 반도체 패키지(6)의 처리 속도가 빨라지고, 집적도가 증가하며, TAT(Turn around time)를 단축시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(7)를 개략적으로 보여주는 도면이다. 도 8의 반도체 패키지(7)는 도 7을 참조하여 설명한 반도체 패키지(6)와 실질적으로 동일/유사한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 7의 반도체 패키지(6)와 달리, 도 8의 반도체 패키지(7)는 제1 스페이서(700)를 더 포함할 수 있다.
제1 스페이서(700)는 제1 칩(200a)과 제2 칩(300) 그리고 제3 칩(500) 사이에 제공될 수 있다. 제1 스페이서(700)는 실리콘(Si)을 포함할 수 있다. 제1 스페이서(700)는 제3 칩(500)과 대응되는 크기를 가질 수 있으나, 이에 제한되지 않는다.
본 발명의 일 실시예에 따르면, 제1 스페이서(700)로 인해 반도체 패키지(7)는 구조적 안정성을 획득할 수 있다. 제1 스페이서(700)가 제공되어, 반도체 패키지(7)의 상측에 배치된 제3 칩(500)의 휨(warpage) 현상 및/또는 이로 인한 보이드(void) 등의 발생을 방지할 수 있다. 이로 인해, 반도체 패키지의 불량율이 감소할 수 있다.
본 발명의 실시예들에 따르면, 다양한 구조를 갖는 반도체 패키지들을 구현할 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 패키지들은 집적도가 향상되고 구조적 안정성을 확보할 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 칩;
    상기 기판 상에 상기 제1 칩과 나란히(side-by-side) 배치되는 제2 칩; 및
    상기 제2 칩 상에 배치되는 지지 구조체를 포함하되,
    상기 지지 구조체의 폭은 상기 제2 칩의 폭보다 크거나 같고,
    상기 기판으로부터 상기 지지 구조체의 상면까지의 거리는 상기 기판으로부터 상기 제1 칩의 상면까지의 거리와 실질적으로 동일한 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 지지 구조체는 스페이서, 더미 칩, 메모리 칩 중 적어도 하나를 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 지지 구조체는 실리콘(Si)을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 칩은 메모리 칩이고, 상기 제2 칩은 로직 칩인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 칩은 상기 기판 상에 와이어 본딩 방식으로 실장되고, 상기 제2 칩은 상기 기판 상에 플립 칩 본딩 방식으로 실장되는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제1 칩은 칩 스택을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 칩 및 상기 제2 칩 상에 배치된 제3 칩을 더 포함하는 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 칩 및 상기 지지 구조체 상에 배치된 제3 칩을 더 포함하는 포함하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제1 칩과 상기 제3 칩 사이에 배치되는 제1 스페이서를 더 포함하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 기판 상에 상기 제1 및 제2 칩들과 나란히 배치되고, 상기 기판과 상기 제1 스페이서 사이에 배치된 제4 칩을 더 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1 칩과 상기 제4 칩 중 적어도 하나는 칩 스택을 포함하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제3 칩은 제1 칩 스택 및 상기 제1 칩 스택 상의 제2 칩 스택을 포함하고,
    상기 제1 및 제2 칩 스택들 사이에 배치되는 제2 스페이서를 더 포함하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 제4 칩은 메모리 칩인 반도체 패키지.
  15. 기판;
    상기 기판 상에 와이어 본딩 방식으로 실장된 제1 칩;
    상기 기판 상에 상기 제1 칩과 나란히(side-by-side) 배치되고, 플립 칩 방식으로 실장된 제2 칩;
    상기 제1 및 제2 칩들 상에 배치된 제3 칩; 및
    상기 제2 칩과 상기 제3 칩 사이에 배치되는 지지 구조체를 포함하고,
    상기 기판으로부터 상기 지지 구조체의 상면까지의 거리는 상기 기판으로부터 상기 제1 칩의 상면까지의 거리와 실질적으로 동일한 반도체 패키지.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 제1 칩은 메모리 칩이고, 상기 제2 칩은 로직 칩인 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제3 칩은 복수 개의 메모리 칩들을 포함하는 반도체 패키지.
  19. 삭제
  20. 삭제
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