KR102556518B1 - 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지 - Google Patents

상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지 Download PDF

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Abstract

스택 패키지는 패키지 기판과 제1반도체 칩들이 제1오프셋 스택된 제1칩 스택 및 제2반도체 칩들이 제2오프셋 스택된 제2칩 스택을 포함한다. 서포팅 블록이 관통 비아 구조체를 포함하고, 제1칩 스택 및 서포팅 블록이 제2칩 스택을 함께 지지한다.

Description

상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지{Semiconductor package including supporting block supporting upper chip stack}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 상부 칩 스택(upper chip stack)을 지지하는 서포팅 블록(supporting block)을 포함하는 반도체 패키지에 관한 것이다.
다양한 전자 제품에서 고용량의 반도체 패키지가 요구되고 있다. 하나의 반도체 패키지에 보다 많은 수의 반도체 칩(chip)들을 내장하기 위한 다양한 형태의 패키지 구조가 제시되고 있다. 하나의 반도체 칩 상에 다른 반도체 칩을 스택(stack)시킨 스택 패키지 구조가 제시되고 있다. 반도체 패키지 내에 보다 많은 수의 반도체 칩들을 내장시키기 위해서, 보다 많은 수의 반도체 칩들을 스택시키고자 하는 노력들이 시도되고 있다.
본 출원은 상부 칩 스택이 하부 칩 스택과 서포팅 블록에 의해 지지된 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 제1반도체 칩들이 제1오프셋 스택된(offset stacked) 제1칩 스택(chip stack); 제1접속 부분으로부터 제2접속 부분으로 연장 부분이 연장된 재배선 패턴을 포함하고, 상기 패키지 기판 상에 상기 제1칩 스택과 이격되도록 배치된 인터포저(interposer); 상기 인터포저 상에 수직하게 배치되고, 상기 인터포저의 상기 제1접속 부분에 하단 단부가 전기적으로 접속된 관통 비아 구조체(through via structure)를 포함하는 서포팅 블록 (supporting block); 상기 제1칩 스택 및 상기 서포팅 블록에 걸쳐지고, 제2반도체 칩들이 제2오프셋 스택된 제2칩 스택; 상기 제1반도체 칩들을 상기 패키지 기판에 전기적으로 접속시키는 제1인터커넥터(interconnector); 상기 제2반도체 칩들을 상기 관통 비아 구조체의 상단 단부에 전기적으로 접속시키는 제2인터커넥터; 및 상기 인터포저의 상기 제2접속 부분을 상기 패키지 기판에 전기적으로 접속시키는 제3인터커넥터;를 포함하는 스택 패키지를 제시한다.
본 출원의 일 관점은, 본딩 핑거를 포함하는 패키지 기판; 상기 패키지 기판 상에 상기 본딩 핑거와 이격된 위치에 위치하고, 제1반도체 칩들이 제1오프셋 스택된 제1칩 스택; 상기 패키지 기판 상에 상기 제1칩 스택과 이격되도록 위치하고, 상기 본딩 핑거에 하단 단부가 전기적으로 접속된 관통 비아 구조체를 포함하는 서포팅 블록; 상기 제1칩 스택 및 상기 서포팅 블록에 걸쳐지고, 제2반도체 칩들이 제2오프셋 스택된 제2칩 스택; 상기 제1반도체 칩들을 상기 패키지 기판에 전기적으로 접속시키는 제1인터커넥터; 및 상기 제2반도체 칩들을 상기 관통 비아 구조체의 상단 단부에 전기적으로 접속시키는 제2인터커넥터;를 포함하는 스택 패키지를 제시한다.
본 출원의 실시예들에 따르면, 상부 칩 스택이 하부 칩 스택과 서포팅 블록에 의해 지지된 반도체 패키지 구조를 제시할 수 있다. 서포팅 블록은 관통 비아 구조체(through via structure)를 내장한 구조로 도입되고, 관통 비아 구조는 상부 칩 스택을 패키지 기판에 전기적으로 연결시키는 전기적 경로를 제공할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 도 1의 반도체 패키지의 인터포저와 서포팅 블록의 결합 부분을 확대 도시한 도면이다.
도 3은 도 1의 반도체 패키지의 인터포저를 보여주는 도면이다.
도 4는 도 1의 반도체 패키지의 서포팅 블록을 보여주는 평면도이다.
도 5는 도 1의 반도체 패키지의 서포팅 블록에 의해 제2칩 스택이 지지된 형상을 보여주는 평면도이다.
도 6은 비교예에 의해 와이어 본딩 과정에서 유발될 수 있는 본딩 불량을 보여주는 도면이다.
도 7은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 8은 도 7의 반도체 패키지의 패키지 기판과 서포팅 블록의 결합 부분을 확대 도시한 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100), 제1칩 스택(chip stack: 300) 및 인터포저(interposer: 510)를 포함하여 구성될 수 있다. 제1칩 스택(300)은 인터포저(510)와 측 방향으로 서로 이격되도록 패키지 기판(100) 상에 배치될 수 있다. 제1칩 스택(300) 상에 제2칩 스택(400)이 더 스택된다. 서포팅 블록(supporting block: 550)이 인터포저(510) 상에 실질적으로 수직하게 세워져 배치된다. 제2칩 스택(400)은 서포팅 블록(550)과 제1칩 스택(300)에 걸쳐지도록 배치된다. 제2칩 스택(400)은 서포팅 블록(550)과 제1칩 스택(300)에 의해 함께 지지된다.
제1반도체 칩(310)들은 제1오프셋 방향(first offset direction)으로 서로 제1오프셋 스택되어, 제1칩 스택(300)을 구성할 수 있다. 제1반도체 칩(310)들은 접착층(330)들에 의해서 상호 부착될 수 있다. 제2반도체 칩(410)들은 제1오프셋 방향과 실질적으로 반대되는 방향인 제2오프셋 방향으로 서로 제2오프셋 스택되어 제2칩 스택(400)을 구성할 수 있다. 제2반도체 칩(410)들은 접착층(430)들에 의해서 상호 부착될 수 있다.
제1반도체 칩(310)들은 집적회로가 집적된 반도체 칩, 예컨대, 낸드(NAND) 소자가 집적된 메모리 반도체 칩일 수 있다. 개개의 제1반도체 칩(310)은 전기적 접속을 위한 제1칩 패드(chip pad: 315)를 구비할 수 있다. 상대적으로 아래측에 위치하는 하부 제1반도체 칩(310L)의 제1칩 패드(315)를 드러내도록, 하부 제1반도체 칩(310L) 상에 상부 제1반도체 칩(310U)이 제1오프셋되어 스택된다.
제2반도체 칩(410)들은 집적회로가 집적된 반도체 칩, 예컨대, 낸드(NAND) 소자가 집적된 메모리 반도체 칩일 수 있다. 개개의 제2반도체 칩(410)은 전기적 접속을 위한 제2칩 패드(415)를 구비할 수 있다. 상대적으로 아래측에 위치하는 하부 제2반도체 칩(410L)의 제2칩 패드(415)를 드러내도록, 하부 제2반도체 칩(410L) 상에 상부 제2반도체 칩(410U)이 제2오프셋되어 스택된다.
제1반도체 칩(310)들이 제1오프셋 스택된 제1오프셋 방향과 반대되는 제2오프셋 방향으로 제2반도체 칩(410)들이 제2오프셋 스택된 구조는, 제1 및 제2반도체 칩들(310, 410)이 스택된 전체 구조의 폭(W)을 상대적으로 감소시킬 수 있다. 제1반도체 칩(310)들이 제1오프셋 스택된 제1오프셋 방향과 동일한 방향으로 제2반도체 칩들이 더 오프셋되어 스택된다면, 제1 및 제2반도체 칩들이 스택된 전체 구조의 폭은, 서로 반대 방향으로 제1 및 제2반도체 칩들(310, 410)이 스택된 폭(W) 보다 더 커질 것이다. 이와 같이 제1반도체 칩(310)들이 제1오프셋 스택된 제1오프셋 방향과 반대 방향으로 제2반도체 칩(410)들이 제2오프셋 스택됨으로써, 반도체 패키지(10)의 전체 폭을 상대적으로 감소시킬 수 있다.
제1인터커넥터(first interconnector: 370)가 제1칩 스택(310)을 패키지 기판(100)에 전기적으로 접속시킨다. 제1인터커넥터(first interconnector: 370)가 각각의 제1반도체 칩(310)들을 패키지 기판(100)에 전기적으로 접속시킨다. 제1인터커넥터(370)는 제1본딩 와이어(first bonding wire)를 포함할 수 있다. 제1인터커넥터(370)로 제1본딩 와이어가 도입되는 경우, 제1본딩 와이어는 제1반도체 칩(310)들의 제1칩 패드(315)들을 전기적으로 상호 연결시킬 수 있다. 제1본딩 와이어는 패키지 기판(100)의 제1본딩 핑거(bonding finger: 113)에 연결되도록 연장될 수 있다.
패키지 기판(100)의 제1본딩 핑거(113)는 패키지 기판(100)에 구비된 회로 배선 구조(도시되지 않음)의 일부 부분으로 구성될 수 있다. 패키지 기판(100)은 회로 배선 구조를 구비한 기판, 예컨대, 인쇄회로기판(PCB: Printed Circuit Board)로 구성될 수 있다. 패키지 기판(100)의 제1본딩 핑거(113)는 제1인터커넥터(370)인 제1본딩 와이어에 접속되기 위해서, 제1칩 스택(300)에 중첩되지 않고 제1칩 스택(300)이 중첩된 영역 바깥에 위치한다.
제2인터커넥터(470)가 제2칩 스택(410)을 이루는 제2반도체 칩(410)들을 전기적으로 상호 접속시킨다. 제2인터커넥터(470)는 제2칩 스택(410)을 서포팅 블록(550)에 전기적으로 접속시키도록 연장된다. 서포팅 블록(550)은 하부의 인터포저(510)에 전기적으로 접속된다. 제3인터커넥터(570)가 인터포저(510)를 패키지 기판(100)에 전기적으로 접속시킨다. 제2반도체 칩(410)들은 제2인터커넥터(470) 및 서포팅 블록(550), 인터포저(510), 제3인터커넥터(570)를 경유하여, 패키지 기판(100)에 전기적으로 접속된다.
제2인터커넥터(470)는 제2본딩 와이어를 포함할 수 있다. 제2본딩 와이어는 제2반도체 칩(410)들의 제2칩 패드(415)들을 전기적으로 상호 연결시키고, 서포팅 블록(550)에 접속되도록 연장된다. 제2인터커넥터(470)는 제1 및 제2칩 스택들(300, 400)을 사이에 두고 제1인터커넥터(370)의 반대측에 위치하도록 배치된다. 제1인터커넥터(370)는 제1칩 스택(300)을 사이에 두고 서포팅 블록(550)의 반대측에 위치하도록 배치된다. 제3인터커넥터(570)는 제3본딩 와이어를 포함할 수 있다. 제3본딩 와이어는 인터포저(510)를 패키지 기판(100)에 구비된 제2본딩 핑거(115)에 전기적으로 연결시키도록 구비된다.
도 2는 도 1의 반도체 패키지(10)의 인터포저(510) 및 서포팅 블록(550)의 결합 부분을 확대 도시한 도면이다.
도 2를 참조하면, 관통 비아 구조체(through via structure: 550V)가 서포팅 블록(550)을 실질적으로 수직하게 관통하도록 구비된다. 제2인터커넥터(470)는 제2칩 스택(400)의 제2반도체 칩(410)들을 관통 비아 구조체(550V)의 상단 단부에 전기적으로 접속시키도록 연장된다. 서포팅 블록(550)은 블록 바디(block body: 550B)를 포함한다. 관통 비아 구조체(550V)는 서포팅 블록(550)의 블록 바디(550B)를 실질적으로 수직하게 관통하도록 구성될 수 있다. 관통 비아 구조체(550V)는 제1비아 패드(via pad: 553)와 이에 마주보는 제2비아 패드(556)를 포함하고, 제1비아 패드(553)와 제2비아 패드(556)를 상호 연결하는 수직 비아부(552)를 더 포함하여 구성될 수 있다. 제1비아 패드(553)는 관통 비아 구조체(550V)의 상단 단부를 제공하도록 구성되고, 제2비아 패드(556)는 관통 비아 구조체(550V)의 하단 단부(556)을 제공하도록 구성될 수 있다.
블록 바디(550B)는 실리콘 바디부(silicon body: 551)와, 상단 유전층(554) 및 하단 유전층(557)을 포함하여 구성될 수 있다. 실리콘 바디부(551)를 사이에 두고, 상단 유전층(554)에 마주보도록 하단 유전층(557)이 위치한다. 실리콘 바디부(551)는 실리콘(Si)과 같은 반도체 물질층을 포함하고, 칩(chip) 형태 또는 박스(box) 형태로 구성될 수 있다. 상단 유전층(554)은 제1비아 패드(553)를 드러내도록 실리콘 바디부(551) 상에 형성된다. 상단 유전층(554)은 유전 물질층 또는 절연 물질층을 포함하여 구성될 수 있다. 하단 유전층(557)은 제2비아 패드(556)을 드러내도록 실리콘 바디부(551) 하단에 형성된다. 하단 유전층(557)은 유전 물질층 또는 절연 물질층을 포함하여 구성될 수 있다. 수직 비아부(552)는 실리콘 바디부(551)를 실질적으로 수직하게 관통하는 관통 실리콘 비아(TSV: Through Silicon Via) 형태의 구조로 형성될 수 있다. 제2인터커넥터(470)는 그 일부 부분이 제1비아 패드(556)에 본딩됨으로써, 제2칩 스택(400)을 수직 비아부(552)에 전기적으로 연결시킨다.
도 3은 도 1의 반도체 패키지(10)의 인터포저(510)의 재배선 패턴(513)을 보여주는 도면이다.
도 2와 도 3을 함께 참조하면, 인터포저(510)는 서포팅 블록(550)과 패키지 기판(100) 사이에 도입된다. 인터포저(510)는 인터포저 바디(510B)와 재배선 패턴(513)을 포함하여 구성될 수 있다. 인터포저 바디(510B)는 칩 형태로 구성될 수 있다. 인터포저 바디(510B)는 반도체 물질층, 예컨대, 실리콘 바디(511)와, 실리콘 바디(511) 상에 형성된 제1유전층(514) 및 제2유전층(515)의 유전층 구조를 포함할 수 있다. 제1유전층(514)과 제2유전층(515) 사이에 재배선 패턴(513)이 금속층을 포함하여 구비된다. 제1유전층(514)은 재배선 패턴(513)과 실리콘 바디(511)를 전기적으로 격리하고, 제2유전층(515)은 재배선 패턴(513)과 이웃하는 다른 재배선 패턴을 서로 전기적으로 격리한다.
재배선 패턴(513)은 제1접속 부분(513L)과, 제2접속 부분(513P) 및 연장 부분(513C)을 포함하는 도전 패턴으로 구비된다. 제1접속 부분(513L)로부터 이격되도록 제2접속 부분(513P)이 형성된다. 연장 부분(513C)은 제1접속 부분(513L)과 제2접속 부분(513P)을 서로 연결시키도록 연장된 라인 패턴(line pattern)으로 형성된다. 제2유전층(515)은 재배선 패턴(513)의 연장 부분(513C)을 덮어 외부와 격리하고, 제1접속 부분(513L)과 제2접속 부분(513P)을 드러내도록 형성된다. 재배선 패턴(513)의 제1접속 부분(513L)은 서포팅 블록(550)의 관통 비아 구조체(550B)에 중첩된 위치에 위치한다. 재배선 패턴(513)의 제1접속 부분(513L)은 관통 비아 구조체(550B)의 제2비아 패드(556)과 마주보는 위치에 위치한다.
도전성 범프(conductive bump: 560)가 서포팅 블록(550)과 인터포저(510) 사이에 위치하도록 도입된다. 도전성 범프(560)는 서포팅 블록(550)과 인터포저(510)를 전기적으로 상호 연결시키는 내측 커넥터(inner connector)로 도입될 수 있다. 도전성 범프(560)는 재배선 패턴(513)의 제1접속 부분(513L)을 관통 비아 구조체(550B)의 하단 단부인 제2비아 패드(556)에 전기적으로 연결시킨다. 제2접착층(565)이 도전성 범프(560)를 감싸 절연시키고, 인터포저(510)와 서포팅 블록(550)을 서로 부착시키도록 도입될 수 있다. 제2접착층(565)은 비전도 필름층(NCF: Non Conductive Film)으로 도입될 수 있다.
서포팅 블록(550)은 재배선 패턴(513)의 제2접속 부분(513P)을 드러내도록, 인터포저(510)의 일부 부분에 중첩되도록 배치된다. 서포팅 블록(550)은 재배선 패턴(513)의 제1접속 부분(513L)을 가리도록 위치한다. 재배선 패턴(513)은 서포팅 블록(550)에 의해 가려진 재배선 패턴(513)의 제1접속 부분(513L)을 제2접속 부분(513P)으로 연장시키는 도전 패턴으로 도입된다. 제3인터커넥터(570)가 재배선 패턴(513)의 제2접속 부분(513P)을 패키지 기판(100)의 제2본딩 핑거(115)에 연결시킨다. 제3인터커넥터(570)의 제3본딩 와이어는 재배선 패턴(513)의 제2접속 부분(513P)에 일단 단부가 본딩되고, 패키지 기판(100)의 제2본딩 핑거(115)에 타단 단부가 접속된다. 패키지 기판(100)의 제2본딩 핑거(115)는 회로 배선 구조의 일부 부분으로 구비될 수 있다.
패키지 기판(100)의 제2본딩 핑거(115)는 인터포저(510)으로부터 일정 간격 이격된 위치에 배치된다. 인터포저(510)와 패키지 기판(100) 사이에 제3접착층(569)가 도입될 수 있다. 제3접착층(569)은 인터포저(510)를 패키지 기판(100)에 부착시키는 접착 물질의 층을 포함한다. 제3접착층(569)에 의해서, 인터포저(510)는 패키지 기판(100)의 제2본딩 핑거(115)을 드러내는 위치에서 패키지 기판(100)에 부착된다.
패키지 기판(100)의 제2본딩 핑거(115)는 인터포저(510)가 배치된 위치와 제1칩 스택(300)이 배치된 위치 사이에 위치하도록 배치될 수 있다. 패키지 기판(100)의 제2본딩 핑거(115)는 제2칩 스택(400)과 중첩된 위치에 위치할 수 있다. 패키지 기판(100)의 제2본딩 핑거(115)는 제2칩 스택(400)이 중첩된 영역 바깥에 위치하지 않을 수 있다. 패키지 기판의 제2본딩 핑거를 제2칩 스택(400)이 중첩된 영역 바깥에 배치할 경우, 패키지 기판의 폭은 상대적으로 더 넓게 확장되어야 한다. 패키지 기판(100)의 제2본딩 핑거(115)는 제2칩 스택(400)과 중첩된 위치에 위치함으로써, 패키지 기판(100)의 폭을 상대적으로 줄일 수 있고, 이에 따라, 패키지 기판(100)의 폭 크기(size)가 감소될 수 있다.
도 4는 도 1의 반도체 패키지(10)의 서포팅 블록(550)을 보여주는 평면도이다. 도 5는 도 1의 반도체 패키지(10)의 서포팅 블록(550)에 의해 제2칩 스택(400)이 지지된 형상을 보여주는 평면도이다.
도 4를 참조하면, 서포팅 블록(550)은 서로 구획된 제1영역(550T)과 제2영역(550L)을 포함할 수 있다. 서포팅 블록(550)의 제1영역(550T)에 관통 비아 구조체(550V)들이 서로 측방향으로 일정 간격 이격되며 배치될 수 있다. 관통 비아 구조체(550V)는 서포팅 블록(550)의 제1영역(550T) 내에서 블록 바디(550B)를 실질적으로 관통한다. 관통 비아 구조체(550V)들의 제1비아 패드(553)들이 블록 바디(550B)의 상면(550S1)에 드러나고, 관통 비아 구조체(550V)들의 제2비아 패드(556)들이 블록 바디(550B)의 하면(550S2)에 드러난다. 서포팅 블록(550)의 제1영역(550T) 옆에 구획된 제2영역(550L)에는 관통 비아 구조체(550V)들이 배치되지 않는다.
도 2를 다시 참조하면, 제2칩 스택(400)이 제1칩 스택(300)에 스택된 구조에서, 제2칩 스택(400)의 일부 부분(400E)이 제1칩 스택(300)의 에지 부분(300E) 바깥으로 돌출된다. 제2칩 스택(400)의 돌출된 일부 부분(400E)은 서포팅 블록(550)의 제2영역(550L) 상에 중첩되도록 위치한다. 제2칩 스택(400)의 중첩된 일부 부분(400E)은 서포팅 블록(550)의 제2영역(550L)에 의해 지지된다. 제2칩 스택(400)의 돌출된 일부 부분(400E)과 서포팅 블록(550)의 제2영역(550L) 사이에 제1접착층(430B)이 도입된다. 제1접착층(430B)이 제2칩 스택(400)의 돌출된 일부 부분(400E)과 서포팅 블록(550)의 제2영역(550L)을 상호 부착시킨다. 제1접착층(430B)은 제2칩 스택(400)과 제1칩 스택(300) 사이로 더 확장되어, 제2칩 스택(400)과 제1칩 스택(300)을 상호 부착할 수 있다. 이때, 서포팅 블록(550)은 제1칩 스택(300)과 일정 간격(D) 측 방향으로 이격되어 배치될 수 있다.
제1칩 스택(300)의 제1상면(300T)과 서포팅 블록(550)의 제2상면(550T)이 실질적으로 동일한 높이 레벨(height level)에 위치하도록 제1칩 스택(300)과 서포팅 블록(550)은 배치된다. 제2칩 스택(400)은 제1칩 스택(300)의 제1상면(300T)과 서포팅 블록(550)의 제2상면(550T) 상에 보다 안정적으로 걸쳐지며 배치될 수 있다.
제2칩 스택(400)의 돌출된 일부 부분(400E)은 서포팅 블록(550)의 제2영역(550L)에 의해 지지된다. 제2칩 패드(415B)은 제2칩 스택(400)의 돌출된 일부 부분(400E)에 중첩되게 위치할 수 있어, 서포팅 블록(550)의 제2영역(550L)에 중첩될 수 있다. 도 5에 제시된 것과 같이, 제2칩 스택(400)에 속하는 제2반도체 칩(410)들 중 최하단에 위치하는 최하단 제2반도체 칩(410B)은 제2칩 패드(415B)를 구비하고, 제2칩 패드(415B)는 서포팅 블록(550)의 제2영역(550L)에 중첩되도록 위치한다.
이에 따라, 최하단 제2반도체 칩(410B)의 제2칩 패드(415B)가 서포팅 블록(550)의 제2영역(550L)에 의해 지지된다. 따라서, 제2칩 패드(415B)에 제2인터커넥터(470)가 와이어 본딩(wire bonding)될 때, 본딩 체결되는 충격 또는 압력은 서포팅 블록(550)의 제2영역(550L)에 전달된다. 서포팅 블록(550)은 본딩 압력 및 충격에 저항하며, 제2칩 패드(415B)와 제2칩 패드(415B)를 포함한 제2칩 스택(400)의 돌출된 일부 부분(400E)을 견고하게 지지한다. 서포팅 블록(550)이 제2칩 패드(415B)가 위치하는 부분을 지지하므로, 본딩 체결되는 충격 또는 압력에 의해서 제2칩 패드(415B)가 위치하는 부분이 아래로 휘어지는 현상은 방지될 수 있다.
서포팅 블록(550)에 의한 견고한 지지가 없다면, 본딩 체결되는 충격 또는 압력에 의해서 제2칩 패드가 위치하는 부분이 아래로 휘어지는 현상이 유발된다. 제2칩 패드가 위치하는 부분이 아래로 휘어지는 현상은, 제2칩 패드에 제2인터커넥터가 정확하게 와이어 본딩되지 못하게 방해할 수 있다. 즉, 본딩 불량이 발생될 수 있다. 서포팅 블록(550)이 제2칩 패드(415B)가 위치하는 부분을 견고하게 지지하므로, 제2인터커넥터(470)가 제2칩 패드(415B)에 불량없이 정확하게 와이어 본딩될 수 있다.
도 6은 비교예에 의해 와이어 본딩 과정에서의 불량을 보여주는 도면이다.
도 6을 참조하면, 스택된 반도체 칩(41R)의 돌출 부분(41E)이 서포팅 블록(도 2의 550)에 의해 지지되지 않을 경우를 비교예로서 고려할 수 있다. 반도체 칩(41R)의 돌출 부분(41E)에 중첨되게 위치하는 칩 패드(45R)에 와이어 본더(wire bonder: 47H)가 와이어(47W)를 이끌어 본딩시킬 수 있다. 와이어(47W)가 칩 패드(45R)에 본딩될 때, 본딩 압력 및 충격이 반도체 칩(41R)의 돌출 부분(41E)에 전달된다. 반도체 칩(41R)의 돌출 부분(41E)이 지지되지 않고 있으므로, 전달된 압력에 의해서 반도체 칩(41R)의 돌출 부분(41E)은 아래로 휘어지게 되는 휘어짐 불량이 야기된다. 반도체 칩(41R)의 돌출 부분(41E)이 아래로 휘어지면, 칩 패드(45R)의 위치 및 높이 수준이 변동된다. 이에 따라, 본딩 체결되어야 할 와이어(47R)가 칩 패드(45R)와 정확하게 본딩 체결되지 못하는 본딩 불량이 야기될 수 있다.
그렇지만, 본 실시예에서는, 도 2 및 도 5에서와 같이, 최하단 제2반도체 칩(410B)의 제2칩 패드(415B)가 서포팅 블록(550)의 제2영역(550L)에 의해 견고하게 지지된 상태에서, 제2칩 패드(415B)에 제2인터커넥터(470)가 와이어 본딩된다. 따라서, 제2인터커넥터(470)에 와이어 본딩 불량은 유효하게 방지된다.
도 6을 다시 참조하면, 본딩 와이어(47R)에 의해 스택된 반도체 칩(41R)과 패키지 기판(10R)의 본딩 핑거(15R)는 전기적으로 연결되어야 한다. 이때, 스택된 반도체 칩(41R)이 상당히 높은 높이 수준에 위치하므로, 본딩 와이어(47R)는 상당히 긴 길이를 가져야 한다. 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 사용하는 몰딩 공정에서, 인가되는 몰드 흐름은 긴 길이의 본딩 와이어(47R)에 측 방향으로의 흐름 압력을 제공하게 된다.
이러한 몰드 흐름에 의한 압력에 대해 긴 길이의 본딩 와이어(47R)는 상대적으로 취약하다. 몰드 흐름에 의한 압력에 의해서 긴 길이의 본딩 와이어(47R)가 쓸러나가 그 위치가 몰드 흐름에 따라 이동되거나, 또는 본딩 와이어(47R)가 휘는 스위핑(sweeping) 불량이 야기될 수 있다. 스위핑 현상에 의해서 상호 이웃하는 본딩 와이어(47R)들끼리 전기적으로 단락(short)되거나, 또는 본딩 핑거(15R)와 본딩 와이어(47R)들의 연결이 끊어지는 등의 불량이 유발될 수 있다.
그렇지만, 본 실시예에서는, 도 2에서와 같이, 서포팅 블록(550) 또는 서포팅 블록(550) 및 인터포저(510)의 결합 구조가 제2칩 스택(400)과 패키지 기판(100)을 서로 연결시키는 전기적 연결 경로를 제공하고 있다. 제2인터커넥터(470)는 제2칩 스택(400)과 서포팅 블록(550)을 전기적으로 연결시키므로, 상대적으로 짧은 길이를 가진다. 몰딩층(600)을 몰딩하는 과정에서 인가되는 몰드 흐름 압력이 제2인터커넥터(470)에 인가되어도, 제2인터커넥터(470)가 상대적으로 짧은 길이를 가지므로, 제2인터커넥터(470)에 스위핑 불량이 유발되는 것은 유효하게 억제된다.
도 1을 다시 참조하면, 반도체 패키지(10)는 제1칩 스택(300)과 패키지 기판(100) 사이에 도입된 리프팅 유전층(250)을 더 포함할 수 있다. 리프팅 유전층(250)은 제1칩 스택(300)을 리프팅(lifting)시켜, 제1칩 스택(300)을 패키지 기판(100)과 수직 방향으로 더 높이 이격시켜준다. 리프팅 유전층(250)은 제1칩 스택(300)을 패키지 기판(100)에 부착시키는 접착층으로도 역할할 수 있다. 패키지 기판(100)과 제1칩 스택(300) 사이에 제3반도체 칩(210)이 배치될 수 있다. 제4접착층(230)이 제3반도체 칩(210)을 패키지 기판(100)에 부착시킬 수 있다. 제3반도체 칩(210)은 제1 및 제2반도체 칩들(310, 410)의 동작을 제어하는 콘트롤러 칩(controller chip)을 포함할 수 있다.
제4인터커넥터(270)가 제3반도체 칩(210)을 패키지 기판(100)에 전기적으로 접속시킨다. 제4인터커넥터(270)는 제4본딩 와이어를 포함하여 구성될 수 있다. 제3반도체 칩(210)은 외부와의 전기적 접속을 위한 제3칩 패드(211)를 구비하고, 패키지 기판(100)은 제3칩 패드(211)에 전기적으로 접속될 제3본딩 핑거(111)를 구비한다. 제4본딩 와이어는 제3칩 패드(211)와 제3본딩 핑거(111)를 상호 연결시킨다. 제3본딩 핑거(111)는 패키지 기판(100)은 회로 배선 구조(도시되지 않음)의 일부 부분으로 구성될 수 있다. 리프팅 유전층(250)은 제3반도체 칩(210)과 제4인터커넥터(270)를 덮는 층으로 도입될 수 있다. 이때, 제3반도체 칩(210)과 제4인터커넥터(270)는 리프팅 유전층(250) 내에 실질적으로 함침되어 내장될 수 있다.
도 7은 일 예에 따른 반도체 패키지(20)를 보여주는 단면도이다. 도 8은 도 7의 반도체 패키지(20)의 서포팅 블록(2550) 및 패키지 기판(2100)의 결합 부분을 확대 도시한 도면이다.
도 7 및 도 8을 참조하면, 반도체 패키지(20)는 패키지 기판(2100), 제1칩 스택(2300), 제2칩 스택(2400) 및 서포팅 블록(2550)을 포함하여 구성될 수 있다. 제1칩 스택(2300), 제2칩 스택(2400) 및 서포팅 블록(2550)을 덮는 몰딩층(2600)이 패키지 기판(2100) 상에 형성된다. 반도체 패키지(20)는, 도 1의 반도체 패키지(10)와 달리, 패키지 기판(2100)과 제2칩 스택(2400)이 서포팅 블록(2550)에 의해서 전기적으로 상호 연결된다. 서포팅 블록(2550)은 인터포저(도 1의 510)를 경유하지 않고, 패키지 기판(2100)에 직접적으로 연결된다. 제2칩 스택(2400)은 서포팅 블록(2550)과 제1칩 스택(2300)에 걸쳐지도록 배치된다. 제2칩 스택(2400)은 서포팅 블록(2550)과 제1칩 스택(2300)에 의해 함께 지지된다.
도 8에 제시된 것과 같이, 제1칩 스택(2300)의 제1상면(2300T)과 서포팅 블록(2550)의 제2상면(2550T)이 실질적으로 동일한 높이 레벨에 위치하도록 제1칩 스택(2300)과 서포팅 블록(2550)은 배치된다. 제2칩 스택(2400)은 제1칩 스택(2300)의 제1상면(2300T)과 서포팅 블록(2550)의 제2상면(2550T) 상에 보다 안정적으로 걸쳐지며 배치될 수 있다.
제1반도체 칩(2310)들은 제1오프셋 방향으로 서로 제1오프셋 스택되어 제1칩 스택(2300)을 구성한다. 제1반도체 칩(2310)들은 접착층(2330)들에 의해서 상호 부착될 수 있다. 제2반도체 칩(2410)들은 제1오프셋 방향과 실질적으로 반대되는 방향인 제2오프셋 방향으로 서로 제2오프셋 스택되어 제2칩 스택(2400)을 구성한다. 제2반도체 칩(2410)들은 접착층(2430)들에 의해서 상호 부착될 수 있다.
제1인터커넥터(2370)가 제1칩 스택(2310)을 이루는 제1반도체 칩(2310)들을 패키지 기판(100)에 전기적으로 접속시킨다. 제1인터커넥터(2370)로 도입된 제1본딩 와이어가 제1반도체 칩(2310)들의 제1칩 패드(2315)들을 전기적으로 상호 연결시키고, 패키지 기판(2100)의 제1본딩 핑거(2113)에 연결되도록 연장된다.
제2인터커넥터(2470)가 제2칩 스택(2410)을 이루는 제2반도체 칩(2410)들을 전기적으로 상호 접속시키고, 제2칩 스택(2410)을 서포팅 블록(2550)에 전기적으로 접속시키도록 연장된다. 제2인터커넥터(2470)의 제2본딩 와이어는 제2반도체 칩(2410)들의 제2칩 패드(2415)들을 전기적으로 상호 연결시키고, 서포팅 블록(2550)에 접속되도록 연장된다.
제2인터커넥터(2470)는 서포팅 블록(2550)을 경유하여 패키지 기판(2100)의 제2본딩 핑거(2115)에 전기적으로 접속된다. 서포팅 블록(2550)은 패키지 기판(2100)의 제2본딩 핑거(2115)에 전기적으로 접속되도록, 패키지 기판(2100)의 제2본딩 핑거(2115)에 중첩되도록 배치된다.
도 8을 참조하면, 관통 비아 구조체(2550V)가 서포팅 블록(2550)을 실질적으로 수직하게 관통하도록 서포팅 블록(2550)에 구비된다. 서포팅 블록(2550)은 블록 바디(2550B)를 포함하고, 블록 바디(2550B)를 실질적으로 수직하게 관통하는 관통 비아 구조체(2550V)를 포함하여 구성된다. 관통 비아 구조체(2550V)는 제1비아 패드(2553)와 이에 마주보는 제2비아 패드(2556) 및 제1비아 패드(2553)와 제2비아 패드(2556)를 상호 연결하는 수직 비아부(2552)를 포함하여 구성될 수 있다. 제1비아 패드(2553)는 관통 비아 구조체(2550V)의 상단 단부를 제공하도록 구성되고, 제2비아 패드(2556)는 관통 비아 구조체(2550V)의 하단 단부(2556)을 제공하도록 구성될 수 있다.
블록 바디(2550B)는 실리콘 바디부(2551)와, 상단 유전층(2554) 및 하단 유전층(2557)을 포함하여 구성될 수 있다. 상단 유전층(2554)은 제1비아 패드(2553)를 드러내도록 형성되고, 하단 유전층(2557)은 제2비아 패드(2556)을 드러내도록 형성된다. 수직 비아부(2552)는 관통 실리콘 비아(TSV) 형태의 구조로 형성된다. 제2인터커넥터(2470)의 일부 부분은 제1비아 패드(2556)에 본딩되어, 제2칩 스택(2400)을 수직 비아부(2552)에 전기적으로 연결시킨다.
도전성 범프(2560)가 서포팅 블록(2550)과 패키지 기판(2100)를 전기적으로 상호 연결시키는 내측 커넥터로 도입될 수 있다. 도전성 범프(2560)는 관통 비아 구조체(2550B)의 하단 단부인 제2비아 패드(2556)를 패키지 기판(2100)의 제2본딩 핑거(2115)에 직접적으로 그리고 전기적으로 연결시킨다. 제2접착층(2565)이 도전성 범프(2560)를 감싸 절연시키고, 패키지 기판(2100)과 서포팅 블록(2550)을 서로 부착시키도록 도입될 수 있다. 제2접착층(2565)은 비전도 필름층(NCF)으로 도입될 수 있다. 패키지 기판(2100)의 제2본딩 핑거(2115)는 서포팅 블록(2550)의 제2비아 패드(2556)과 중첩된 위치에 위치한다. 패키지 기판(2100)의 제2본딩 핑거(2115)는 서포팅 블록(2550)의 관통 비아 구조체(2550V)와 중첩된 위치에 위치한다.
도 8을 참조하면, 서포팅 블록(2550)은 서로 구획된 제1영역(2550T)과 제2영역(2550L)을 포함할 수 있다. 서포팅 블록(2550)의 제1영역(2550T)에 블록 바디(2550B)를 실질적으로 관통하는 관통 비아 구조체(2550V)가 배치된다. 서포팅 블록(2550)의 제1영역(2550T) 옆에 구획된 제2영역(2550L)에는 관통 비아 구조체(2550V)가 배치되지 않는다.
제2칩 스택(2400)이 제1칩 스택(2300)에 스택되면, 제2칩 스택(2400)의 일부 부분(2400E)이 제1칩 스택(2300)의 에지 부분(2300E) 바깥으로 돌출된다. 제2칩 스택(2400)의 돌출된 일부 부분(2400E)은 서포팅 블록(2550)의 제2영역(2550L)에 중첩되고 지지된다. 제2칩 스택(2400)의 돌출된 일부 부분(2400E)과 서포팅 블록(2550)의 제2영역(2550L) 사이에 제1접착층(2430B)이 도입된다. 제1접착층(2430B)은 제2칩 스택(2400)과 제1칩 스택(2300) 사이로 더 확장되어, 제2칩 스택(2400)과 제1칩 스택(2300)을 상호 부착할 수 있다.
제2칩 스택(2400)에 속하는 제2반도체 칩(2410)들 중 최하단에 위치하는 최하단 제2반도체 칩(2410B)의 제2칩 패드(2415B)는, 서포팅 블록(2550)의 제2영역(2550L)에 중첩되도록 위치한다. 최하단 제2반도체 칩(2410B)의 제2칩 패드(2415B)가 서포팅 블록(2550)의 제2영역(2550L)에 의해 지지되고 있으므로, 제2칩 패드(2415B)에 제2인터커넥터(2470)가 와이어 본딩될 때, 본딩 체결되는 충격 또는 압력에 의해서 본딩 불량이 유효하게 억제되거나 방지될 수 있다.
도 7을 다시 참조하면, 반도체 패키지(20)는 제1칩 스택(2300)과 패키지 기판(2100) 사이에 도입된 리프팅 유전층(2250)을 더 포함할 수 있다. 패키지 기판(2100)과 제1칩 스택(2300) 사이에 제3반도체 칩(2210)이 배치될 수 있다. 제4접착층(2230)이 제3반도체 칩(2210)을 패키지 기판(2100)에 부착시킬 수 있다. 제3반도체 칩(2210)은 제1 및 제2반도체 칩들(2310, 2410)의 동작을 제어하는 콘트롤러 칩을 포함할 수 있다. 제4인터커넥터(2270)의 제4본딩 와이어가 제3반도체 칩(2210)의 제3칩 패드(2211)를 패키지 기판(2100)의 제3본딩 핑거(2111)에 전기적으로 연결시킨다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
300, 400: 칩 스택,
510: 인터포저,
550: 서포팅 블록.

Claims (33)

  1. 패키지 기판 상에 제1반도체 칩들이 제1오프셋 스택된(offset stacked) 제1칩 스택(chip stack);
    제1접속 부분으로부터 제2접속 부분으로 연장 부분이 연장된 재배선 패턴을 포함하고, 상기 패키지 기판 상에 상기 제1칩 스택과 이격되도록 배치된 인터포저(interposer);
    상기 인터포저 상에 수직하게 배치되고, 상기 인터포저의 상기 제1접속 부분에 하단 단부가 전기적으로 접속된 관통 비아 구조체(through via structure)를 포함하는 서포팅 블록 (supporting block);
    상기 제1칩 스택 및 상기 서포팅 블록에 걸쳐지고, 제2반도체 칩들이 제2오프셋 스택된 제2칩 스택;
    상기 제1반도체 칩들을 상기 패키지 기판에 전기적으로 접속시키는 제1인터커넥터(interconnector);
    상기 제2반도체 칩들을 상기 관통 비아 구조체의 상단 단부에 전기적으로 접속시키는 제2인터커넥터; 및
    상기 인터포저의 상기 제2접속 부분을 상기 패키지 기판에 전기적으로 접속시키는 제3인터커넥터;를 포함하는 스택 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1인터커넥터는
    상기 제1칩 스택을 사이에 두고 상기 서포팅 블록의 반대측에 위치하는 스택 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1인터커넥터는
    상기 제1반도체 칩들을 전기적으로 상호 연결하고, 상기 패키지 기판에 전기적으로 본딩(bonding)된 제1본딩 와이어(bonding wire),
    상기 제2인터커넥터는
    상기 제2반도체 칩들을 전기적으로 상호 연결하고, 상기 관통 비아 구조체에 전기적으로 본딩된 제2본딩 와이어,
    상기 제3인터커넥터는
    상기 제2접속 부분에 일단 단부가 본딩되고 타단 단부가 상기 패키지 기판에 접속된 제3본딩 와이어를 포함하는 스택 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서포팅 블록은
    상기 관통 비아 구조체가 위치하는 제1영역 및 상기 제2칩 스택의 에지(edge) 부분이 중첩되는 제2영역을 포함하는 블록 바디(block body);
    상기 블록 바디의 상면에 노출되고 상기 관통 비아 구조체의 상기 상단 단부를 제공하는 제1비아 패드(via pad);
    상기 블록 바디의 하면에 노출되고 상기 관통 비아 구조체의 상기 하단 단부를 제공하는 제2비아 패드; 및
    상기 제1 및 제2비아 패드들을 상호 연결하는 상기 관통 비아 구조체의 수직 비아부를 포함하는 스택 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 블록 바디는
    실리콘 바디부를 포함하고,
    상기 수직 비아부는
    상기 실리콘 바디부를 관통하는 관통 실리콘 비아(TSV)를 포함하는 스택 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 블록 바디의 제2영역과 상기 제2칩 스택 사이에 도입된 제1접착층을 더 포함하는 스택 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1접착층은
    상기 제2칩 스택과 상기 제1칩 스택 사이로 더 확장된 스택 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제2칩 스택에 속하는 상기 제2반도체 칩들 중 최하단에 위치하는 최하단 제2반도체 칩은
    상기 제2인터커넥터가 접속하는 칩 패드(chip pad)를 포함하고,
    상기 칩 패드는 상기 서포팅 블록의 상기 블록 바디의 제2영역에 중첩되도록 위치하는 스택 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서포팅 블록은
    상기 제1칩 스택과 측방향으로 이격된 스택 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 인터포저와 상기 서포팅 블록 사이에 위치하고,
    상기 인터포저의 상기 제1접속 부분과 상기 관통 비아 구조체의 상기 하단 단부를 상호 연결시키는 도전성 범프(bump); 및
    상기 도전성 범프를 감싸고 상기 인터포저와 상기 서포팅 블록을 서로 부착시키는 제2접착층을 더 포함하는 스택 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2접착층은
    비전도 필름층(NCF)을 포함하는 스택 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 인터포저와 상기 패키지 기판 사이에 도입되고,
    상기 인터포저를 상기 패키지 기판에 부착하는 제3접착층을 더 포함하는 스택 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 패키지 기판은
    상기 제3인터커넥터에 접속되는 본딩 핑거(bonding finger)를 포함하고,
    상기 제3접착층에 의해서 상기 인터포저는 상기 본딩 핑거를 드러내며 상기 패키지 기판에 부착되고,
    상기 본딩 핑거는 상기 제2칩 스택과 중첩된 위치에 위치하는 스택 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서포팅 블록은
    상기 제2접속 부분을 드러내며 상기 인터포저의 일부 부분에 중첩되도록 배치된 스택 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1반도체 칩들은
    상기 제2반도체 칩들이 제2오프셋 스택된 방향과 반대 방향으로 제1오프셋 스택된 스택 패키지
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1칩 스택과
    상기 패키지 기판 사이에 배치된 제3반도체 칩; 및
    상기 제3반도체 칩을 덮고 상기 제1칩 스택을 리프팅(lifting)하며 지지하는 리프팅 유전층을 더 포함하는 스택 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제3반도체 칩은
    상기 제1 및 제2반도체 칩들을 제어하는 콘트롤러(controller) 칩인 스택 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1칩 스택과 상기 서포팅 블록은
    상기 제1칩 스택의 제1상면과 상기 서포팅 블록의 제2상면이 동일한 높이 레벨(height level)에 위치하도록 배치되고,
    상기 제2칩 스택은
    상기 제1칩 스택의 상기 제1상면과 상기 서포팅 블록의 상기 제2상면 상에 배치된 스택 패키지.
  19. 삭제
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