KR20210019226A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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KR20210019226A
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상의 제1 인터포저; 상기 제1 인터포저 일측의 상기 기판 상에 배치되고, 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택; 상기 제1 칩 스택 상에 배치되고, 상기 제1 방향과 반대인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택; 및 상기 제1 인터포저 타측의 상기 기판 상에 배치되고, 상기 제2 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택을 포함하고, 상기 제1 인터포저는 상기 제1 칩 스택으로부터 돌출된 상기 제2 칩 스택의 하면과 접촉하여 상기 제2 칩 스택을 지지하고, 상기 제3 칩 스택의 두께는 상기 제1 및 제2 칩 스택의 두께의 합보다 크고, 상기 제3 칩 스택 아래의 공간과 상기 제1 인터포저의 적어도 일부가 오버랩할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 용량을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 동작의 정확성 및 속도 향상, 사이즈의 최소화, 공정 단순화 및 비용 감소 등의 요구들이 만족되어야 한다.
본 발명의 실시예들이 해결하고자 하는 과제는, 면적이 감소되면서 고집적화가 가능한 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따른 반도체 패키지는, 기판; 상기 기판 상의 제1 인터포저; 상기 제1 인터포저 일측의 상기 기판 상에 배치되고, 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택; 상기 제1 칩 스택 상에 배치되고, 상기 제1 방향과 반대인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택; 및 상기 제1 인터포저 타측의 상기 기판 상에 배치되고, 상기 제2 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택을 포함하고, 상기 제1 인터포저는 상기 제1 칩 스택으로부터 돌출된 상기 제2 칩 스택의 하면과 접촉하여 상기 제2 칩 스택을 지지하고, 상기 제3 칩 스택의 두께는 상기 제1 및 제2 칩 스택의 두께의 합보다 크고, 상기 제3 칩 스택 아래의 공간과 상기 제1 인터포저의 적어도 일부가 오버랩할 수 있다.
위 반도체 패키지에 있어서, 상기 제1 인터포저는, 상기 제2 칩 스택과 상기 기판 사이의 전기적 연결을 제공할 수 있다. 상기 제1 칩 스택은, 상기 제1 인터포저와 가까운 일측과 반대편의 타측에 위치하는 제1 인터커넥터를 통하여 상기 기판에 전기적으로 연결되고, 상기 제3 칩 스택은, 상기 제1 인터포저와 가까운 일측과 반대편의 타측에 위치하는 제2 인터커넥터를 통하여 상기 기판에 전기적으로 연결될 수 있다. 상기 제1 인터포저의 두께는, 상기 제1 칩 스택의 두께와 동일할 수 있다. 상기 제3 칩 스택 상에 배치되고, 상기 제1 방향으로 오프셋 적층되는 복수의 제4 반도체 칩을 포함하는 제4 칩 스택을 더 포함할 수 있다. 상기 제3 칩 스택으로부터 돌출된 상기 제4 칩 스택의 하면과 접촉하여 상기 제4 칩 스택을 지지하는 제3 인터포저; 및 상기 제3 인터포저와 상기 제1 인터포저 사이에서 배치되는 제2 인터포저를 더 포함할 수 있다. 상기 제3 칩 스택의 두께는, 상기 제1 내지 제3 인터포저의 두께의 합과 동일할 수 있다. 상기 제1 인터포저는, 상기 제2 칩 스택과 상기 기판 사이, 및 상기 제2 인터포저와 상기 기판 사이의 전기적 연결을 제공하고, 상기 제2 인터포저는, 상기 제1 인터포저와 상기 제3 인터포저 사이의 전기적 연결을 제공하고, 상기 제4 칩 스택은, 상기 제3 인터포저, 상기 제2 인터포저 및 상기 제1 인터포저를 통하여 상기 기판에 전기적으로 연결될 수 있다. 상기 제1 인터포저는, 상기 제2 칩 스택과 상기 기판을 연결하기 위하여, 상기 제2 칩 스택과 상대적으로 가까운 쪽에 배치되는 일측 제1 관통 비아 구조체, 및 상기 제2 인터포저와 상기 기판을 연결하기 위하여, 상기 제2 칩 스택과 상대적으로 먼 쪽에 배치되는 타측 제1 관통 비아 구조체를 포함하고, 상기 제2 인터포저는, 상기 타측 제1 관통 비아 구조체와 전기적으로 연결되는 제2 접속 단자, 및 상기 일측 제1 관통 비아 구조체가 형성되지 않은 영역에 형성되는 제1 더미 패턴을 포함할 수 있다. 상기 제1 및 제2 방향과 수직인 제3 방향에서, 상기 제1 및 제2 인터포저의 폭은 상기 제1 칩 스택의 폭보다 커서 상기 제1 칩 스택과 중첩하지 않는 단부를 갖고, 상기 제1 더미 패턴은, 상기 단부에서 상기 제1 인터포저와 상기 제2 인터포저 사이에 배치될 수 있다. 상기 제2 인터포저는, 제2 관통 비아 구조체, 및 상기 제2 관통 비아 구조체를 상기 타측 제1 관통 비아 구조체까지 연결하기 위한 제1 재배선층을 포함할 수 있다. 상기 제3 인터포저는, 제3 관통 비아 구조체, 및 상기 제3 관통 비아 구조체를 상기 제2 관통 비아 구조체까지 연결하기 위한 제2 재배선층을 포함할 수 있다. 상기 제2 인터포저의 두께는, 상기 제1 및 제2 칩 스택의 두께의 합에서 상기 제1 칩 스택의 두께를 뺀 값 이하일 수 있다. 상기 제3 인터포저는, 상기 제2 칩 스택의 상면 위로 연장할 수 있다. 상기 제3 인터포저는, 상기 제2 칩 스택의 상면 위에서 지지되기 위한 제2 더미 패턴을 포함할 수 있다. 상기 제1 및 제2 방향에서, 상기 제1 및 제2 인터포저는 서로 정렬되는 측벽을 갖는 반면, 상기 제3 인터포저의 측벽은 상기 제1 및 제2 인터포저의 측벽과 정렬되지 않을 수 있다. 상기 제1 반도체 칩 내지 상기 제3 반도체 칩은, 동일한 종류의 메모리 칩이고, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 두께는 서로 동일하고, 상기 제3 반도체 칩의 두께는, 상기 제1 및 제2 반도체 칩의 두께보다 클 수 있다. 상기 제1 반도체 칩 내지 상기 제4 반도체 칩은, 동일한 종류의 메모리 칩이고, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제4 반도체 칩의 두께는 서로 동일하고, 상기 제3 반도체 칩의 두께는, 상기 제1, 제2 및 제4 반도체 칩의 두께보다 클 수 있다.
본 발명의 실시예들에 의하면, 반도체 패키지의 면적 감소 및 고집적화가 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a 및 도 2b는 각각 도 1의 제1 인터포저(150)의 일례를 보다 상세히 설명하기 위한 단면도 및 평면도이다.
도 3a 내지 도 3c는 도 1의 제2 인터포저(160)의 일례를 보다 상세히 설명하기 위한 도면들이다.
도 4a 내지 도 4c는 도 1의 제3 인터포저(170)의 일례를 보다 상세히 설명하기 위한 도면들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예의 반도체 패키지는 기판(100)과, 기판(100) 상에 배치되는 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 제1 내지 제3 인터포저(150, 160, 170)를 포함할 수 있다.
기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다.
기판(100)은 반도체 패키지에 포함되는 다양한 전자 소자들 예컨대, 제1 내지 제4 칩 스택(110, 120, 130, 140) 및 제1 내지 제3 인터포저(150, 160, 170)가 배치될 수 있는 제1 면 예컨대, 상면과, 제1 면에 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 단자가 배치될 수 있는 제2 면 예컨대, 하면을 가질 수 있다.
기판(100)은 제1 면 상의 전자 소자를 기판(100)과 전기적으로 연결시키기 위하여 제1 면에서 노출되는 제1 기판 패드(102) 및 제2 면 상의 외부 접속 단자(180)를 기판(100)과 전기적으로 연결시키기 위하여 제2 면에서 노출되는 제2 기판 패드(104)를 포함할 수 있다. 참고로, 기판 패드는, 기판(100)을 다른 구성 요소와 접속시키기 위하여 기판(100)의 표면을 통하여 노출되는 전기 전도성 요소 또는 단자를 의미할 수 있다. 일례로서, 제1 기판 패드(102)는 와이어 본딩을 위한 본드 핑거(bond finger)일 수 있고, 제2 기판 패드(104)는 솔더 볼(solder ball)의 접합을 위한 볼 랜드(ball land)일 수 있다. 제1 및 제2 기판 패드(102, 104)는 기판(100) 내부의 회로 및/또는 배선 구조의 일부일 수 있다. 제1 기판 패드(102)는 제1 칩 스택(110), 제2 칩 스택(120), 제3 칩 스택(130) 및 제4 칩 스택(140) 각각과의 연결을 위한 네 개의 기판 패드(102-1, 102-2, 102-3, 102-4)를 포함할 수 있다. 그러나, 제1 및 제2 기판 패드(102, 104)의 개수, 배열 등은 다양하게 변형될 수 있다.
제1 내지 제4 칩 스택(110, 120, 130, 140)은 기판(100)의 제1 면 상에 배치될 수 있다.
여기서, 제1 칩 스택(110)은 계단 형상을 이루도록 적층되는 복수의 제1 반도체 칩(110-1 내지 110-8)을 포함할 수 있다. 본 실시예에서는, 제1 칩 스택(110)이 8개의 제1 반도체 칩(110-1 내지 110-8)을 포함하는 경우를 나타내었으나, 제1 칩 스택(110)에 포함되는 제1 반도체 칩(110-1 내지 110-8)의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 제1 반도체 칩(110-1 내지 110-8) 각각에 대하여 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 110-1 내지 110-8로 표기하였다. 제1 반도체 칩(110-1 내지 110-8) 중 어느 하나 예컨대, 제1 반도체 칩(110-1)은 적층 방향에서 인접한 다른 하나 예컨대 제1 반도체 칩(110-2)과 기판(100)의 제1 면과 평행한 소정 방향으로 일정한 오프셋(offset)을 가지고 적층될 수 있다. 제1 반도체 칩(110-1 내지 110-8)의 오프셋 방향을 이하, 제1 오프셋 방향이라 하기로 한다. 본 단면도상에서, 제1 오프셋 방향은 우측 방향일 수 있다. 제1 반도체 칩(110-1 내지 110-8)이 오프셋 적층됨에 따라, 제1 반도체 칩(110-1 내지 110-8)의 제1 오프셋 방향과 반대편에 위치하는 일측면 예컨대, 좌측면으로부터 연장되는 상면의 일부가 노출된 상태일 수 있다.
제1 반도체 칩(110-1 내지 110-8)은 서로 동일한 칩일 수 있다. 그에 따라, 제1 반도체 칩(110-1 내지 110-8)의 종류, 두께, 평면 사이즈, 제1 칩 패드(112)의 위치 등은 서로 동일할 수 있다. 나아가, 제1 반도체 칩(110-1 내지 110-8) 각각은 메모리 칩일 수 있다. 예컨대, 제1 반도체 칩(110-1 내지 110-8) 각각은 NAND 플래시 메모리, PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory) 등과 같은 비휘발성 메모리 칩 또는 DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리 칩일 수 있다.
제1 반도체 칩(110-1 내지 110-8) 각각은 기판(100)과 대향하는 제1 면 예컨대, 하면과, 제1 면과 반대편에 위치하는 제2 면 예컨대, 상면을 가질 수 있다. 제1 칩 패드(112)는 제1 반도체 칩(110-1 내지 110-8) 각각의 제2 면에 노출될 수 있다. 특히, 제1 칩 패드(112)는 제1 반도체 칩(110-1 내지 110-8)이 오프셋 적층됨에 따라 노출되는 제1 반도체 칩(110-1 내지 110-8)의 상면 일부에 배치될 수 있다. 또한, 본 도면은 제1 오프셋 방향 및 제1 오프셋 방향과 반대인 제2 오프셋 방향에 따른 단면도로서, 제1 반도체 칩(110-1 내지 110-8) 각각에 하나의 제1 칩 패드(112)가 형성된 것처럼 도시도어 있으나, 제1 반도체 칩(110-1 내지 110-8) 각각에는 기판(110)의 제1 면과 평행하면서 제1 및 제2 오프셋 방향과 실질적으로 수직한 방향으로 배열되는 복수의 제1 칩 패드(112)가 형성될 수 있다.
제1 인터커넥터(115)는 제1 칩 스택(110)의 일측 예컨대, 좌측에 형성될 수 있다. 제1 인터커넥터(115)는 제1 반도체 칩(110-1 내지 110-8)을 서로 전기적으로 연결시키면서 제1 칩 스택(110)을 기판(100)과 전기적으로 연결시킬 수 있다. 본 실시에에서, 제1 인터커넥터(115)는 인접하는 제1 칩 패드(112)를 서로 접속시키면서 제1 반도체 칩(110-1)의 제1 칩 패드(112) 및 제1 기판 패드(102-1)를 접속시키는 본딩 와이어일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 리드(lead), 도전성 테이프, 도전성 스페이서, 관통 전극 등 다양한 형태의 전기적 인터커넥터가 이용될 수 있다.
제1 반도체 칩(110-1 내지 110-8) 각각은 제1 접착층(117)에 의하여 기판(100) 또는 자신의 바로 아래에 위치하는 제1 반도체 칩(110-1 내지 110-7)에 부착될 수 있다. 제1 접착층(117)은 제1 반도체 칩(110-1 내지 110-8) 각각의 하면 상에 형성되어 하면과 중첩하는 형상을 가질 수 있다. 제1 접착층(117)은 DAF(Die Attach Film) 등과 같은 절연성의 접착 물질을 포함할 수 있다. 제1 접착층(117)은 제1 반도체 칩(110-1 내지 110-8)을 서로 절연시키거나 기판(100)과 제1 반도체 칩(110-1)을 절연시킬 수 있다.
제1 칩 스택(110)의 두께 즉, 기판(100)의 상면으로부터 최상층의 제1 반도체 칩(110-8)의 상면까지의 거리를 제1 두께(H1)라 하기로 한다.
제2 칩 스택(120)은 제1 칩 스택(110) 상에 배치될 수 있다. 제2 칩 스택(120)은 계단 형상을 이루도록 적층되는 복수의 제2 반도체 칩(120-1 내지 120-8)을 포함할 수 있다. 본 실시예에서는, 제2 칩 스택(120)이 8개의 제2 반도체 칩(120-1 내지 120-8)을 포함하는 경우를 나타내었으나, 제2 칩 스택(120)에 포함되는 제2 반도체 칩(120-1 내지 120-8)의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 제2 반도체 칩(120-1 내지 120-8) 각각에 대하여 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 120-1 내지 120-8로 표기하였다. 제2 반도체 칩(120-1 내지 120-8)은 제2 오프셋 방향 예컨대, 좌측 방향으로 오프셋 적층될 수 있다. 제2 반도체 칩(120-1 내지 120-8)의 오프셋 적층에 따라, 제2 반도체 칩(120-1 내지 120-8)의 제2 오프셋 방향과 반대편에 위치하는 타측면 예컨대, 우측면으로부터 연장되는 상면의 일부가 노출된 상태일 수 있다.
제2 반도체 칩(120-1 내지 120-8)은 서로 동일한 칩일 수 있다. 그에 따라, 제2 반도체 칩(120-1 내지 120-8)의 종류, 두께, 평면 사이즈, 칩 패드(122)의 위치 등은 서로 동일할 수 있다. 또한, 제2 반도체 칩(120-1 내지 120-8) 각각은 메모리 칩일 수 있다. 나아가, 제2 반도체 칩(120-1 내지 120-8)은 제1 반도체 칩(110-1 내지 110-8)과 동일한 종류의 칩일 수 있고, 그 두께 및 평면 사이즈가 동일할 수 있다.
제2 반도체 칩(120-1 내지 120-8) 각각은 기판(100)과 대향하는 제1 면 예컨대, 하면과, 제1 면과 반대편에 위치하는 제2 면 예컨대, 상면을 가질 수 있다. 제2 칩 패드(122)는 제2 반도체 칩(120-1 내지 120-8) 각각의 제2 면에 노출될 수 있다. 여기서, 제2 칩 패드(122)는 제2 반도체 칩(120-1 내지 120-8)이 오프셋 적층됨에 따라 노출되는 제2 반도체 칩(120-1 내지 120-8)의 상면 일부에 배치될 수 있다. 또한, 본 도면에 도시되지는 않았으나, 제2 반도체 칩(210-1 내지 210-8) 각각에는 기판(100)의 제1 면과 평행하면서 제1 및 제2 오프셋 방향과 실질적으로 수직한 제3방향으로 배열되는 복수의 제2 칩 패드(122)가 형성될 수 있다(도 2b 참조).
제2 인터커넥터(125)는 제2 칩 스택(120)의 타측 예컨대, 우측에 형성될 수 있다. 제2 인터커넥터(125)는 제2 반도체 칩(120-1 내지 120-8)을 서로 전기적으로 연결시키면서 제2 칩 스택(120)을 제1 인터포저(150)와 전기적으로 연결시킬 수 있다. 제2 칩 스택(120)은 제1 인터포저(150)를 통하여 기판(100)과 전기적으로 연결될 수 있다. 제1 인터포저(150)에 대하여는 도 2a 및 도 2b를 참조하여 후술하기로 한다. 본 실시에에서, 제1 인터커넥터(125)는 인접하는 제2 칩 패드(122)를 서로 접속시키면서 제2 반도체 칩(120-1)의 제2 칩 패드(122) 및 제1 인터포저(150)의 일부 예컨대, 후술하는 비아 패드를 접속시키는 본딩 와이어일 수 있다.
제2 반도체 칩(120-1 내지 120-8) 각각은 제2 접착층(127)에 의하여 최상층의 제1 반도체 칩(110-8), 제1 인터포저(150) 및 자신의 자신의 바로 아래에 위치하는 제2 반도체 칩(120-1 내지 120-7)에 부착될 수 있다.
제2 칩 스택(120)의 두께 즉, 제1 칩 스택(110)의 상면으로부터 최상층의 제2 반도체 칩(120-8)의 상면까지의 거리를 제2 두께(H2)라 하기로 한다. 제2 반도체 칩(120-1 내지 120-8)이 제1 반도체 칩(110-1 내지 110-8)과 동일한 두께를 갖는 경우, 제1 두께(H1)와 제2 두께(H2)는 실질적으로 동일할 수 있다. 그러나, 다른 실시예에서, 제1 두께(H1)와 제2 두께(H2)는 상이할 수도 있다.
이로써, 제1 칩 스택(110)과 제2 칩 스택(120)의 적층 구조물은 제1 오프셋 방향으로 향하는 화살표(arrow) 형상을 가지면서 기판(100)의 제1 면 상에 배치될 수 있다.
제3 칩 스택(130)은 제1 및 제2 인터포저(150, 160)를 사이에 두고 제1 및 제2 칩 스택(110, 120)의 적층 구조물과 반대편에 위치할 수 있다. 예컨대, 제1 및 제2 칩 스택(110, 120)이 제1 및 제2 인터포저(150, 160)의 좌측에 배치되는 경우, 제3 칩 스택(130)은 제1 및 제2 인터포저(150, 160)의 우측에 배치될 수 있다. 제3 칩 스택(130)은 계단 형상을 이루도록 적층되는 복수의 제3 반도체 칩(130-1 내지 130-8)을 포함할 수 있다. 본 실시예에서는, 제3 칩 스택(130)이 8개의 제3 반도체 칩(130-1 내지 130-8)을 포함하는 경우를 나타내었으나, 제3 칩 스택(130)에 포함되는 제3 반도체 칩(130-1 내지 130-8)의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 제3 반도체 칩(130-1 내지 130-8) 각각에 대하여 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 130-1 내지 130-8로 표기하였다. 제3 반도체 칩(130-1 내지 130-8)은 제2 오프셋 방향 예컨대, 좌측 방향으로 오프셋 적층될 수 있다. 제3 반도체 칩(130-1 내지 130-8)의 오프셋 적층에 따라, 제3 반도체 칩(130-1 내지 130-8)의 제2 오프셋 방향과 반대편에 위치하는 타측면 예컨대, 우측면으로부터 연장되는 상면의 일부가 노출된 상태일 수 있다.
제3 반도체 칩(130-1 내지 130-8)은 서로 동일한 칩일 수 있다. 그에 따라, 제3 반도체 칩(130-1 내지 130-8)의 종류, 두께, 평면 사이즈, 칩 패드(132)의 위치 등은 서로 동일할 수 있다. 또한, 제3 반도체 칩(130-1 내지 130-8) 각각은 메모리 칩일 수 있다. 나아가, 제3 반도체 칩(130-1 내지 130-8)은 제1 반도체 칩(110-1 내지 110-8) 및/또는 제2 반도체 칩(120-1 내지 120-8)과 동일한 종류의 칩 또는 다른 종류의 칩일 수 있고, 동일한 또는 상이한 평면 사이즈를 가질 수 있다. 그러나, 제3 반도체 칩(130-1 내지 130-8) 각각의 두께는 제1 반도체 칩(110-1 내지 110-8) 각각의 두께 및 제2 반도체 칩(120-1 내지 120-8) 각각의 두께보다 클 수 있다. 제3 반도체 칩(130-1 내지 130-8)이 제1 반도체 칩(110-1 내지 110-8) 및 제2 반도체 칩(120-1 내지 120-8)과 동일한 종류의 칩이더라도 백그라인딩(back grinding) 공정시 제1 반도체 칩(110-1 내지 110-8) 및 제2 반도체 칩(120-1 내지 120-8)에 비하여 백그라인딩의 정도를 감소시킴으로써 그 두께를 크게 할 수 있다. 그에 따라, 제3 칩 스택(130)의 두께 즉, 기판(100)의 상면으로부터 최상층의 제3 반도체 칩(130-8)의 상면까지의 거리를 제3 두께(H3)라 할 때, 제3 두께(H3)는 제1 두께(H1) 및 제2 두께(H2) 각각보다 클 수 있다. 나아가, 본 실시예에서 제3 두께(H3)는 제1 두께(H1)와 제2 두께(H2)의 합보다 클 수 있다. 이는, 제3 칩 스택(130)이 오프셋 적층되면서 제3 두께(H3)를 가짐에 따라 제3 칩 스택(130)의 아래에 형성되는 공간에 제1 및 제2 인터포저(150, 160)의 일부 및/또는 제1 및 제2 칩 스택(110, 120)의 일부를 밀어 넣음으로써 패키지의 면적을 감소시키기 위함이다.
제3 반도체 칩(130-1 내지 130-8) 각각은 기판(100)과 대향하는 제1 면 예컨대, 하면과, 제1 면과 반대편에 위치하는 제2 면 예컨대, 상면을 가질 수 있다. 제3 칩 패드(132)는 제3 반도체 칩(130-1 내지 130-8) 각각의 제2 면에 노출될 수 있다. 여기서, 제3 칩 패드(132)는 제3 반도체 칩(130-1 내지 130-8)이 오프셋 적층됨에 따라 노출되는 제3 반도체 칩(130-1 내지 130-8)의 상면 일부에 배치될 수 있다.
제3 인터커넥터(135)는 제3 칩 스택(130)의 타측 예컨대, 우측에 형성될 수 있다. 제3 인터커넥터(135)는 제3 반도체 칩(130-1 내지 130-8)을 서로 전기적으로 연결시키면서 제3 칩 스택(130)을 기판(100)과 전기적으로 연결시킬 수 있다. 본 실시예에서, 제3 인터커넥터(135)는 인접하는 제3 칩 패드(132)를 서로 접속시키면서 제3 반도체 칩(130-1)의 제3 칩 패드(132) 및 제1 기판 패드(102-3)을 접속시키는 본딩 와이어일 수 있다.
제3 반도체 칩(130-1 내지 130-8) 각각은 제3 접착층(137)에 의하여 기판(100) 및 자신의 자신의 바로 아래에 위치하는 제3 반도체 칩(130-1 내지 130-7)에 부착될 수 있다.
제4 칩 스택(140)은 제3 칩 스택(130) 상에 위치할 수 있다. 제4 칩 스택(140)은 계단 형상을 이루도록 적층되는 복수의 제4 반도체 칩(140-1 내지 140-8)을 포함할 수 있다. 본 실시예에서는, 제4 칩 스택(140)이 8개의 제4 반도체 칩(140-1 내지 140-8)을 포함하는 경우를 나타내었으나, 제4 칩 스택(140)에 포함되는 제4 반도체 칩(140-1 내지 140-8)의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 제4 반도체 칩(140-1 내지 140-8) 각각에 대하여 기판(100)에 가까운 것부터 먼 것까지 순차적으로 도면부호 140-1 내지 140-8로 표기하였다. 4 반도체 칩(140-1 내지 140-8)은 제1 오프셋 방향 예컨대, 우측 방향으로 오프셋 적층될 수 있다. 제4 반도체 칩(140-1 내지 140-8)의 오프셋 적층에 따라, 제4 반도체 칩(140-1 내지 140-8)의 제1 오프셋 방향과 반대편에 위치하는 일측면 예컨대, 좌측면으로부터 연장되는 상면의 일부가 노출된 상태일 수 있다.
제4 반도체 칩(140-1 내지 140-8)은 서로 동일한 칩일 수 있다. 그에 따라, 제4 반도체 칩(140-1 내지 140-8)의 종류, 두께, 평면 사이즈, 칩 패드(142)의 위치 등은 서로 동일할 수 있다. 또한, 제4 반도체 칩(140-1 내지 140-8) 각각은 메모리 칩일 수 있다. 나아가, 제4 반도체 칩(140-1 내지 140-8)은 제1 반도체 칩(110-1 내지 110-8) 및/또는 제2 반도체 칩(120-1 내지 120-8)과 동일한 종류의 칩일 수 있고, 그 두께 및 평면 사이즈가 동일할 수 있다. 이러한 경우, 제4 칩 스택(140)의 두께는 제1 두께(H1) 및/또는 제2 두께(H2)와 실질적으로 동일할 수 있다.
제4 반도체 칩(140-1 내지 140-8) 각각은 기판(100)과 대향하는 제1 면 예컨대, 하면과, 제1 면과 반대편에 위치하는 제2 면 예컨대, 상면을 가질 수 있다. 제4 칩 패드(142)는 제4 반도체 칩(140-1 내지 140-8) 각각의 제2 면에 노출될 수 있다. 여기서, 제4 칩 패드(142)는 제4 반도체 칩(140-1 내지 140-8)이 오프셋 적층됨에 따라 노출되는 제4 반도체 칩(140-1 내지 140-8)의 상면 일부에 배치될 수 있다.
제4 인터커넥터(145)는 제4 칩 스택(140)의 일측 예컨대, 좌측에 형성될 수 있다. 제4 인터커넥터(145)는 제4 반도체 칩(140-1 내지 140-8)을 서로 전기적으로 연결시키면서 제4 칩 스택(140)을 제3 인터포저(170)와 전기적으로 연결시킬 수 있다. 제4 칩 스택(140)은 제3 인터포저(170), 제2 인터포저(160) 및 제1 인터포저(150)를 통하여 기판(100)에 전기적으로 연결될 수 있다. 제3 인터포저(170) 및 제2 인터포저(160)에 대하여는 후술하기로 한다. 본 실시예에서, 제4 인터커넥터(145)는 인접하는 제4 칩 패드(142)를 서로 접속시키면서 제4 반도체 칩(140-1)의 제4 칩 패드(142) 및 제3 인터포저(170)의 일부 예컨대, 후술하는 비아 패드를 접속시키는 본딩 와이어일 수 있다.
제4 반도체 칩(140-1 내지 140-8) 각각은 제4 접착층(147)에 의하여 최상층의 제3 반도체 칩(130-8), 제3 인터포저(170) 및 자신의 자신의 바로 아래에 위치하는 제4 반도체 칩(140-1 내지 140-7)에 부착될 수 있다.
이로써, 제3 칩 스택(130)과 제4 칩 스택(140)의 적층 구조물은 제2 오프셋 방향으로 향하는 화살표(arrow) 형상을 가지면서 기판(100)의 제1 면 상에 배치될 수 있다.
제1 인터포저(150)는 기판(100)의 제1 면 상에 형성되면서 제1 칩 스택(110)과 제3 칩 스택(130)의 사이 다시 말하면, 제1 칩 스택(110)의 타측 예컨대, 우측과 제3 칩 스택(130)의 일측 예컨대 좌측에 배치될 수 있다. 제1 인터포저(150)의 두께 즉, 기판(100)의 상면으로부터 제1 인터포저(150)의 상면까지의 거리는 제1 칩 스택(110)의 제1 두께(H1)와 실질적으로 동일할 수 있다.
제1 인터포저(150)는 제1 칩 스택(110)과는 소정 간격 이격할 수 있다. 또한, 제1 칩 스택(110)으로부터 타측 예컨대, 우측으로 일부분이 돌출된 제2 칩 스택(120)의 하면과 일부가 중첩될 수 있다. 다시 말해, 제1 인터포저(150)는 제2 칩 스택(120) 중 제1 칩 스택(110)에 직접 지지되지 않는 돌출된 부분과 중첩되도록 배치될 수 있다. 이로써, 제1 인터포저(150)는 제1 칩 스택(110)과 함께 제2 칩 스택(120)을 지지하는 기능을 할 수 있다. 아울러, 제1 인터포저(150)는 제2 칩 스택(120)과 기판(100) 사이의 전기적 연결, 및 제1 인터포저(150) 상에 배치되는 제2 인터포저(160)와 기판(100) 사이의 전기적 연결을 제공하는 기능을 할 수 있다. 이에 대하여는, 도 2a 및 도 2b를 함께 참조하여 보다 상세히 설명하기로 한다.
도 2a 및 도 2b는 각각 도 1의 제1 인터포저(150)의 일례를 보다 상세히 설명하기 위한 단면도 및 평면도이다. 도 2a는 도 2b의 X1-X1' 선에 따른 단면을 나타내고, 도 2b는 제1 인터포저(150)의 상면을 나타낸다. 설명의 편의를 위하여, 도 2a 및 도 2b에는 제1 인터포저(150)와 함께 이와 접속되는 구성요소의 일부 예컨대, 제2 칩 스택(120) 또는 제2 인터포저(160)의 일부를 함께 도시하였다.
도 1, 도 2a 및 도 2b를 함께 참조하면, 제1 인터포저(150)는, 제1 바디부(151, 153, 155), 제1 바디부(151, 153, 155)를 관통하는 제1 관통 비아 구조체(through via structure, 152, 154, 156), 및 제1 바디부(151, 153, 155)의 아래에서 제1 관통 비아 구조체(152, 154, 156)와 기판(100) 사이의 접속을 제공하는 제1 접속 단자(158)를 포함할 수 있다.
제1 바디부(151, 153, 155)는, 전체적으로 사각 기둥 형상 또는 이와 유사한 형상을 가질 수 있고, 제1 바디(151) 및 제1 바디(151) 아래와 위에 각각 배치되는 제1 하부 유전층(153) 및 제1 상부 유전층(155)을 포함할 수 있다. 제1 바디(153)는 실리콘 등 반도체 물질을 포함할 수 있다. 제1 하부 유전층(153) 및 제1 상부 유전층(155) 각각은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등과 같은 절연 물질을 포함할 수 있다.
제1 바디부(151, 153, 155)는 제3 방향에서 상대적으로 긴 바(bar) 형상을 가질 수 있다. 이는, 전술한 바와 같이, 제2 칩 스택(120)에 포함되는 제2 반도체 칩(120-1 내지 120-8) 각각의 상면에 제3 방향으로 배열되는 제2 칩 패드(122)가 구비되고, 이들 제2 칩 패드(122)와 각각 연결되는 제1 관통 비아 구조체(152, 154, 156)가 제1 바디부(151, 153, 155) 내에서 제3 방향으로 배열되기 때문이다. 나아가, 제1 바디부(151, 153, 155)는 제3 방향에서 제2 칩 스택(120)의 길이보다 더 큰 길이를 가질 수도 있다. 이는 후술하는 제2 인터포저(160)의 지지를 위한 더미 패턴(도 1의 점선 부분 및 도 3a의 DP1 참조)이 배치될 공간을 제공하기 위함이다.
제1 관통 비아 구조체(152, 154, 156)는 제1 바디(151)를 관통하여 기판(100)의 제1 면에 대하여 수직 방향으로 연장하는 제1 관통 비아(152)와, 제1 하부 유전층(153) 및 제1 상부 유전층(155) 내에 각각 형성되어 제1 관통 비아(152)의 하단 및 상단과 각각 접속하는 제1 하부 비아 패드(154) 및 제1 상부 비아 패드(156)를 포함할 수 있다. 제1 하부 비아 패드(154) 및 제1 상부 비아 패드(156)는 제1 관통 비아(152)보다 큰 평면 면적을 가질 수 있다. 제1 관통 비아 구조체(152, 154, 156)는 금속, 금속 질화물 또는 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다.
제1 관통 비아 구조체(152, 154, 156)은, 제2 칩 스택(120)과 전기적으로 연결되면서 오프셋 방향에서 제2 칩 스택(120)과 상대적으로 가까운 쪽에 배치되는 일측 제1 관통 비아 구조체(152A, 154A, 156A)와, 제2 인터포저(160)와 전기적으로 연결되면서 오프셋 방향에서 제2 칩 스택(120)과 상대적으로 먼 쪽에 배치되는 타측 제1 관통 비아 구조체(152B, 154B, 156B)를 포함할 수 있다. 그에 따라 평면도에 도시된 바와 같이, 일측 제1 상부 비아 패드(156A)는 상대적으로 좌측에 제3 방향으로 일렬로 배열되면서 제2 반도체 칩(120-1)의 대응하는 제2 칩 패드(122)와 제2 인터커넥터(125)를 통하여 접속될 수 있고, 타측 제1 상부 비아 패드(156B)는 상대적으로 우측에 제3 방향으로 일렬로 배열되면서 후술하는 제2 인터포저(160)의 제2 접속 단자(168)와 접속될 수 있다. 일측 제1 상부 비아 패드(156A)가 와이어 본딩을 위한 것이고 타측 제1 상부 비아 패드(156B)가 제2 인터포저(160)의 제2 접속 단자(168)와의 접촉을 위한 것인 경우, 양자의 형상 및/또는 사이즈는 서로 다를 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 일측 제1 상부 비아 패드(156A)와 티측 제1 상부 비아 패드(156B)의 형상 및/또는 사이즈는 동일할 수도 있다.
한편, 이와 같이, 일측 제1 상부 비아 패드(156A)가 와이어 본딩을 위한 것이고 타측 제1 상부 비아 패드(156B)가 제2 인터포저(160)의 제2 접속 단자(168)와의 접촉을 위한 것인 경우, 제2 인터포저(160)의 타측 아래에서 제2 접속 단자(168)가 제2 인터포저(160)를 지지하는 반면 제2 인터포저(160)의 일측 아래에는 지지 수단이 부존재하여 제2 인터포저(160)가 일측으로 기울어질 수 있다. 이를 방지하기 위하여, 제2 인터포저(160)의 일측 아래에 지지 수단으로서의 더미 패턴(도 3a의 DP1 참조)이 존재할 수 있다. 이 더미 패턴과의 접속을 위하여 일측 제1 상부 비아 패드(156A)가 배열되는 라인 상의 빈 공간에 제1 더미 패드(157)가 더 형성될 수 있다. 도시된 바와 같이, 제1 더미 패드(157)는 제2 방향에서 일측 제1 상부 비아 패드(156A) 사이의 공간에 형성되거나, 제1 인터포저(150)의 제3 방향의 길이가 제2 칩 스택(120)보다 길어서 형성되는 추가 공간 즉, 제3 방향에서 제1 인터포저(150)의 양 단부에 형성될 수 있다. 제1 더미 패드(157)는 상부 비아 패드(156)와 같이 제1 상부 유전층(155) 내에 상면이 노출되도록 형성될 수 있다. 설명의 편의를 위하여 제1 더미 패드(157)의 형상을 원형으로 도시하였으나, 본 실시예가 이에 한정되는 것은 아니며, 제1 더미 패드(157)의 배열, 개수, 형상 및 사이즈는, 다양하게 변형될 수 있다.
일측 제1 상부 비아 패드(156A)는 대응하는 일측 제1 관통 비아(152A) 및 일측 제1 하부 비아 패드(154A)를 통하여 일측 제1 접속 단자(158A)에 접속할 수 있고, 타측 제1 상부 비아 패드(156B)는 대응하는 타측 제1 관통 비아(152B) 및 타측 제1 하부 비아 패드(154B)를 통하여 타측 제1 접속 단자(158B)에 접속할 수 있다. 일측 제1 하부 비아 패드(154A)와 타측 제1 하부 비아 패드(154B)는 제1 접속 단자(158)와의 접속을 위한 것이므로 일측 제1 상부 비아 패드(156A) 및 타측 제1 상부 비아 패드(156B) 각각과 동일한 위치에 배열되되, 동일한 형상 및 사이즈를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 일측 제1 하부 비아 패드(154A)와 타측 제1 하부 비아 패드(154B)는 서로 다른 형상 및/또는 사이즈를 가질 수도 있다.
일측 제1 접속 단자(158A)는 제1 기판 패드(102-2)에 접속될 수 있고, 타측 제1 접속 단자(158B)는 제1 기판 패드(102-4)에 접속될 수 있다. 본 실시예에서 제1 접속 단자(158)는 도전성의 범프를 포함할 수 있으나, 본 실시예가 이에 한정되는 것은 아니며 제1 접속 단자(158)로 다양한 도전 물질을 포함하는 다양한 형상의 전기적 커넥터가 이용될 수 있다.
이로써, 제2 칩 스택(120)은 제1 인터포저(150)를 경유하여, 구체적으로, 제2 인터커넥터(125), 일측 제1 관통 비아 구조체(152A, 154A, 156A) 및 일측 제1 접속 단자(158A)를 경유하는 경로를 통하여 기판(100)에 전기적으로 연결될 수 있다.
본 실시예에서는, 도시된 형상과 같은 제1 인터포저(150)에 대하여 설명하였으나, 이에 한정되는 것은 아니다. 제1 칩 스택(120)과 기판(100) 사이의 전기적 연결을 제공할 수 있는 다양한 형상 및 다양한 배선 구조를 갖는 기판, 반도체 칩 등이 제1 인터포저(150)로 이용될 수 있다.
제2 인터포저(160)는 제1 인터포저(150) 상에 배치되면서 제2 칩 스택(120)과 제3 칩 스택(130)의 사이에 배치될 수 있다. 제3 두께(H3)를 갖는 제3 칩 스택(130) 아래의 공간에 제1 및 제2 인터포저(150, 160) 및/또는 제1 및 제2 칩 스택(110, 120)이 밀어 넣어지면서, 제4 칩 스택(140)과 접속하는 제3 인터포저(170)가 제2 칩 스택(120)의 상면위로 연장되기 때문에, 제3 인터포저(170)는 제1 인터포저(150)와 직접 접속하기 어렵다. 제2 인터포저(160)는 이러한 제1 인터포저(150)와 제3 인터포저(170) 사이의 물리적 및 전기적인 이격을 보상하는 역할을 할 수 있다. 다시 말하면, 제2 인터포저(160)에 의하여 수직 방향에서 제1 인터포저(150)와 제3 인터포저(170) 사이의 공간이 지지되면서, 제1 인터포저(150)와 제3 인터포저(170) 사이의 전기적 연결이 제공될 수 있다. 제2 인터포저(160)의 두께 즉, 제1 인터포저(150)의 상면으로부터 제2 인터포저(160)의 상면까지의 거리는 제2 칩 스택(120)의 제2 두께(H2) 또는 그 이하일 수 있다. 제2 인터포저(160)에 대하여는, 도 3a 내지 도 3c를 함께 참조하여 보다 상세히 설명하기로 한다.
도 3a 내지 도 3c는 도 1의 제2 인터포저(160)의 일례를 보다 상세히 설명하기 위한 도면들로서, 도 3a는 도 3b 또는 도 3c의 X2-X2' 선에 따른 단면을 나타내고, 도 3b는 제2 인터포저(160)의 상면을 나타내고, 도 3c는 제2 인터포저(160)에서 제2 접속 단자(168) 및 제1 더미 패턴(DP1)를 제외한 하면을 나타낸다. 설명의 편의를 위하여, 도 3a에는 제2 인터포저(160)와 함께 이와 접속되는 구성요소의 일부 예컨대, 제1 인터포저(150) 및 제3 인터포저(170)의 일부를 함께 도시하였다.
도 1, 도 3a, 도 3b 및 도 3c를 함께 참조하면, 제2 인터포저(160)는, 제2 바디부(161, 163, 165), 제2 바디부(161, 163, 165)를 관통하는 제2 관통 비아 구조체(162, 164, 166), 제2 바디부(161, 163, 165)의 아래에서 제2 관통 비아 구조체(162, 164, 166)와 제1 인터포저(150) 사이의 접속을 제공하는 제2 접속 단자(168), 및 제2 인터포저(160)의 지지를 위한 제1 더미 패턴(DP1)을 포함할 수 있다.
제2 바디부(161, 163, 165)는, 전체적으로 사각 기둥 형상 또는 이와 유사한 형상을 가질 수 있고, 제2 바디(161) 및 제2 바디(161) 아래와 위에 각각 배치되는 제2 하부 유전층(163) 및 제2 상부 유전층(165)을 포함할 수 있다. 평면상 제2 바디부(161, 163, 165)는 제1 바디부(151, 153, 155)와 중첩하면서 동일 또는 유사한 형상을 가질 수 있다. 전술한 타측 제1 상부 비아 패드(156B)와 오버랩하도록 배열되는 재배선 패드(169'), 전술한 제1 더미 패드(157)와 오버랩하도록 배열되는 제2 더미 패드(167) 등이 형성되는 공간을 제공하기 위함이다. 재배선 패드(169') 및 제2 더미 패드(167)에 대하여는 후술하기로 한다.
제2 관통 비아 구조체(162, 164, 166)는 제2 바디(161)를 관통하여 수직 방향으로 연장하는 제2 관통 비아(162)와, 제2 하부 유전층(163) 및 제2 상부 유전층(165) 내에 각각 형성되어 제2 관통 비아(162)의 하단 및 상단과 각각 접속하는 제2 하부 비아 패드(164) 및 제2 상부 비아 패드(166)를 포함할 수 있다.
제2 관통 비아 구조체(162, 164, 166)은, 오프셋 방향에서 제2 칩 스택(120)과 상대적으로 가까운 쪽 예컨대, 좌측에 배치될 수 있다. 이는 제2 인터포저(160) 상에 배치되는 제3 인터포저(170)의 제3 접속 단자(178)와의 접속을 위함이다. 그에 따라 도 3b에 도시된 바와 같이, 제2 상부 비아 패드(166)는 상대적으로 좌측에 제3 방향으로 일렬로 배열되면서 대응하는 제3 접속 단자(178)와 접속될 수 있다. 제2 관통 비아(162) 및 제2 하부 비아 패드(164)도 평면상 제2 상부 비아 패드(166)와 대응하는 위치에 형성될 수 있다.
제2 관통 비아 구조체(162, 164, 166)는 제2 인터포저(160) 아래에 배치되는 제1 인터포저(150)와도 접속이 필요하다. 그러나, 제2 관통 비아 구조체(162, 164, 166)가 오프셋 방향에서 제2 칩 스택(120)과 상대적으로 가까운 쪽 예컨대, 좌측에 배치되는 반면, 제1 인터포저(150)의 타측 제1 관통 비아 구조체(152B, 154B, 156B)는 오프셋 방향에서 제2 칩 스택(120)과 상대적으로 먼 쪽 예컨대, 우측에 배치되므로, 제2 관통 비아 구조체(162, 164, 166)와 타측 제1 관통 비아 구조체(152B, 154B, 156B)를 서로 연결시키기 위한 재배선 도전층(169, 169')의 형성이 요구될 수 있다. 구체적으로, 도 3a 및 도 3c에 도시된 바와 같이, 제2 바디부(161, 163, 165)의 하면 상에는 제2 하부 비아 패드(164)와 전기적으로 접속하면서 우측으로 연장하는 재배선 라인(169)과 재배선 라인(169)의 끝단을 이루면서 타측 제1 상부 비아 패드(156B)와 중첩하도록 형성되는 재배선 패드(169')가 형성될 수 있다. 일측의 제2 하부 비아 패드(164)와 타측의 재배선 패드(169')는 서로 일대일 대응하도록 제3 방향으로 배열될 수 있다. 이들 재배선 도전층(169, 169')은 자신을 둘러싸는 재배선 절연층(DL1, DL2)에 의하여 노출되는 부분을 제외하고는 다른 구성 요소와의 전기적 연결이 방지될 수 있다. 구체적으로, 제2 바디부(161, 163, 165)의 하면을 덮는 제1 재배선 절연층(DL1)은 제2 하부 비아 패드(164)를 노출시키는 개구를 가질 수 있다. 재배선 라인(169)은 제1 재배선 절연층(DL1)의 개구를 매립하여 제2 하부 비아 패드(164)와 전기적으로 접속하면서 제1 재배선 절연층(DL1)의 하면 상으로 연장할 수 있다. 재배선 라인(169)은 좁은 선폭을 갖는 라인 형상으로 연장하다가 끝단이 큰 폭을 가질 수 있다. 제2 재배선 절연층(DL2)은 재배선 라인(169) 및 제1 재배선 절연층(DL1)을 덮으면서 재배선 라인(169)의 끝단을 노출시키는 개구를 가질 수 있다. 제2 재배선 절연층(DL2)에 형성된 개구에 의해 노출되는 재배선 라인(169)의 끝단의 일부가 재배선 패드(169')를 구성할 수 있다.
제2 접속 단자(168)는 제2 재배선 절연층(DL2)에 형성된 개구를 매립하여 재배선 패드(169')와 접속하면서 제1 인터포저(150)의 타측 제1 상부 비아 패드(도 2a의 156B)와 접속하는 도전성의 범프일 수 있다.
한편, 제2 하부 비아 패드(164)가 배열되는 라인 상의 빈 공간에 제2 더미 패드(167)가 더 형성될 수 있다. 도시하지는 않았으나, 제2 더미 패드(167)는 제2 하부 유전층(163) 내에 형성될 수 있고, 이러한 경우, 재배선 절연층(DL1, DL2) 내에는 제2 더미 패드(167)를 노출시키는 개구가 더 형성될 수 있다. 제2 더미 패드(167)는 평면상 전술한 제1 더미 패드(157)와 중첩하는 위치에 형성될 수 있다.
제1 더미 패턴(DP1)은 하면이 제1 더미 패드(157)와, 상면이 제2 더미 패드(167)와 각각 접속하면서, 제2 바디부(161, 163, 165)가 일측으로 기울어지는 현상을 방지할 수 있다. 다시 말해, 제1 더미 패턴(DP1)에 의해 제2 바디부의 일측이 지지되므로, 제2 바디부의 하면이 제1 바디부의 상면과 서로 평행한 상태로 유지될 수 있도록 한다. 제1 더미 패턴(DP1)은 도전성의 범프일 수 있고, 이러한 경우, 제1 더미 패턴(DP1)은 제2 접속 단자(168) 형성과 동일한 공정을 이용하여 형성될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 더미 패턴(DP1)이 제2 바디부(161, 163, 165)의 지지 기능을 수행할 수 있는 범주 내에서, 그 물질, 형상 등은 다양하게 변형될 수 있다.
본 실시예에서는, 도시된 형상과 같은 제2 인터포저(160)에 대하여 설명하였으나, 이에 한정되는 것은 아니다. 제1 인터포저(150)와 제3 인터포저(170) 사이의 전기적 연결을 제공할 수 있는 다양한 형상 및 다양한 배선 구조를 갖는 기판, 반도체 칩 등이 제2 인터포저(160)로 이용될 수 있다.
제3 인터포저(170)는 제2 인터포저(160) 상에 배치되고, 제3 칩 스택(130)과 소정 간격 이격하도록 배치될 수 있다. 제3 칩 스택(130)으로부터 일측 예컨대, 좌측으로 일부분이 돌출된 제4 칩 스택(140)의 하면과 제3 인터포저(170)의 일부가 중첩할 수 있다. 또한, 제3 인터포저(170)는 제2 칩 스택(120)의 상면 위로 연장할 수 있다. 제3 인터포저(170)는 제4 칩 스택(140)의 돌출부 하면에 접하도록 배치되어 제4 칩 스택(140)을 지지하는 기능을 할 수 있다. 아울러, 제3 인터포저(170)는 제4 칩 스택(140)과 제2 인터포저(160) 사이의 전기적 연결을 제공할 수 있다. 제3 인터포저(170)는 제3 두께(H3)에서 제1 두께(H1)와 제2 두께(H2)의 합을 뺀 것과 실질적으로 동일한 두께를 가질 수 있다. 제3 인터포저(170)에 대하여는, 도 4a 내지 도 4c를 함께 참조하여 보다 상세히 설명하기로 한다.
도 4a 내지 도 4c는 도 1의 제3 인터포저(170)의 일례를 보다 상세히 설명하기 위한 도면들로서, 도 4a는 도 4b 또는 도 4c의 X3-X3' 선에 따른 단면을 나타내고, 도 4b는 제3 인터포저(170)의 상면을 나타내고, 도 4c는 제3 인터포저(170)에서 제3 접속 단자(178) 및 제2 더미 패턴(DP2)를 제외한 하면을 나타낸다. 설명의 편의를 위하여, 도 4a에는 제3 인터포저(170)와 함께 이와 접속되는 구성요소의 일부 예컨대, 제2 인터포저(160), 제2 칩 스택(120) 및 제4 칩 스택(140)의 일부를 함께 도시하였다.
도 1, 도 4a, 도 4b 및 도 4c를 함께 참조하면, 제3 인터포저(170)는, 제3 바디부(171, 173, 175), 제3 바디부(171, 173, 175)를 관통하는 제3 관통 비아 구조체(172, 174, 176), 제3 바디부(171, 173, 175)의 아래에서 제3 관통 비아 구조체(172, 174, 176)와 제2 인터포저(160) 사이의 접속을 제공하는 제3 접속 단자(178), 및 제3 인터포저(170)의 지지를 위한 제2 더미 패턴(DP2)을 포함할 수 있다.
제3 바디부(171, 173, 175)는, 전체적으로 사각 기둥 형상 또는 이와 유사한 형상을 가질 수 있고, 제3 바디(171) 및 제3 바디(171) 아래와 위에 각각 배치되는 제3 하부 유전층(173) 및 제3 상부 유전층(175)을 포함할 수 있다. 평면상 제3 바디부(161, 163, 165)의 타측 일부는 제4 칩 스택(140)의 돌출부 및 제2 인터포저(160)의 제2 관통 비아 구조체(162, 164, 166)와 중첩하면서, 일측 일부는 최상층의 제2 반도체 칩(120-8)과 중첩하는 형상을 가질 수 있다. 특히, 제3 바디부(171, 173, 175)와 최상층의 제2 반도체 칩(120-8)과의 중첩 면적이 클수록 제3 바디부(171, 173, 175) 상면 상에 제공되는 빈 공간이 증가하므로, 제3 바디부(171, 173, 175)의 상면 상에 비휘발성 메모리 컨트롤러 등 다양한 반도체 장치(미도시됨)를 추가로 형성할 수 있다.
제3 관통 비아 구조체(172, 174, 176)는 제3 바디(171)를 관통하여 수직 방향으로 연장하는 제3 관통 비아(172)와, 제3 하부 유전층(173) 및 제3 상부 유전층(175) 내에 각각 형성되어 제3 관통 비아(172)의 하단 및 상단과 각각 접속하는 제3 하부 비아 패드(174) 및 제3 상부 비아 패드(176)를 포함할 수 있다.
제3 관통 비아 구조체(172, 174, 176)은, 오프셋 방향에서 제4 칩 스택(140)과 상대적으로 가까운 쪽 예컨대, 우측에 배치될 수 있다. 그에 따라 도 4c에 도시된 바와 같이, 제3 상부 비아 패드(176)는 상대적으로 우측에 제3 방향으로 일렬로 배열되면서 대응하는 제4 칩 패드(142)와 제4 인터커넥터(145)를 통하여 접속될 수 있다. 제3 관통 비아(172) 및 제3 하부 비아 패드(174)도 평면상 제3 상부 비아 패드(176)와 대응하는 위치에 형성될 수 있다.
제3 관통 비아 구조체(172, 174, 176)는 제3 인터포저(170) 아래에 배치되는 제2 인터포저(160)와도 접속이 필요하다. 그러나, 제3 관통 비아 구조체(172, 174, 176)와 제2 관통 비아 구조체(162, 164, 166)이 정렬되지 않는 경우, 이들을 서로 연결시키기 위한 재배선 도전층(179, 179')의 형성이 요구될 수 있다. 구체적으로, 도 4a 및 도 4c에 도시된 바와 같이, 제3 바디부(171, 173, 175)의 하면 상에는 제3 하부 비아 패드(174)와 전기적으로 접속하면서 우측으로 연장하는 재배선 라인(179)과 재배선 라인(179)의 끝단을 이루면서 제2 상부 비아 패드(166)와 중첩하도록 형성되는 재배선 패드(179')가 형성될 수 있다. 제3 하부 비아 패드(174)와 재배선 패드(179')는 서로 일대일 대응하도록 제3 방향으로 배열될 수 있다. 이들 재배선 도전층(179, 179')은 자신을 둘러싸는 재배선 절연층(DL3, DL4)에 의하여 노출되는 부분을 제외하고는 다른 구성 요소와의 전기적 연결이 방지될 수 있다.
제3 접속 단자(178)는 제2 재배선 절연층(DL2)에 형성된 개구를 매립하여 재배선 패드(179')와 접속하면서 제2 상부 비아 패드(166)와 접속하는 도전성의 범프일 수 있다.
한편, 최상층의 제2 반도체 칩(120-8)과 중첩하는 영역에는 제3 더미 패드(177)가 더 형성될 수 있다. 제3 더미 패드(177)는 제3 하부 유전층(173) 내에 형성될 수 있고, 이러한 경우, 재배선 절연층(DL1, DL2) 내에는 제3 더미 패드(177)를 노출시키는 개구가 더 형성될 수 있다. 제3 더미 패드(167)는 최상층의 제2 반도체 칩(120-8)과 중첩 영역에 위치할 수 있으며, 그 개수, 형상, 사이즈, 배열 등이 다양하게 변형될 수 있다.
제2 더미 패턴(DP2)은 하면이 최상층의 제2 반도체 칩(120-8)의 상면과, 상면이 제3 더미 패드(177)와 각각 접속하면서, 제3 바디부(171, 173, 175)가 최상층의 제2 반도체 칩(120-8)과 중첩하는 영역에서 기울어지는 현상을 방지할 수 있다. 제2 더미 패턴(DP2)은 도전성의 범프일 수 있다. 제2 더미 패턴(DP2)은 제3 접속 단자(178)보다 작은 사이즈 및 높이를 가질 수 있으나, 제2 인터포저(160)의 두께에 따라 제2 더미 패턴(DP2)과 제3 접속 단자(178)의 상대적인 사이즈 및 높이는 가변될 수 있다. 제2 더미 패턴(DP2)은 제3 접속 단자(178)와 동일한 공정을 이용하여 형성될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제2 더미 패턴(DP2)이 제3 바디부(171, 173, 175)의 지지 기능을 수행하기만 하면, 그 물질, 형상 등은 다양하게 변형될 수 있다.
본 실시예에서는, 도시된 형상과 같은 제3 인터포저(170)에 대하여 설명하였으나, 이에 한정되는 것은 아니다. 제4 칩 스택(140)과 제2 인터포저(160) 사이의 전기적 연결을 제공할 수 있는 다양한 형상 및 다양한 배선 구조를 갖는 기판, 반도체 칩 등이 제3 인터포저(170)로 이용될 수 있다.
이로써, 제4 칩 스택(140)은 제1 내지 제3 인터포저(150, 160, 170)를 경유하여 기판(100) 특히, 제1 기판 패드(102-3)에 전기적으로 연결될 수 있다.
다시 도 1로 돌아와서, 기판(200)의 제2 면에서 노출되는 제2 기판 패드(104) 각각에는 외부 접속 단자(180)가 접속될 수 있다. 본 실시예에서는 외부 접속 단자(180)로 솔더 볼이 도시되었으나, 본 실시예가 이에 한정되는 것은 아니며, 다양한 도전 물질을 포함하는 다양한 형태의 전기적 커넥터가 이용될 수 있다. 본 실시예의 패키지는 이러한 외부 접속 단자(180)를 통하여 모듈 기판 등 다양한 외부 장치(미도시됨)에 접속될 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 복수의 반도체 칩을 갖는 복수의 칩 스택을 포함하되, 제1 및 제2 칩 스택(110, 120)의 적층 구조물과 제3 및 제4 칩 스택(130, 140)의 적층 구조물이 각각 서로 반대로 향하는 화살표 형상을 갖게 함으로써 반도체 패키지의 집적도를 증가시킬 수 있다.
나아가, 제3 칩 스택(130)의 두께를 제1, 제2 및 제4 칩 스택(110, 120, 140)에 비하여 증가시킴으로써 그 아래에 형성되는 공간에 제1 및 제2 인터포저(150, 160)의 일부 및/또는 제1 및 제2 칩 스택(110, 120)의 일부를 밀어 넣을 수 있기 때문에, 반도체 패키지의 면적이 감소할 수 있다.
더 나아가, 제3 인터포저(170)와 제2 칩 스택(120)의 중첩 면적을 조절하여 제3 인터포저(170) 상의 공간을 확보함으로써 제1 내지 제4 칩 스택(110, 120, 130, 140)에 포함되는 반도체 칩과 상이한 기능을 갖는 추가적인 반도체 칩 형성이 가능하여 다기능의 반도체 패키지를 획득할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 칩 스택
120: 제2 칩 스택 130: 제3 칩 스택
140: 제4 칩 스택 150: 제1 인터포저
160: 제2 인터포저 170: 제3 인터포저

Claims (18)

  1. 기판;
    상기 기판 상의 제1 인터포저;
    상기 제1 인터포저 일측의 상기 기판 상에 배치되고, 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택;
    상기 제1 칩 스택 상에 배치되고, 상기 제1 방향과 반대인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택; 및
    상기 제1 인터포저 타측의 상기 기판 상에 배치되고, 상기 제2 방향으로 오프셋 적층되는 복수의 제3 반도체 칩을 포함하는 제3 칩 스택을 포함하고,
    상기 제1 인터포저는 상기 제1 칩 스택으로부터 돌출된 상기 제2 칩 스택의 하면과 접촉하여 상기 제2 칩 스택을 지지하고,
    상기 제3 칩 스택의 두께는 상기 제1 및 제2 칩 스택의 두께의 합보다 크고,
    상기 제3 칩 스택 아래의 공간과 상기 제1 인터포저의 적어도 일부가 오버랩하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 인터포저는,
    상기 제2 칩 스택과 상기 기판 사이의 전기적 연결을 제공하는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 칩 스택은, 상기 제1 인터포저와 가까운 일측과 반대편의 타측에 위치하는 제1 인터커넥터를 통하여 상기 기판에 전기적으로 연결되고,
    상기 제3 칩 스택은, 상기 제1 인터포저와 가까운 일측과 반대편의 타측에 위치하는 제2 인터커넥터를 통하여 상기 기판에 전기적으로 연결되는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 인터포저의 두께는, 상기 제1 칩 스택의 두께와 동일한
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 제3 칩 스택 상에 배치되고, 상기 제1 방향으로 오프셋 적층되는 복수의 제4 반도체 칩을 포함하는 제4 칩 스택을 더 포함하는
    반도체 패키지.
  6. 제5 항에 있어서,
    상기 제3 칩 스택으로부터 돌출된 상기 제4 칩 스택의 하면과 접촉하여 상기 제4 칩 스택을 지지하는 제3 인터포저; 및
    상기 제3 인터포저와 상기 제1 인터포저 사이에서 배치되는 제2 인터포저를 더 포함하는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 제3 칩 스택의 두께는, 상기 제1 내지 제3 인터포저의 두께의 합과 동일한
    반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 인터포저는,
    상기 제2 칩 스택과 상기 기판 사이, 및 상기 제2 인터포저와 상기 기판 사이의 전기적 연결을 제공하고,
    상기 제2 인터포저는,
    상기 제1 인터포저와 상기 제3 인터포저 사이의 전기적 연결을 제공하고,
    상기 제4 칩 스택은,
    상기 제3 인터포저, 상기 제2 인터포저 및 상기 제1 인터포저를 통하여 상기 기판에 전기적으로 연결되는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 인터포저는,
    상기 제2 칩 스택과 상기 기판을 연결하기 위하여, 상기 제2 칩 스택과 상대적으로 가까운 쪽에 배치되는 일측 제1 관통 비아 구조체, 및
    상기 제2 인터포저와 상기 기판을 연결하기 위하여, 상기 제2 칩 스택과 상대적으로 먼 쪽에 배치되는 타측 제1 관통 비아 구조체를 포함하고,
    상기 제2 인터포저는,
    상기 타측 제1 관통 비아 구조체와 전기적으로 연결되는 제2 접속 단자, 및
    상기 일측 제1 관통 비아 구조체가 형성되지 않은 영역에 형성되는 제1 더미 패턴을 포함하는
    반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 및 제2 방향과 수직인 제3 방향에서, 상기 제1 및 제2 인터포저의 폭은 상기 제1 칩 스택의 폭보다 커서 상기 제1 칩 스택과 중첩하지 않는 단부를 갖고,
    상기 제1 더미 패턴은, 상기 단부에서 상기 제1 인터포저와 상기 제2 인터포저 사이에 배치되는
    반도체 패키지.
  11. 제9 항에 있어서,
    상기 제2 인터포저는,
    제2 관통 비아 구조체, 및
    상기 제2 관통 비아 구조체를 상기 타측 제1 관통 비아 구조체까지 연결하기 위한 제1 재배선층을 포함하는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 제3 인터포저는,
    제3 관통 비아 구조체, 및
    상기 제3 관통 비아 구조체를 상기 제2 관통 비아 구조체까지 연결하기 위한 제2 재배선층을 포함하는
    반도체 패키지.
  13. 제6 항에 있어서,
    상기 제2 인터포저의 두께는, 상기 제1 및 제2 칩 스택의 두께의 합에서 상기 제1 칩 스택의 두께를 뺀 값 이하인
    반도체 패키지.
  14. 제6 항에 있어서,
    상기 제3 인터포저는,
    상기 제2 칩 스택의 상면 위로 연장하는
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 제3 인터포저는,
    상기 제2 칩 스택의 상면 위에서 지지되기 위한 제2 더미 패턴을 포함하는
    반도체 패키지.
  16. 제6 항에 있어서,
    상기 제1 및 제2 방향에서, 상기 제1 및 제2 인터포저는 서로 정렬되는 측벽을 갖는 반면, 상기 제3 인터포저의 측벽은 상기 제1 및 제2 인터포저의 측벽과 정렬되지 않는
    반도체 패키지.
  17. 제1 항에 있어서,
    상기 제1 반도체 칩 내지 상기 제3 반도체 칩은, 동일한 종류의 메모리 칩이고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩의 두께는 서로 동일하고,
    상기 제3 반도체 칩의 두께는, 상기 제1 및 제2 반도체 칩의 두께보다 큰
    반도체 패키지.
  18. 제5 항에 있어서,
    상기 제1 반도체 칩 내지 상기 제4 반도체 칩은, 동일한 종류의 메모리 칩이고,
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제4 반도체 칩의 두께는 서로 동일하고,
    상기 제3 반도체 칩의 두께는, 상기 제1, 제2 및 제4 반도체 칩의 두께보다 큰
    반도체 패키지.
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