KR20140028209A - 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법 - Google Patents

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Abstract

스택 패키지의 사이즈를 증가시키지 않고 짧은 신호경로와 간단한 방법으로 칩 선택을 할 수 있는 반도체 칩, 스택 패키지 및 스택 패키지의 칩 선택방법을 제시한다. 본 발명의 스택 패키지는, 각각 복수 개의 칩선택 비아(via)와, 칩선택 비아(via)와 쌍을 이루면서 칩선택 비아(via)와 일정 간격 이격되어 배치된 칩인에이블(chip enable) 패드를 가지며 적층된 반도체 칩들과, 반도체 칩들이 실장되며 접속 패드를 갖는 기판, 그리고 각 반도체 칩의 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재를 포함한다.

Description

반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법{Semiconductor chip, semiconductor stack package having the chip and chip selection method for the same}
본 발명은 스택 패키지에 관한 것으로서, 특히 관통전극으로 적층된 칩 스택 패키지에서 특정 칩의 선택을 용이하게 할 수 있는 반도체 칩, 이를 포함하는 반도체 패키지 및 스택 패키지의 칩 선택방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택 패키지의 한 예로 관통전극(Through Silicon Via: TSV)을 이용한 패키지가 사용되고 있다.
관통 비아를 이용하여 적층된 반도체 칩들이 전기적으로 연결되는 반도체 패키지는 칩을 관통하는 관통 비아들이 전기적 연결 경로를 구성하므로, 전기적 연결 경로의 단축에 따라 대용량의 데이터를 고속으로 처리하는 데 유리하다. 그럼에도 불구하고, 적층된 반도체 칩들이 관통 비아들에 의해 연결되므로 데이터 처리 시에 적층된 반도체 칩들 중 어느 하나의 특정 칩을 선택하기 어려운 과제가 있다. 와이어 본딩 타입의 적층 패키지의 경우에는 칩마다 와이어 연결을 다르게 하면 칩 구분이 가능하지만, 관통 전극을 이용한 패키지의 경우에는 모든 칩의 관통 전극이 동일하게 형성되므로 특정 칩을 선택하기가 어렵다.
본 발명이 해결하려는 과제는, 스택 패키지의 사이즈를 증가시키지 않고 짧은 신호 경로와 간단한 방법으로 칩 선택을 할 수 있는 반도체 칩과, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩 선택방법을 제공하는 것이다.
또한, 칩 선택을 위한 회로를 기존의 반도체 공정을 이용하여 만들 수 있으며, 칩 선택 회로 및 이의 구현을 위한 구조가 간단하며, 칩 선택 회로 구현을 위해 칩에 추가적인 가공을 할 필요가 없으며, 동일 칩을 사용할 수 있는 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩 선택방법을 제공하는 것이다.
본 발명의 일 관점에 따른 반도체 칩은, 일면 및 그에 대향하는 타면을 갖는 기판과, 기판을 관통하도록 배치된 복수의 칩선택 비아(via), 및 칩선택 비아(via)와 쌍을 이루면서, 칩선택 비아(via)로부터 일정 간격 이격되어 배치된 복수의 칩인에이블 패드를 포함하는 것을 특징으로 한다.
상기 칩선택 비아(via)는 관통실리콘비아(TSV)일 수 있다.
상기 칩인에이블 패드는 상기 칩선택 비아(via)와 전기적으로 연결된 것일 수 있다.
상기 칩선택 비아(via)와 연결되면서, 상기 칩선택 비아(via)로부터 기판의 내측으로 이동하여 배치된 범프를 더 구비할 수 있다.
상기 칩선택 비아(via)와 칩인에이블 패드는, 스택패키지에 적층되는 칩의 수와 동일하게 구비될 수 있다.
본 발명의 일 관점에 따른 반도체 패키지는, 각각 복수 개의 칩선택 비아(via)와, 칩선택 비아(via)와 쌍을 이루면서 칩선택 비아(via)와 일정 간격 이격되어 배치된 칩인에이블(chip enable) 패드를 가지며 적층된 반도체 칩들; 상기 반도체 칩들이 실장되며 접속 패드를 갖는 기판; 및 상기 각 반도체 칩의 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재를 포함하는 것을 특징으로 한다.
상기 반도체 칩들은, 각 반도체 칩의 칩선택 비아 및 칩인에이블 패드가 외부에 노출되도록 계단형으로 적층된 것일 수 있다.
상기 반도체 칩들은 상호간에 동일한 칩들일 수 있다.
상기 반도체 칩들은, 상기 칩들이 적층되는 수와 동일한 수로 상기 칩선택 비아와 칩인에이블 패드를 포함할 수 있다.
상기 반도체 칩들은, 상기 칩선택 비아(via)와 연결되면서, 상기 칩선택 비아(via)로부터 기판의 내측으로 이동하여 배치된 범프를 더 구비할 수 있다.
상기 칩선택 비아(via)와 범프는 재배선(RDL)으로 연결될 수 있다.
상기 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재는 도전성 와이어일 수 있다.
상기 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재는 도전층 패턴일 수 있다.
상기 반도체 칩들의 각 칩선택 비아와 칩인에이블 패드 쌍을 연결하는 도전막 패턴이 구비되고, 상기 각 반도체 칩의 특정한 칩선택 비아와 칩인에이블 패드를 제외한 다른 도전막 패턴은 절단된 것일 수 있다.
본 발명의 일 관점에 따른 반도체 패키지의 칩선택 방법은, 각각 복수 개의 칩선택 비아(via)와, 상기 칩선택 비아(via)와 쌍을 이루면서 칩선택 비아(via)와 일정 간격 이격되어 배치된 칩인에이블(chip enable) 패드를 포함하는 반도체 칩들이 기판 상에 복수 개 적층된 반도체 패키지의 칩 선택 방법에 있어서, 상기 반도체 칩들 중 선택하고자 하는 반도체 칩의 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하고, 상기 칩인에이블 패드와 전기적으로 연결된 칩선택 비아로 "하이(high)"의 칩선택 신호를, 그 외의 칩선택 비아로는 "로우(low)"의 칩선택 신호를 인가하여 칩선택 비아와 칩인에이블 패드가 연결되면서 "하이(high)"의 신호가 인가된 반도체 칩이 선택되도록 하는 것을 특징으로 한다.
본 발명의 반도체 칩, 반도체 패키지 및 칩 선택방법에 따르면, 각 층의 칩의 칩인에이블 패드는 패키지 기판에서 직접적으로 칩선택 신호를 인가받는 것과 유사한 효과를 나타낼 수 있다. 따라서, 짧은 경로로 신호 전달이 이루어지며 칩 인에이블을 위한 별도의 로직 공간이 필요하지 않다는 이점이 있다. 또한, 단순한 구조로 칩선택을 구현할 수 있으며, 와이어 본딩을 이용하므로 기존의 설비를 이용할 수 있다는 이점이 있다.
도 1 및 도 2는 본 발명에 따른 칩선택이 용이한 반도체 칩의 일 예를 나타내 보인 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 스택 패키지를 나타내 보인 도면들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 스택 패키지를 나타내 보인 도면들이다.
이하, 본 발명의 일 측면에 따른 반도체 칩, 스택 패키지 및 스택 패키지의 칩 선택방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시예들에서는 동일하게 제조된 반도체 칩들을 적층한 반도체 패키지에서, 반도체 칩을 관통하는 관통 전극 또는 관통 비아(via)를 통해 특정 반도체 칩을 선택할 수 있는 패키지 구조를 제시한다. 반도체 칩들은 동일한 형태로 제조되므로, 반도체 칩을 관통하는 관통 비아들의 배치나 그 형태 또한 동일하다. 또한, 관통 비아 형태로 구성되는 칩선택 비아(chip selection via)들의 배치나 형태 또한 동일하며, 칩선택을 위해 반도체 칩 내에 내장되게 집적되는 칩선택 논리(logic)부 또한 동일하게 구성된다.
이러한 반도체 칩을 적층하여 관통 비아들로 전기적 연결을 구현할 때, 반도체 칩이 적층된 층들 간에 관통 비아들을 단순히 연결할 경우, 하나의 관통 비아에 적층된 반도체 칩들이 전부 전기적으로 연결되므로, 칩선택 논리부에서 출력되는 칩 선택 신호 또한 동일하여 특정 층의 칩을 선택하기 어렵다. 본 발명의 실시예들에서는 관통 전극을 구비하는 반도체 칩에서, 칩 인에이블(chip enable) 신호의 이동 경로인 비아(via)와 칩인에이블 패드(chip enable pad)를 인접하여 따로 구성한다. 또한, 계단식 적층이 용이하도록 재배선을 통해 비아로부터 범프(bump)를 이동시키고, 계단식 적층 후 각 단 별로 다른 경로로 인접 칩선택 비아와 칩인에이블 패드를 연결함으로써 칩선택이 이루어지도록 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 도면으로서, 도 1은 칩의 상면에서 본 도면이고, 도 2는 칩의 측면(도 1의 A 방향)에서 본 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 칩(100)의 일 면(100a)에는 디램(DRAM) 소자와 같은 메모리 뱅크(bank)들이 위치하는 활성영역들을 포함하고, 이들 활성영역 내에 트랜지스터와 같은 소자들이 집적될 수 있다. 이들 활성영역 이외의 영역에 칩들 간의 전기적 접속을 위한 단자로서 관통 비아(110)들이 배치될 수 있다. 관통 비아(110)들은 칩선택을 위한 칩선택 제1 내지 제4 비아(111, 112, 113, 114)일 수 있으며, 어드레스(adress)나 전력 인입, 데이터 독출을 위한 관통 비아일 수 있다. 관통 비아(110)는 반도체 칩(100)의 일면(100a)으로부터 그에 대향하는 타면(100b)으로 관통하도록 관통실리콘비아(TSV: Through Silicon Via) 형태로 구성될 수 있다. 관통 비아(110)들 중 칩선택에 관련된 신호 입력이 이루어지는 칩선택 비아(111, 112, 113, 114)는 반도체 칩(100)의 일면을 기준으로 고려할 때, 일 방향으로 순차적으로 배열되게 형성될 수 있다. 칩선택 비아(110)들은 적층되는 반도체 칩(100)의 수를 고려하여 결정될 수 있다. 예컨대, 적층되는 반도체 칩(100)의 수와 동일한 수로 칩선택 비아(110)들이 배치될 수 있다.
칩선택 비아(110)의 상부에는 칩선택 비아의 전기적 연결을 용이하게 하기 위한 비아 패드(120: 121, 122, 123, 124)가 배치된다. 반도체 칩의 관통 비아를 상, 하 연결하는 범프(140)들은 반도체 칩의 계단식 적층이 용이하도록 칩선택 비아(110)로부터 칩의 내측으로 일정 거리 이동하여 배치될 수 있다. 각 칩선택 비아(110)와 그에 대응되는 범프(140)들은 재배선(150)을 통해 연결된다. 범프(140)들은 반도체 칩(100)의 양면에 배치될 수 있고, 최상층에 적층되는 반도체 칩과 같이 경우에 따라서 칩의 일 면에만 배치될 수도 있다. 범프(140)들이 상, 하 양면에 배치되는 경우, 상면에 배치된 범프만 칩선택 비아(110)로부터 이동하여 배치되고, 하부의 범프는 칩선택 비아(110) 하부에 배치될 수 있다.
칩선택 비아(110)들과 인접하게 칩인에이블(Chip Enable: CE) 패드(130)가 배치된다. 칩인에이블(CE) 패드(130)는 칩선택 제1 내지 제4 비아(111, 112, 113, 114)와 대응되는 제1 내지 제4 패드(131, 132, 133, 134)일 수 있으며, 칩선택 비아와 쌍을 이루며 동일한 수로 배치된다.
이와 같이 칩선택 비아(110)와 칩인에이블 패드(130)를 분리하여 인접하게 배치하고, 선택하고자 하는 칩의 특정 칩선택 비아(110)와 칩인에이블 패드(130)를 전기적으로 연결한 후 칩선택 비아(110)로 적절한 칩선택 신호를 인가하면, 칩선택 비아(110)와 연결된 칩인에이블 패드(130)에 의해 특정 칩이 선택된다.
다음은 칩선택 비아와 칩인에이블 패드를 포함하는 반도체 칩을 복수 개 적층하여 구현한 본 발명의 스택 패키지를 상세히 설명한다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내 보인 도면들로서, 도 3은 상면에서 본 도면이고, 도 4는 도 3의 일 측면(B 방향)에서 본 도면이며, 도 5는 도 3의 다른 측면(C 방향)에서 본 도면이다.
도 3 내지 도 5를 참조하면, 관통하는 칩선택 비아의 배열을 가지는 복수 개의 반도체 칩(100, 200, 300, 400)이 적층된다. 본 실시예에서는 네 개의 반도체 칩이 적층된 경우를 예로 들었으나 이에 한정되는 것은 아니다.
각각의 반도체 칩들(100, 200, 300, 400)은 도 1 및 도 2에 도시된 것과 같이 칩선택 비아(110, 210, 310, 410)와, 칩선택 비아(110, 210, 310, 410)와 일정 간격을 두고 배치된 칩인에이블 패드(130, 230, 330, 430)와, 칩의 계단식 적층을 위해 칩선택 비아(110, 210, 310, 410)로부터 칩의 내측으로 이격되어 배치되고 재배선(450)을 통해 칩선택 비아와 전기적으로 연결된 범프(140, 240, 340, 440), 그리고 칩선택 비아(110, 210, 310, 410)의 표면에 형성된 비아 패드(120, 220, 320, 420)를 포함할 수 있다.
각각의 칩선택 비아(110, 210, 310, 410)는 칩의 상면 및 이에 대향하는 하면을 관통하는 관통 전극(TSV: Throught Silicon Via)일 수 있다. 각 칩(100, 200, 300, 400)의 제1 내지 제4 칩선택 비아들은 서로 전기적으로 연결되어 신호의 전달이 직접적으로(directly) 이루어진다. 이에 반해 각 칩(100, 200,300,400)의 제1 내지 제4 칩인에이블 패드는, 특정한 경우에 그와 쌍을 이루며 인접하고 있는 칩선택 비아와 연결될 뿐 다른 칩의 칩인에이블 패드와는 연결되지 않는다.
칩선택 비아들(110, 210, 310, 410)은 적층될 반도체 칩들의 수를 고려하여, 그 수가 의존하여 결정될 수 있다. 예컨대, 적층될 반도체 칩의 수와 동일한 수로 칩선택 비아(110, 210, 310, 410)가 배치된다. 칩인에이블 패드(130, 230, 330, 430)는 칩선택비아(110, 210, 310, 410)와 쌍을 이루면서 배치되며, 그 수 또한 칩선택 비아와 동일하게 배치된다.
제1 칩(100)은 기판을 관통하는 제1 내지 제4 칩선택 비아(111, 112, 113, 114: 110)와, 각 칩선택 비아(110)의 표면에 형성되어 상, 하부 층과의 전기적 접속을 위한 비아 패드(121, 122, 123, 124: 120)와, 칩선택 비아(110)로부터 일정 간격 이격되어 배치된 제1 내지 제4 칩인에이블(CE) 패드(131, 132, 133, 134: 130)와, 칩의 계단식 적층을 위해 칩선택 비아(110)로부터 칩의 내측으로 이격되어 배치되며 재배선(150)에 의해 칩선택 비아(110)와 연결된 범프(140)를 포함한다. 제1 칩(100)은 배선들이 내장된 인쇄회로기판(500) 상에 적층되고, 인쇄회로기판(500)에 내장된 배선들을 통해 기판(500)의 반대쪽 하면에 부착되는 외부 접속 단자로서의 솔더 볼(solder ball: 510)과 전기적으로 연결된다. 특정 칩을 선택하기 위한 칩선택 신호(S1, S2, S3, S4)는 제1 칩(100)의 제1 내지 제4 칩선택 비아(111, 112, 113, 114)로 입력된다.
제2 칩(200)은 기판을 관통하는 제1 내지 제4 칩선택 비아(211, 212, 213, 214: 210)와, 각 칩선택 비아(210)의 표면에 형성되어 상, 하부 층과의 전기적 접속을 위한 비아 패드(221, 222, 223, 224: 220)와, 칩선택 비아(210)로부터 일정 간격 이격되어 배치된 제1 내지 제3 칩인에이블(CE) 패드(231, 232, 233, 234: 230)와, 상, 하 칩과의 계단식 적층을 위해 칩선택 비아(210)로부터 칩의 내측으로 이격되어 배치되며 재배선(250)에 의해 칩선택 비아(210)와 연결된 범프(240)를 포함한다. 제2 칩(200)은 제1 칩(100) 상부의 비아 패드(120)와 칩인에이블(CE) 패드(130)가 노출되도록 제1 칩(100) 상부에 적층될 수 있다. 이 경우, 제2 칩(200)의 칩선택 비아(210) 하부의 범프와, 제1 칩(100)의 상면에 칩선택 비아(110)로부터 내측으로 이동하여 배치된 범프(140)가 접촉하게 된다.
제3 칩(300)은 기판을 관통하는 제1 내지 제4 칩선택 비아(311, 312, 313, 314: 310)와, 각 칩선택 비아(310)의 표면에 형성되어 상, 하부 층과의 전기적 접속을 위한 비아 패드(321, 322, 323, 324: 320)와, 칩선택 비아(310)로부터 일정 간격 이격되어 배치된 제1 내지 제3 칩인에이블(CE) 패드(331, 332, 333, 334: 330)와, 계단식 적층을 위해 칩선택 비아(310)로부터 칩의 내측으로 이격되어 재배선(350)에 의해 칩선택 비아(310)와 연결된 범프(340)를 포함한다. 제3 칩(300)은 제2 칩(200) 상부의 비아 패드(220)와 칩인에이블(CE) 패드(230)가 노출되도록 제1 칩(200) 상부에 적층될 수 있다. 이 경우, 제3 칩(300)의 칩선택 비아(310) 하부에 배치된 범프와, 제2 칩(200)의 상면에 칩선택 비아(210)로부터 내측으로 이동하여 배치된 범프(240)가 접촉하게 된다.
그리고, 제4 칩(400)은 기판을 관통하는 제1 내지 제4 칩선택 비아(411, 412, 413, 414: 410)와, 각 칩선택 비아(410)의 표면에 형성되어 상, 하부 층과의 전기적 접속을 위한 비아 패드(421, 422, 423, 424: 420)와, 칩선택 비아(410)로부터 일정 간격 이격되어 배치된 제1 내지 제3 칩인에이블(CE) 패드(431, 432, 433, 434: 430)와, 계단식 적층을 위해 칩선택 비아(410)로부터 칩의 내측으로 이격되어 재배선(450)에 의해 칩선택 비아(410)와 연결된 범프(440)를 포함한다. 제4 칩(400)은 제3 칩(300) 상부의 비아 패드(320)와 칩인에이블(CE) 패드(330)가 노출되도록 제3 칩(300) 상부에 적층될 수 있다. 이 경우, 제4 칩(400)의 칩선택 비아(410) 하부에 배치된 범프와, 제3 칩(300)의 상면에 칩선택 비아(310)로부터 칩의 내측으로 이동하여 배치된 범프(340)가 접촉하게 된다.
이와 같이 계단식으로 적층된 스택형 패키지에서 특정 반도체 칩을 선택하기 위해서는 선택하고자 하는 반도체 칩의 칩선택 비아와 그에 인접하게 배치된 칩인에이블 패드를 서로 연결하고, 그 칩이 선택되도록 적절한 신호를 인가하여 준다. 이를 도 3 및 도 4를 참조하여 상세히 설명한다.
도 3 및 도 4는 제1 칩(100)에서 제1 칩선택 비아(111)와 제1 칩인에이블 패드(131)를 연결하고, 제2 칩(200)에서 제2 칩선택 비아(212)와 제2 칩인에이블 패드(232)를 연결하고, 제3 칩(300)에서 제3 칩선택 비아(313)와 제3 칩인에이블 패드(333)를 연결하고, 제4 칩(400)에서 제4 칩선택 비아(414)와 제4 칩인에이블 패드(434)를 각각 연결한 경우를 나타낸다. 도시된 것은 일 예에 불과하며, 각 칩의 칩선택 비아와 칩인에이블 패드의 연결은 경우에 따라서 변경이 가능하다.
칩의 칩선택 비아와 칩인에이블 패드는 도시된 것과 같이 도전성 와이어(160, 260, 360, 460)를 이용하여 연결할 수 있으며, 그 외에도 다양한 방법을 사용하여 칩선택 비아와 칩인에이블 패드를 연결할 수 있다. 예를 들면, 도 6에 도시된 것과 같이 도전물질을 증착하여 도전층(170, 270, 370, 470)을 형성한 후 원하는 칩선택 비아와 칩인에이블 패드가 연결되도록 도전층을 패터닝하여 칩선택 비아와 칩인에이블 패드를 연결할 수 있다.
또는, 도 7에 도시된 것과 같이, 반도체 칩을 제작할 때 배선(180, 280, 380, 480)을 형성하여 칩선택 비아와 칩인에이블 패드를 모두 연결한 후 패키징 단계에서 원하는 칩선택 비아와 칩인에이블 패드를 연결한 배선만을 남겨두고 나머지 배선은 절단하여 연결이 끊어지게 할 수 있다. 배선의 절단에는 예를 들면 레이저를 이용할 수 있다. 그 외에도, 스크린 프린팅을 이용하여 칩선택 비아와 칩인에이블 패드를 연결하는 배선을 형성하거나, 그 외 여러 가지 다른 방법을 사용할 수 있다.
특정 칩을 선택하기 위한 칩선택 신호(S1, S2, S3, S4)는 최하층에 실장된 제1 칩(100)의 제1 내지 제4 칩선택 비아(111, 112, 113, 114)로 입력된다.
도 3 및 도 4에 도시된 것과 같이, 제1 칩(100)의 제1 칩선택 비아(111)와 제1 칩인에이블 패드(131), 제2 칩(200)의 제2 칩선택 비아(212)와 제2 칩인에이블 패드(232), 제3 칩(300)의 제3 칩선택 비아(313)와 제3 칩인에이블 패드(333), 그리고 제4 칩(400)의 제4 칩선택 비아(414)와 제4 칩인에이블 패드(434)를 각각 연결한 경우, 제1 칩(100)의 제1 칩선택 비아(111) 내지 제4 칩선택 비아(114)로 (H, L, L, L)의 칩선택 신호가 인가될 때 제1 칩(100)이 선택된다. 제1 칩(100)의 제1 칩선택 비아(111)로 "High"의 칩선택 신호가 인가되면, 제1 내지 제4 칩의 제1 칩선택 비아들(111, 211, 311, 411)은 관통 비아로 서로 연결되어 있으므로 모두 "High"의 신호가 인가된다. 그러나, 제1 칩(100)의 제1 칩선택 비아(111)와 제1 칩인에이블 패드(131)만 전기적으로 서로 연결되어 있으므로 제1 칩(100)만 선택된다. 제2 칩 내지 제4 칩의 경우, 제1 칩(100)의 제2 내지 제4 칩선택 비아(112, 113, 114)로부터 "Low"의 칩선택 신호가 인가되므로 선택이 되지 않는다.
제2 칩(200)은 제1 칩(100)의 제1 내지 제4 칩선택 비아(111~114)로 (L, H, L, L)의 칩선택 신호가 인가될 때 선택된다. 제1 칩(100)의 제2 칩선택 비아(112)로 "High"의 칩선택 신호가 인가되면, 관통 비아로 서로 연결된 제1 내지 제4 칩의 제2 칩선택 비아들(112, 212, 312, 412)에 모두 "High"의 신호가 인가되지만 제2 칩(200)의 제2 칩선택 비아(212)와 제2 칩인에이블 패드(232)만 서로 전기적으로 연결되어 있으므로 제2 칩(200)이 선택된다. 제1 칩(100), 제3 칩(300) 및 제4 칩(400)의 경우 칩인에이블 패드와 연결된 칩선택 비아로 "Low"의 신호가 인가되므로 선택이 되지 않는다.
제3 칩(300)은 제1 칩(100)의 제1 내지 제4 칩선택 비아(111~114)로 (L, L, H, L)의 칩선택 신호가 인가될 때 선택된다. 제1 칩(100)의 제3 칩선택 비아(113)로 "High"의 칩선택 신호가 인가되면, 관통 비아로 서로 연결된 제1 내지 제4 칩의 제3 칩선택 비아(113, 213, 313, 413)에 모두 "High"의 신호가 인가되지만 제3 칩(300)의 제3 칩선택 비아(313)와 제3 칩인에이블 패드(333)만 서로 전기적으로 연결되어 있으므로 제3 칩(300)이 선택된다. 제1 칩(100), 제2 칩(200) 및 제4 칩(400)의 경우 칩인에이블 패드와 연결된 칩선택 비아로 "Low"의 신호가 인가되므로 선택되지 않는다.
제4 칩(400)은 제1 칩(100)의 제1 내지 제4 칩선택 비아(111~114)로 (L, L, L, H)의 칩선택 신호가 인가될 때 선택된다. 제1 칩(100)의 제4 칩선택 비아(114)로 "High"의 칩선택 신호가 인가되면, 관통 비아로 서로 연결된 제1 내지 제4 칩의 제4 칩선택 비아들(114, 214, 314, 414)에 모두 "High"의 신호가 인가되지만 제4 칩(400)의 제4 칩선택 비아(414)와 제4 칩인에이블 패드(434)만 전기적으로 연결되어 있으므로 제4 칩(400)이 선택된다. 제1 칩(100), 제2 칩(200) 및 제3 칩(300)의 경우 칩인에이블 패드와 연결된 칩선택 비아로 "Low"의 신호가 인가되므로 선택이 되지 않는다.
다음 표 1은 4개의 칩이 적층된 스택 패키지에서 각각의 칩을 선택하는 방법의 일 실시예를 나타낸 것이다. S1, S2, S3 및 S4는 제1 칩(100)의 제1 내지 제4 칩선택 비아(111, 112, 113, 114)로 입력되는 칩선택 신호를 나타낸다.
S1 S2 S3 S4
제1 칩 선택 H L L L
제2 칩 선택 L H L L
제3 칩 선택 L L H L
제4 칩 선택 L L L H
이와 같이 본 발명은 칩선택 비아와 칩인에이블 패드를 분리하여 인접하게 배치하고, 선택하고자 하는 칩에 따라 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하고 적절한 칩선택 신호를 인가한다. 본 발명에 따르면, 각 층의 칩의 칩인에이블 패드는 패키지 기판에서 직접적으로 칩선택 신호를 인가받는 것과 유사한 효과를 나타낼 수 있다. 따라서, 짧은 경로로 신호 전달이 이루어지며 칩 인에이블을 위한 별도의 로직 공간이 필요하지 않다는 이점이 있다. 또한, 단순한 구조로 칩선택을 구현할 수 있으며, 와이어 본딩을 이용하므로 기존의 설비를 이용할 수 있다는 이점이 있다.
이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400..반도체 칩 110, 210, 310, 410..칩선택 비아
120, 220, 320, 420..비아 패드 130, 230, 330, 430..칩인에이블 패드
140, 240, 340, 440..범프 160, 260, 360, 460..재배선
170, 270, 370, 470...도전층 패턴 180, 280, 380, 480..배선
500.....패키지 기판 510.....솔더볼

Claims (15)

  1. 일면 및 그에 대향하는 타면을 갖는 기판;
    상기 기판을 관통하도록 배치된 복수의 칩선택 비아(via); 및
    상기 칩선택 비아(via)와 쌍을 이루면서, 상기 칩선택 비아(via)로부터 일정 간격 이격되어 배치된 복수의 칩인에이블 패드를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서,
    상기 칩선택 비아(via)는 관통실리콘비아(TSV)인 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서,
    상기 칩인에이블 패드는 상기 칩선택 비아(via)와 전기적으로 연결된 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서,
    상기 칩선택 비아(via)와 연결되면서, 상기 칩선택 비아(via)로부터 기판의 내측으로 이동하여 배치된 범프를 더 구비하는 것을 특징으로 하는 반도체 칩.
  5. 제1항에 있어서,
    상기 칩선택 비아(via)와 칩인에이블 패드는,
    스택패키지에 적층되는 칩의 수와 동일하게 구비된 것을 특징으로 하는 반도체 칩.
  6. 각각 복수 개의 칩선택 비아(via)와, 상기 칩선택 비아(via)와 쌍을 이루면서 칩선택 비아(via)와 일정 간격 이격되어 배치된 칩인에이블(chip enable) 패드를 가지며 적층된 반도체 칩들;
    상기 반도체 칩들이 실장되며 접속 패드를 갖는 기판; 및
    상기 각 반도체 칩의 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 반도체 칩들은,
    각 반도체 칩의 칩선택 비아 및 칩인에이블 패드가 외부에 노출되도록 계단형으로 적층된 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 반도체 칩들은 상호간에 동일한 칩들인 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 반도체 칩들은,
    상기 칩들이 적층되는 수와 동일한 수로 상기 칩선택 비아와 칩인에이블 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제6항에 있어서,
    상기 반도체 칩들은,
    상기 칩선택 비아(via)와 연결되면서, 상기 칩선택 비아(via)로부터 기판의 내측으로 이동하여 배치된 범프를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 칩선택 비아(via)와 범프는 재배선(RDL)으로 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제6항에 있어서,
    상기 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재는 도전성 와이어인 것을 특징으로 하는 반도체 패키지.
  13. 제6항에 있어서,
    상기 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하는 연결부재는 도전층 패턴인 것을 특징으로 하는 반도체 패키지.
  14. 제6항에 있어서,
    상기 반도체 칩들의 각 칩선택 비아와 칩인에이블 패드 쌍을 연결하는 도전막 패턴이 구비되고,
    상기 각 반도체 칩의 특정한 칩선택 비아와 칩인에이블 패드를 제외한 다른 도전막 패턴은 절단된 것을 특징으로 하는 반도체 패키지.
  15. 각각 복수 개의 칩선택 비아(via)와, 상기 칩선택 비아(via)와 쌍을 이루면서 칩선택 비아(via)와 일정 간격 이격되어 배치된 칩인에이블(chip enable) 패드를 포함하는 반도체 칩들이 기판 상에 복수 개 적층된 반도체 패키지의 칩 선택 방법에 있어서,
    상기 반도체 칩들 중 선택하고자 하는 반도체 칩의 칩선택 비아와 칩인에이블 패드를 전기적으로 연결하고,
    상기 칩인에이블 패드와 전기적으로 연결된 칩선택 비아로 "하이(high)"의 칩선택 신호를, 그 외의 칩선택 비아로는 "로우(low)"의 칩선택 신호를 인가하여 칩선택 비아와 칩인에이블 패드가 연결되면서 "하이(high)"의 신호가 인가된 반도체 칩이 선택되도록 하는 것을 특징으로 하는 반도체 패키지의 칩선택 방법.
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