KR20140109833A - 반도체 장치 - Google Patents

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KR20140109833A
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chip
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semiconductor
semiconductor device
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한스-요아힘 바스
라인하드 만코프
토어스텐 메이어
스벤 알버스
안드레아스 어거스틴
크리스티안 무엘러
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인텔 모바일 커뮤니케이션스 게엠베하
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Abstract

반도체 장치는 반도체 칩과, 상기 반도체 칩의 경계로부터 측방으로 연장하는 연장 층과, 상기 연장 층 및 상기 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함하고, 상기 재분배 층은 상기 반도체 칩의 적어도 하나의 콘택을 인터페이스의 적어도 하나의 콘택에 전기적으로 결합하며, 상기 인터페이스의 적어도 일부는 상기 반도체 칩의 상기 경계를 지나 측방으로 연장한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 반도체 장치에 관한 것이다.
삼차원(3D) 칩 스택들에서는 2개 이상의 반도체 칩이 서로의 상부에 적층될 수 있다. 스택 내의 인접하는 칩들은 인터페이스를 통해 서로 전기적으로 결합될 수 있다. 인터페이스의 물리적 설계는 주어진 표준에 따라 사전 결정되거나 고정될 수 있다. 예를 들어, 길이, 폭, 패드 피치 등과 같은 인터페이스의 기하학적 치수들은 표준에 의해 규정될 수 있다. 예를 들어, 반도체 기술에서의 스케일링 증가에 따라, 칩 크기들은 인터페이스의 규정된 기하학적 치수들에 가깝거나 훨씬 더 작아질 수 있다. 예를 들어, 칩은 표준에 의해 규정되는 바와 같은 인터페이스의 길이보다 작은 길이를 가질 수 있다. 이 경우, 칩을 부분적으로 더 큰 인터페이스에 맞도록 변경하는 것이 바람직할 수 있다.
반도체 장치가 제공되며, 이 반도체 장치는 반도체 칩과; 반도체 칩의 경계로부터 측방으로 연장하는 연장 층과; 연장 층 및 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함할 수 있고, 재분배 층은 반도체 칩의 적어도 하나의 콘택을 인터페이스의 적어도 하나의 콘택에 전기적으로 결합시키며, 인터페이스의 적어도 일부는 반도체 칩의 경계를 지나 측방으로 연장한다.
도면들에서, 동일한 참조 부호들은 일반적으로 상이한 도면들 전반에 걸쳐서 동일한 요소들을 지시한다. 도면들은 반드시 축척에 따라 도시되지는 않으며, 대신 일반적으로 본 발명의 원리들을 설명하는 것에 강조가 주어진다. 아래의 설명에서는 아래의 도면들을 참조하여 다양한 양태들이 설명된다.
도 1은 전통적인 삼차원(3D) 로직 메모리 스택의 단면도이다.
도 2는 통상적인 '와이드 I/O' DRAM 메모리 상의 표준화된 JEDEC '와이드 I/O' 인터페이스의 평면도이다.
도 3은 작은 로직 칩의 칩 크기를 '와이드 I/O' 인터페이스에 맞도록 증가시키기 위한 전통적인 접근법을 나타내는 평면도이다.
도 4는 반도체 장치의 제1 반도체 칩의 경계로부터 측방으로 연장하는 연장 층을 포함하는, 본 명세서에서 설명되는 하나 이상의 양태에 따른 반도체 장치의 일례의 평면도이다.
도 5는 제1 반도체 칩의 2개의 대향하는 측면으로부터 연장하는 연장 층을 포함하는 반도체 장치의 일례의 평면도이다.
도 6은 제1 반도체 칩의 하나의 측면으로부터 연장하는 연장 층을 포함하는 반도체 장치의 일례의 평면도이다.
도 7은 제1 반도체 칩의 경계 밖에 배치된 인터페이스 접속들을 제1 반도체 칩의 경계 내의 도전성 콘택들로 리라우팅하기 위한 재분배 층을 포함하는 반도체 장치의 일례의 평면도이다.
도 8은 삼차원(3D) 로직 메모리 스택으로서 구성된 반도체 장치의 일례의 단면도이다.
도 9는 제1 반도체 칩의 배면 및 전면 위에 배치된 재분배 층 및 인터페이스 접속들을 리라우팅하기 위한 관통 비아들을 포함하는 반도체 장치의 일례의 단면도이다.
도 10은 제1 반도체 칩의 배면 및 전면 위에 배치된 재분배 층 및 인터페이스 접속들을 리라우팅하기 위한 관통 비아들을 포함하는 반도체 장치의 일례의 평면도이다.
아래의 상세한 설명은 본 발명을 실시할 수 있는 본 발명의 특정 상세들 및 양태들을 예시하는 첨부 도면들을 참조한다. 본 발명의 이러한 양태들은 이 분야의 기술자들이 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 다른 양태들이 이용될 수 있으며, 본 발명의 범위로부터 벗어나지 않고서 구조, 로직 및 전기적 변경들이 행해질 수 있다. 본 발명의 다양한 양태들은 반드시 상호 배타적이지는 않은데, 이는 본 발명의 일부 양태들이 본 발명의 하나 이상의 다른 양태와 결합되어 새로운 양태들을 형성할 수 있기 때문이다.
면 또는 표면 "위에" 특징, 예를 들어 층을 형성하는 것을 설명하기 위해 본 명세서에서 사용되는 단어 "위(over)"는 특징, 예를 들어 층이 수반된 면 또는 표면 "상에 직접적으로", 예를 들어 그와 직접 접촉하도록 배치 또는 형성될 수 있다는 것을 의미하는 데 사용될 수 있다. 면 또는 표면 "위에" 특징, 예를 들어 층을 형성하는 것을 설명하기 위해 본 명세서에서 사용되는 단어 "위"는 특징, 예를 들어 층이 수반된 면 또는 표면 "상에 간접적으로" 배치 또는 형성되고, 수반된 면 또는 표면과 형성된 층 사이에 하나 이상의 추가적인 층이 배열될 수 있다는 것을 의미하는 데 사용될 수 있다.
특징이 적어도 하나의 다른 수반된 특징에 접속되는 것을 설명하기 위해 본 명세서에서 사용되는 용어 "결합" 및/또는 "전기적 결합" 및/또는 "접속" 및/또는 "전기적 접속"은 특징 및 적어도 하나의 다른 수반된 특징이 서로 직접 결합 또는 접속되어야 한다는 것을 의미하는 것을 의도하지 않으며, 특징과 적어도 하나의 다른 수반된 특징 사이에는 개재하는 특징들이 제공될 수 있다.
용어 "적어도 하나" 및 "하나 이상"은 1 이상의 임의의 정수, 즉 "1", "2", "3", "4" 등을 포함하는 것으로 이해될 수 있다.
용어 "복수"는 2 이상의 임의의 정수, 즉 "2", "3", "4", "5" 등을 포함하는 것으로 이해될 수 있다.
본 명세서에서 사용되는 바와 같은 용어 "표준화된다"는 예를 들어 "표준에 따른다" 또는 "표준에 의해 정의된다", 예를 들어 JEDEC(Joint Electron Device Engineering Council) 등과 같은 표준화 협회, 단체 또는 기구에 의해 개발된 표준에 따르거나 그에 의해 정의된다는 것을 의미하는 것으로 이해될 수 있다.
하나 이상의 양태에서, 본 발명은 예를 들어 로직 메모리 칩들의 스택들과 같은 삼차원(3D) 칩 스택들과 관련된다. 아래의 설명은 일례로서 주로 로직/메모리 칩 스택들을 참조하지만, 본 발명은 이 경우로 한정되지 않으며, 일반적으로 임의의 둘 이상의 메모리의 적층에 적용될 수 있다. 예를 들어, 로직 칩들 상의 로직 칩들의 적층; 로직 칩들과 RF 칩들, 아날로그/혼합 신호 칩들 또는 전력 칩들의 적층; 칩들과 센서들, 마이크로 전기 기계 시스템들(MEMS) 또는 CMOS 이미지 센서들의 적층; 및 3D 스택들의 임의의 다른 조합.
메모리 칩들 또는 메모리 칩들의 스택은 예를 들어 '와이드 I/O(입출력)' 인터페이스(JEDEC 표준)를 갖는 동적 랜덤 액세스 메모리(DRAM) 메모리 칩들을 포함하거나 이들로 구성될 수 있다. 쉽게 이해하듯이, 본 발명은 이러한 특정한 경우로 한정되지 않을 수 있다.
'와이드 I/O' 인터페이스를 갖는 3D 로직/메모리 칩 스택들의 하나의 중요한 양태는 로직/메모리 인터페이스의 크기가 JEDEC 표준에 따라 0.52 mm x 5.25 mm로 고정된다는 사실이다.
그러나, 특히 모바일 응용들에서, 많은 로직 칩들은 (특히, 28 nm를 초과하는 미래 기술 노드들에서) '와이드 I/O' 표준의 길이(5.25 mm)에 가깝거나 그에 비해 훨씬 더 작을 수 있는 칩 크기를 가질 수 있다. 따라서, 작은 로직 칩을 상부에 적층된 부분적으로 더 큰 '와이드 I/O' 인터페이스에 맞도록 변경하기 위해 비용 효과적인 해법이 필요할 수 있다.
도 1에 도시된 바와 같이, 단면도(100)에서, 예를 들어 모바일 응용들을 위한 3D 로직 메모리 스택은 '와이드 I/O 인터페이스'(103)에 의해 단일 메모리 칩 또는 메모리 칩들의 스택(104)에 접속된 관통-실리콘 비아들(TSV들)(102)을 갖는 로직 칩(101)(예를 들어, CPU 등)을 포함할 수 있다. 통상적으로, 이러한 3D 로직/메모리 칩 스택은 도 1에 도시된 바와 같이 플립칩 접속들에 의해 (다층) 볼 그리드 어레이(BGA) 라미네이트(laminate) 패키지에 접속될 수 있다. 도 1에 도시된 3D 로직 메모리 스택에서, 로직 칩(101)의 크기는 (예를 들어, 여기서 마이크로-범프들 및 TSV들을 갖는) '와이드 I/O' 인터페이스(103)의 길이보다 크다.
도 2는 통상적인 '와이드 I/O' DRAM 메모리(204) 상의 표준화된 JEDEC '와이드 I/O' 로직-메모리 인터페이스(LMI)(103)를 평면도(200)로 나타낸다. '와이드 I/O' 인터페이스(103)는 복수의 도전성 콘택을 포함하는 고밀도 콘택 그리드(205)를 포함할 수 있다.
JEDEC 표준에 의해 정의되는 바와 같은 메모리(204)와 같은 통상적인 DRAM 메모리의 '와이드 I/O' 인터페이스의 상세들은 예를 들어 다음을 포함한다.
- '와이드 I/O'는 LMI 상의 4개의 메모리 채널(도 2의 "채널 A", "채널 B", "채널 C" 및 "채널 D")을 정의할 수 있다.
- 각각의 채널은 128 데이터 비트 폭을 가질 수 있으며, 결과적으로 총 512 비트일 수 있다.
- 각각의 채널은 채널에 대한 모든 제어, 전력 및 접지를 포함할 수 있으며, 전력 접속들은 채널들 사이에 공유될 수 있다.
- 각각의 채널은 독립적으로 제어될 수 있는데, 예를 들어 독립적인 제어, 클럭 및 데이터를 가질 수 있다.
- 각각의 채널은 6행 x 50열로 배열된 300개의 접속을 가질 수 있으며, 결과적으로 4개의 채널 모두에는 총 1200개의 접속이 존재할 수 있다.
- 핀 위치들은 채널들 사이에 대칭일 수 있다.
- 1.2V CMOS 신호 레벨들이 종단 없이 사용될 수 있다.
- 패드 피치는 40㎛ x 50㎛일 수 있다.
- 총 LMI 치수는 (도 2에 도시된 바와 같이) 0.52mm x 5.25mm일 수 있다.
즉, JEDEC 표준에 따른 '와이드 I/O' 인터페이스는 5.25mm의 길이 및 0.52mm의 폭을 가질 수 있다.
예를 들어, 도 1의 로직 칩(101)의 각각의 크기가 '와이드 I/O' 인터페이스(103)의 길이보다 작은 경우, 인터페이스(103)는 더 이상 로직 칩(101)에 맞지 않을 것이다. 전술한 문제를 해결하기 위한 전통적인 접근법은 도 3에 도시된 바와 같이 칩 크기(여기서는 칩의 길이)가 '와이드 I/O' 인터페이스 표준에 맞을 만큼 충분히 길고/클 때까지 칩 크기를 증가시키는 것일 수 있다.
도 3은 작은 로직 칩의 칩 크기가 '와이드 I/O' 인터페이스(103)의 크기에 맞을 때까지 (실리콘 상에서) 연장될 수 있다는 것을 평면도(300)로 나타내며, 여기서 참조 부호 301은 오리지널 칩 크기를 갖는 로직 칩을 나타내고, 참조 부호 301'은 연장된 칩 크기를 갖는 로직 칩을 나타낸다. 알 수 있듯이, 오리지널 칩 크기를 갖는 로직 칩(301)은 인터페이스(103)의 길이(107)보다 짧은 길이(106)를 갖는 반면, 연장된 칩 크기를 갖는 로직 칩(301')은 인터페이스(103)의 길이(107)보다 긴 길이(108)를 갖는다.
도 3에 도시된 바와 같이 칩 크기를 연장하기 위한 전통적인 접근법은 (예를 들어, 28nm 노드를 초과하는) 고가의 실리콘 웨이퍼 기술에서 제조되는 것이 필요할 수 있는 추가적인 '더미(dummy)' 칩 영역(즉, 능동형 또는 수동형 회로에 필요하지 않은 칩 영역)을 필요로 하므로 극히 고가일 수 있다.
하나 이상의 양태에서, 본 발명은 로직 칩의, 또는 일반적으로는 제1 칩의 칩 크기보다 부분적으로 더 큰 인터페이스를 통해 제1 칩에 결합되어야 하는 임의의 제1 칩의, 크기(영역)를 증가시키기 위한 비교적 저가의 (비용 효과적인) 방법을 제공한다. 예를 들어, 본 명세서에서 설명되는 하나 이상의 양태에 따른 반도체 장치들은 비교적 저가의 (비용 효과적인) 팬-아웃 WLP(웨이퍼 레벨 패키지) 또는 eWLB(내장 웨이퍼 레벨 패키지 볼 그리드 어레이) 접근법을 적용하여, 인터페이스를 위한 또는 인터페이스(예를 들어, 로직-메모리 인터페이스, 예로서 '와이드 I/O' 인터페이스)에 접속하는 하나 이상의 도전성 콘택(예로서, 패드)의 배치를 위한 충분한 공간을 얻을 수 있다.
구체적으로, 비교적 저가의 칩 캡슐화 재료(예를 들어, 성형 재료와 같은 플라스틱 재료 등)를 포함하거나 그로서 구성되는 연장 층을 이용하여 칩 크기 또는 영역을 증가시킬 수 있고, 연장 층 위에 배치된 재분배 층(RDL)을 이용하여, 칩의 경계 밖에(즉, 오리지널 칩 영역 밖에)(예를 들어, 적어도 부분적으로 밖에, 예로서 완전히 밖에) 배치된 하나 이상의 인터페이스 접속을 칩의 경계 내의(오리지널 칩 영역 내의) 칩의 하나 이상의 도전성 콘택으로 리라우팅할 수 있다. RDL은 단일 레벨 RDL 또는 다중 레벨 RDL(즉, 둘 이상의 레벨 또는 층을 갖는 RDL)일 수 있다. 다중 레벨 RDL은 예를 들어 비교적 많은 수의 인터페이스 상호접속들이 칩의 경계 밖에(오리지널 칩 영역 밖에) 위치하는 경우들에 사용될 수 있다.
하나 이상의 양태에 따르면, 본 발명은 더 큰 인터페이스(예로서, 메모리 인터페이스)에 대한 접속을 제공하기 위해 단일 레벨 또는 다중 레벨 RDL을 갖는 팬-아웃 WLP (eWLP) 칩 연장부를 이용하기 위해 표준화된 칩 대 칩 인터페이스(예를 들어, 표준화된 로직-메모리 인터페이스, 예로서 JEDEC 표준에 따른 '와이드 I/O' 메모리 인터페이스)의 길이보다 작은 칩들(예로서, 로직 칩들)을 제안한다. 이러한 접근법은 전통적인 접근법보다 칩의 영역을 증가시키는 데, 예를 들어 매우 진보된 로직 칩의 실리콘 영역을 증가시키는 데 훨씬 더 비용 효과적일 (더 값쌀) 수 있다.
eWLB RDL은 하나 이상의 인터페이스 접속(예를 들어, '와이드 I/O' 접속)을 작은 칩의 적절한 영역들로 리라우팅할 수 있으며, 관통 비아(예를 들어, 관통 실리콘 비아(TSV)) 또는 관통 비아들(예를 들어, TSV들)의 어레이의 배치가 가능하다.
팬-아웃 eWLB RDL은 칩의 일면(예를 들어, 배면) 위에만 배치될 수 있거나, 대안으로서 칩의 양면 위에(즉, 칩(예로서, 로직 칩)의 배면 위에 그리고 전면 위에) 배치될 수 있다.
칩(예로서, 로직 칩) 상의 관통 비아(예로서, TSV) 접속들에 대한 대안으로서, 접속들 중 전부 또는 일부가 eWLB 패키지의 팬-아웃 영역에서 연장 층(예로서, 성형 화합물)을 통해 연장하는 관통 비아들(예로서, 관통 성형 비아들(TMV들))에 의해 제공될 수 있다. 이러한 관통 비아들(예를 들어, TMV들))은 RDL 레벨들과 연계하여 인터페이스 콘택들(예로서, '와이드 I/O' 패드들)을 작은 칩(예로서, 로직 칩)의 전면(활성 회로 영역)에 그리고 (필요한 경우에는 심지어 작은 칩(예로서, 로직 칩)을 우회하여) 인터포저(interposer)(예로서, 라미네이트 인터포저)에 접속할 수 있다.
도 4는 본 명세서에서 설명되는 하나 이상의 양태에 따른 반도체 장치의 일례의 평면도(400)이다.
반도체 장치는 제1 반도체 칩(401)을 포함할 수 있다. 도시된 예에 따르면, 제1 반도체 칩(401)은 도 3의 로직 칩(301)과 유사한 (작은) 로직 칩일 수 있다. 그러나, 제1 반도체 칩(401)은 로직 칩과 상이한 다른 타입의 칩일 수 있으며, 일반적으로 임의 타입의 칩일 수 있다.
제1 반도체 칩(401)은 표준화된 칩 대 칩 인터페이스(403)를 통해 제1 반도체 칩(404)에 전기적으로 결합된다. 도시된 예에 따르면, 제2 반도체 칩(404)은 메모리 칩(예로서, DRAM 칩)일 수 있다. 따라서, 칩 대 칩 인터페이스(403)는 도 3에 도시된 인터페이스(103)와 유사한 로직-메모리 인터페이스, 예로서 '와이드 I/O' 로직-메모리 인터페이스일 수 있다. 그러나, 제2 반도체 칩(404)은 메모리 칩과 상이한 다른 타입의 칩일 수 있고, 일반적으로 임의의 타입의 칩일 수 있으며, 인터페이스(403)는 다른 타입의 인터페이스, 예를 들어 상이한 타입의 로직-메모리 인터페이스 또는 로직-메모리 인터페이스와 다른 타입의 인터페이스일 수 있고, 예를 들어 제1 반도체 칩(401)의 크기(영역)보다 적어도 부분적으로 큰 사전 결정된 또는 고정된 크기(소정 표준에 의해 규정됨)를 갖는 임의 타입의 인터페이스일 수 있다.
도 4에 도시된 바와 같이, 제1 반도체 칩(401)은 표준화된 칩 대 칩 인터페이스(403)의 길이(407)보다 작은 길이(406)를 가질 수 있다. 예를 들어, 칩 대 칩 인터페이스(403)가 '와이드 I/O' 로직-메모리 인터페이스인 경우에, 제1 반도체 칩(401)의 길이(406)는 5.25mm보다 작을 수 있다. 상이한 치수들을 갖는 다른 타입의 인터페이스들의 경우, 길이(406)는 쉽게 이해하듯이 5.25mm와 다른 소정의 값보다 작을 수 있다.
따라서, 도 4로부터 알 수 있듯이, 칩 대 칩 인터페이스(403)의 일부는 제1 반도체 칩(401)의 경계(401a)를 지나 측방으로 연장한다. 즉, 인터페이스(403)는 반도체 장치의 제1 반도체 칩(401)의 영역에 완전히 맞지는 않는다. 구체적으로, 인터페이스(403)는 칩(401)보다 길 수 있다.
도시된 바와 같이, 반도체 장치는 제1 반도체 칩(401)의 경계(401a)로부터 측방으로 연장하는 연장 층(405)을 더 포함할 수 있다. 도 4에 도시된 바와 같이, 연장 층(405)은 제1 반도체 칩(401)의 모든 측면들로부터(도시된 예에서, 칩(401)의 4개의 측면 모두로부터) 연장할 수 있다. 즉, 연장 층(405)은 제1 반도체 칩(401)을 측방으로 둘러쌀 수 있다. 그러나, 연장 층(405)은 제1 반도체 칩(401)의 측면들 중 일부로부터만, 예를 들어 4개의 측면 중 1개, 2개 또는 3개의 측면으로부터, 예를 들어 반도체 장치의 다른 예를 나타내는 도 5의 평면도(500)에 도시된 바와 같이 2개의 대향하는 측면으로부터, 또는 반도체 장치의 다른 예를 도시하는 도 6의 평면도(600)에 도시된 바와 같이 하나의 측면으로부터 연장하는 것도 가능할 수 있다.
일반적으로, 연장 층(405)은 제1 반도체 칩(401)과 연장 층(405)의 결합 영역이 표준화된 칩 대 칩 인터페이스(403)의 크기 또는 영역, 예를 들어 '와이드 I/O' 로직-메모리 인터페이스의 크기 또는 영역에 맞을 만큼 충분히 클 수 있도록 형성될 수 있다. 예를 들어, 도 4 내지 6에 도시된 예들에 따르면, 연장 층(405)은 제1 반도체 칩(401)과 연장 층(405)의 결합 길이(408)가 인터페이스(403)의 길이보다 크도록 형성될 수 있다.
연장 층(405)은 제1 반도체 칩(401)과 다른 재료(또는 재료들), 예를 들어 절연성 재료, 예를 들어 칩 캡슐화 재료, 예를 들어, 플라스틱 재료, 예를 들어 성형 재료(성형 화합물)를 포함할 수 있거나, 그로서 구성될 수 있다. 예를 들어, 성형 재료(성형 화합물)는 수지(예를 들어, 에폭시 수지) 및 필러(filler) 재료(예로서, 용융 실리카)로 구성된 복합 재료일 수 있다.
연장 층(405)은 칩(401)의 경계(401a) 밖에 위치하는 인터페이스(403)의 하나 이상의 도전성 콘택(예로서, 패드)에 결합될 하나 이상의 도전성 콘택(예로서, 패드)을 수용하기 위한 제1 반도체 칩(401)의 팬-아웃 연장부(팬-아웃 영역)로서 서빙할 수 있다. 즉, 제1 반도체 칩(401)의 작은 크기로 인해 반도체 칩(401)에 더 이상 맞지 않는 인터페이스(403)의 도전성 콘택들은 이제 연장 층(405) 위에 배치된 도전성 콘택들에 결합될 수 있으며, 재분배 층(도 4 내지 6에는 도시되지 않음, 도 7 내지 10 참조)을 이용하여 그러한 콘택들과 제1 반도체 칩(401)의 전기적 결합을 제공할 수 있다.
하나 이상의 양태에 따르면, 단일 레벨, 또는 필요한 경우에는 최상부 RDL 배선 레벨에 도전성 콘택들(예로서, 콘택 패드들)을 갖는 다중 레벨 재분배 층(RDL)을 가질 수 있는 팬-아웃 WLP(eWLP) 패키지가 제공될 수 있다. 이러한 접근법에 의해, 팬-아웃 영역 위에 또는 오리지널 칩 영역 위에 칩(예로서, 로직 칩)의 RDL 내에 표준화된 칩 대 칩 인터페이스(예로서, 메모리 칩 또는 칩 스택의) 로직-메모리 인터페이스, 예로서 '와이드 I/O' 인터페이스)에 모든 필요한 콘택들(예로서, 패드들)을 배치하는 것이 가능하게 된다. 오리지널 칩(예로서, 로직 칩) 상에서, 맞지 않는 도전성 콘택들(예로서, 맞지 않는 '와이드 I/O' 패드들)은 다른 곳으로 이동 또는 재배열될 수 있으며, 도 7 내지 10을 참조하여 아래에 설명되는 바와 같이 단일 또는 다중 레벨 RDL 배선에 의해 접속될 수 있다.
도 7은 제1 반도체 칩(401)의 경계(401a) 밖에 배치된 인터페이스 접속들, 예를 들어 표준화된 칩 대 칩 인터페이스(403)의 도전성 콘택들(410)을 제1 반도체 칩(401)의 경계(401a) 내의 (제1 반도체 칩(401)의 도전성 콘택들(예로서, 패드들)(411a)로 리라우팅하도록 구성된 재분배 층(409)을 포함하는 반도체 장치의 일례의 평면도(700)이다. 예를 들어, 재분배 층(409)에 의해, 로직 칩(401) 상에 맞지 않는 메모리 칩(404)(또는 메모리 칩 스택), 예를 들어 '와이드 I/O' DRAM 칩 상의 로직-메모리 인터페이스 접속들(예로서, '와이드 I/O' 인터페이스 접속들)이 로직 칩(401) 상에 재배열 또는 이동된 도전성 콘택들(예로서, 패드들)(411a)로 리라우팅될 수 있다. 재분배 층(409)은 연장 층(405) 및 제1 반도체 칩(401)의 적어도 일면 위에 배치될 수 있다. 재분배 층(409)은 도전성 재료, 예를 들어 구리, 알루미늄, 또는 구리 및/또는 알루미늄을 포함하는 합금과 같은 금속 또는 금속 합금을 포함할 수 있거나, 그로서 구성될 수 있다. 재분배 층(409)은 칩 대 칩 인터페이스(403)의 각각의 전기 콘택에 결합될 하나 이상의 도전성 콘택(예로서, 패드)을 포함할 수 있으며, 재분배 층(409)의 도전성 콘택들(예로서, 패드들)을 제1 반도체 칩(401)의 도전성 콘택들(예로서, 패드들)에 접속하는 하나 이상의 도전성 트레이스를 포함할 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 표준화된 칩 대 칩 인터페이스(403)의 도전성 콘택들 모두가 제1 반도체 칩(401)의 오리지널 크기 또는 영역에 맞지는 않는데, 그 이유는 이 예에서 제1 반도체 칩(401)이 인터페이스(403)보다 짧기 때문이다. 제1 반도체 칩(401)의 경계(401a)의 완전히 밖에 위치하는 인터페이스(403)의 하나 이상의 도전성 콘택(410a)은 재분배 층(409)에 의해 경계(401a) 내에 위치하는 하나 이상의 도전성 콘택(411a)으로 리라우팅될 수 있다. 도시된 바와 같이, 칩 경계(401a) 내에 그러나 칩 경계(401a)에 가까이 위치하는 인터페이스(403)의 하나 이상의 도전성 콘택(410b)(예를 들어, 칩 경계(401a)로부터 약 100㎛ 이하, 예를 들어 약 50㎛ 이하의 측방 거리를 갖는 콘택들(410b))을 칩 경계(401a)의 충분히 안에 배치된 제1 반도체 칩(401)의 하나 이상의 도전성 콘택(411a)(예를 들어, 칩 경계(401a)로부터 50㎛보다 큰, 예를 들어 100㎛보다 큰 측방 거리를 갖는 콘택들(411a))으로 리라우팅하는 것도 가능할 수 있다. 한편, 제1 반도체 칩(401)의 경계(401a)의 충분히 안에 위치하는 인터페이스(403)의 도전성 콘택들(예로서, 패드들)(410c)은 제1 반도체 칩(401)의 대응하는 도전성 콘택들(예로서, 패드들)(411b)(도 7에 도시되지 않으며, 예를 들어 도 8 참조)로 리라우팅될 수 있거나, 리라우팅되지 않을 수 있고, 그에 결합될 수 있다.
도 8은 삼차원(3D) 로직-메모리 스택으로서 구성될 수 있는 반도체 장치의 단면도(800)이다.
반도체 장치는 로직 칩(예로서, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 애플리케이션 프로세서(AP), 기저대역 모뎀, 마이크로컨트롤러 등)으로서 구성될 수 있는 제1 반도체 칩(401), 및 메모리 칩으로서, 예를 들어 DRAM 칩으로서 구성될 수 있고, 로직-메모리 인터페이스(예를 들어, '와이드 I/O' 로직-메모리 인터페이스)일 수 있는 표준화된 칩 대 칩 인터페이스(403)를 통해 제1 반도체 칩(401)에 결합될 수 있는 제2 반도체 칩(404)을 포함할 수 있다. 제2 반도체 칩(404)은 제2 반도체 칩(404)의 상부에 적층된 적어도 하나의 추가적인 반도체 칩(예로서, 메모리 칩, 예로서 DRAM 칩)을 포함하는 칩 스택(804), 예로서 메모리 칩 스택, 예로서 '와이드 I/O' 메모리 스택, 예로서 DRAM 스택의 일부일 수 있다. 도 8에 도시된 예에서는, 3개의 추가적인 반도체 칩(404', 404'', 404''')이 제2 반도체 칩(404)의 상부에 적층되어 총 4개의 칩이 적층되지만, 스택(804) 내의 칩들의 수는 4개와 다를 수 있는데, 예를 들어 2개, 3개, 5개, 6개, 7개 등일 수 있다. 대안으로서, 제2 반도체 칩(404)만이 제1 반도체 칩(401) 위에 배치될 수 있다.
로직-메모리 인터페이스(예로서, '와이드 I/O' 인터페이스)(403)는 오리지널 로직 칩 크기를 넘어 연장할 수 있다. 즉, 인터페이스(403)는 도시된 바와 같이 제1 반도체 칩(401)의 (측방) 경계(401a)를 지나 연장할 수 있다. 연장 층(405)(예로서, 팬-아웃 eWLB 연장부)은 로직 칩(401)의 칩 영역을 증가시키기 위해 작은 로직 칩(401)의 경계(401a)로부터 측방으로 연장할 수 있다. 연장 층(405)의 일부는 제1 반도체 칩(401)과 제2 반도체 칩(404) 사이에, 예를 들어 제2 반도체 칩(404)에 면하는 로직 칩(401)의 제1 면(401b) 위에 배치될 수 있다. 제1 면(401b)은 제1 반도체 칩(401)의 배면일 수 있다. 즉, 제1 반도체 칩(401)은 통상적인 플립칩 배열에서와 같이 제1 반도체 칩(401)의 제2 면(401c)(전면 또는 활성 면)이 도 8에 도시된 바와 같이 예를 들어 볼 그리드 어레이를 향해 아래로 면하도록(이 예에서 인터페이스(403)에 반대로 향하도록) 배열될 수 있다.
단일 레벨 재분배 층(RDL)(409)이 로직 칩(401)의 경계(401a) 밖에 위치하는 인터페이스(403)의 인터페이스 접속들(예로서, '와이드 I/O' 접속들), 예를 들어 도전성 콘택들(예로서, 패드들)(410)(도 7 참조)을 도 8의 도면 평면 밖의 칩 영역들로, 예를 들어 제1 반도체 칩(401)의 재배열된 또는 이동된 도전성 콘택들(411)(도 7 참조)로 리라우팅하기 위해 연장 층(405) 위에 배치될 수 있다. 단일 레벨 RDL에 대한 대안으로서, 다중 레벨 RDL이 사용될 수 있다.
재분배 층(409) 또는 재분배 층(409)의 하나 이상의 도전성 콘택(예로서, 패드)(409a)은 연장 층(405) 내의 하나 이상의 관통 비아(412)(예를 들어, 관통 캡슐화 비아, 예로서 관통 성형 비아(TMV))에 의해 제1 반도체 칩(401)의 대응하는 도전성 콘택들(예로서, 패드들)(411a, 411b)에 결합될 수 있다. 재분배 층(409)에 (또는 재분배 층(409)의 도전성 콘택(들)(409a)에) 결합된 제1 반도체 칩(401)의 도전성 콘택(들)(411a, 411b)은 도시된 바와 같이 제2 반도체 칩(404)에 면하는 제1 반도체 칩(401)의 제1 면(401b)(예로서, 배면) 위에 배치될 수 있다. 제1 반도체 칩(401)은 제1 면(401b) 위에 배치되고 제1 면(401b)에 대향하는 제1 반도체 칩(401)의 제2 면(401c)(예로서, 전면)으로 연장하는 도전성 콘택(들)(411a, 411b)에 결합된 하나 이상의 관통 비아(417)(예로서, 관통 실리콘 비아(TSV))를 포함할 수 있다.
(최상부 칩을 제외한) 칩 스택(804), 예를 들어 '와이드 I/O' 메모리 스택의 칩들, 즉 제2 반도체 칩(404) 및 추가적인 반도체 칩들(404', 404'')도 각각의 경우에 각각의 칩(404, 404', 404'')의 전면으로부터 배면으로 연장하는 하나 이상의 관통 비아(418)(예로서, 관통 실리콘 비아(TSV))를 포함하여, 칩 스택(804)의 개별 칩들 사이의 전기적 결합, 따라서 인터페이스(403)를 통한 제1 반도체 칩(401)에 대한 전기적 결합을 허가할 수 있다.
제1 반도체 칩(401)을 통한 관통 비아들(417) 및 칩 스택(804)(예로서, '와이드 I/O' 메모리 스택)을 통한 관통 비아들(418)도 도 8에 도시된 바와 같이 인터페이스(403)(예로서, 40㎛ x 50㎛ 패드 피치를 갖는 '와이드 I/O' 로직/메모리 인터페이스)의 각각의 도전성 콘택(예로서, 패드) 아래에(또는 위에) 배치될 수 있다.
그러나, 관통 비아들(417)은 다른 곳에 배치될 수 있으며, 인터페이스(403)의 도전성 콘택들(예로서, 패드들)(예로서, '와이드 I/O' 인터페이스 패드들)과 각각의 관통 비아(417) 사이의 접속은 팬-아웃 eWLB 패키지의 단일 또는 다중 레벨 RDL(409)에서의 리라우팅에 의해 그리고/또는 제1 반도체 칩(401)의 배면 배선에 의해 제공될 수 있다. RDL 층들의 리라우팅 능력 및/또는 배면 배선을 이용함으로써, 칩들 상의 임의의 위치 및 사용자 정의 위치에 관통 비아들(417) 또는 관통 비아 어레이들을 배치하는 것이 가능할 수 있다. 게다가, 이러한 접근법에 의해, 훨씬 더 작은 관통 비아들(즉, 더 작은 직경을 가짐) 및/또는 (인터페이스 패드 피치(예로서, '와이드 I/O' 패드 피치)와 무관한) 더 작은 관통 비아 피치들이 (예를 들어, 5㎛ 미만의 관통 비아 직경들 및/또는 10㎛ 미만의 관통 비아 피치들을 이용함으로써) 달성될 수 있다. 이러한 접근법에 의해, 상당한 양의 비싼 칩 영역이 절약될 수 있다.
통상적인 플립칩 배열에서와 같이, 제1 반도체 칩(401)(예로서, 칩(401)의 제2 면, 예로서 전면(401c))은 예를 들어 하나 이상의 전기 커넥터(414)(예로서, (도시된 바와 같은) 솔더 범프 또는 금속(예로서, Cu) 기둥)에 의해 제1 반도체 칩(401)의 제2 면(예로서, 전면)(401c) 상의 하나 이상의 도전성 콘택(예로서, 패드)에 접속된 인터포저(413)(예로서, 하나 이상의 배선 또는 상호접속 레벨을 갖는 라미네이트 인터포저) 및 하나 이상의 전기 커넥터(416)(예로서, 도시된 바와 같은 솔더 범프)에 의해 인터포저(413)에 접속된 인쇄 회로 보드(PCB)(415)를 포함하는 (예로서, 다중 레벨) 볼 그리드 어레이(BGA) 패키지에 결합될 수 있다.
제1 반도체 칩(401)의 전면(또는 활성 면)이 볼 그리드 어레이(BGA)에 면하는 플립칩 배열에 대한 대안으로서, 반도체 칩(401)은 그의 전면(또는 활성 면)이 BGA에 반대로 그리고 제2 반도체 칩(404) 또는 칩 스택(804)을 향해 면하도록 배열될 수도 있다.
다른 예에서는, 양면 상에 단일 또는 다중 레벨 RDL을 갖는 양면 eWLB 연장부가 사용될 수 있다. 이것은 eWLB RDL이 (도 8에 도시된 바와 같이) 표준화된 인터페이스(403), 예로서 로직-메모리 인터페이스, 예로서 '와이드 I/O 메모리 인터페이스'에 접속되는 제1 반도체 칩(예로서, 로직 칩)의 배면 상에서 그리고 도 9 및 10에 도시된 바와 같이 인터포저(413), 예를 들어 BGA 라미네이트에 접속하기 위해 칩 전면 상에서도 사용될 수 있다는 것을 의미한다.
도 9 및 10은 표준화된 칩 대 칩 인터페이스(403)의 인터페이스 접속들(예로서, 도전성 콘택들, 예로서 패드들)을 리라우팅하기 위한 재분배 층(409)을 포함하는 반도체 장치의 단면도(900) 및 평면도(1000)를 각각 나타내며, 여기서 재분배 층(409)의 제1 부분(409')은 제1 반도체 칩(401)의 제1 면(예로서, 배면)(401b) 위에 배치되고, 재분배 층(409)의 제2 부분(409'')은 제2 면(예로서, 전면)(401c) 위에 배치된다. 연장 층(405)(예로서, eWLB 칩 연장부)은 제1 반도체 칩(401)의 경계(401a)로부터, 예를 들어 도 10에 도시된 바와 같이 제1 반도체 칩(401)의 모든 측면들로부터, 대안으로서 제1 반도체 칩(401)의 일부(예로서, 1개, 2개 또는 3개) 측면들만으로부터 측방으로 연장할 수 있다. 연장 층(405)의 일부가 (칩 대 칩 인터페이스(403)에 면하는) 제1 반도체 칩(401)의 제1 면(401b) 위에 배치될 수 있고, 연장 층(405)의 추가적인 부분이 제1 반도체 칩(401)의 제2 면(401c) 위에 배치될 수 있다. 따라서, 연장 층(405)은 적어도 부분적으로, 예를 들어 완전히 제1 반도체 칩(401)을 둘러쌀 수 있다.
도 8의 예에서와 같이, 반도체 장치는 삼차원(3D) 로직-메모리 스택으로서 구성될 수 있으며, 여기서 제1 반도체 칩(401)은 로직 칩일 수 있고, 메모리 칩들(예로서, DRAM 칩들)로서 구성될 수 있는 제2 반도체 칩(404) 및 하나 이상의 추가적인 반도체 칩(404', 404'', 404''')을 포함하는 메모리 칩 스택(804)(예로서, DRAM 스택)에 (칩 대 칩 인터페이스(403), 예를 들어 로직-메모리 인터페이스, 예를 들어 '와이드 I/O' 인터페이스를 통해) 결합될 수 있다. 도 8에서와 동일한 참조 부호들은 그곳에서와 동일한 요소들을 지시할 수 있으며, 간소화를 위해 여기서는 다시 설명되지 않는다. 위의 설명을 참조한다.
표준화된 인터페이스(403)의 하나 이상의 도전성 콘택(예로서, 패드)(410)은 재분배 층(409)을 통해 리라우팅될 수 있다. 콘택들(410)은 전술한 바와 같이 제1 반도체 칩(401)의 경계(401a)의 적어도 부분적으로 밖에, 예를 들어 완전히 밖에 위치하는 하나 이상의 콘택(410a)을 포함할 수 있으며, 아마도 칩 경계(401a) 내에 그러나 칩 경계(401a)에 가까이 위치하는 하나 이상의 콘택(410b)도 포함할 수 있다.
하나 이상의 관통 비아(412c)(예로서, 관통 캡슐화 비아, 예로서 관통 성형 비아(TMV))가 연장 층(405) 내에 제공되어, 리라우팅된 콘택들(410)(예로서, 콘택들(410a 및/또는 410b))을 제2 면(예로서, 전면)(401c) 위에 배치된 제1 반도체 칩(401)의 하나 이상의 도전성 콘택(예로서, 패드)에 전기적으로 결합할 수 있다. 이 때문에, 각각의 관통 비아(들)(412c)는 제1 반도체 칩(401)의 제1 면(401b) 위에 배치된 재분배 층(409)의 제1 부분(409')에 그리고 제1 반도체 칩(401)의 제2 면(401c) 위에 배치된 재분배 층(409)의 제2 부분(409'')에 결합될 수 있으며, 재분배 층(409)의 제2 부분(409'')은 예를 들어 제1 반도체 칩(401)의 제2 면(401c) 위에, 즉 제1 반도체 칩(401)과 재분배 층(409)의 제2 부분(409'') 사이에 배치된 연장 층(405)의 부분 내에 배치된 하나 이상의 관통 비아(412b)(예를 들어, 관통 캡슐화 비아, 예를 들어 관통 성형 비아(TMV))에 의해 제1 반도체 칩(401)의 제2 면(401c) 위에 배치된 제1 반도체 칩(401)의 하나 이상의 도전성 콘택(예로서, 패드)에 더 결합될 수 있다. 재분배 층(409)의 제2 부분(409'')(또는 재분배 층(409)의 제2 부분(409'')의 적어도 일부)은 예를 들어 (도시된 바와 같은) 솔더 범프들 또는 금속 기둥들(예로서, Cu 기둥들)과 같은 하나 이상의 전기 커넥터(414)를 통해 인터포저(413)에 더 결합되어, 외부 장치들에 대한 반도체 장치의 전기적 결합을 제공할 수 있다.
연장 층(405)을 통과하는 관통 비아들(412c) 중 하나 이상은 제1 반도체 칩(401)이 아니라 인터포저(413)에 결합될 수 있는 재분배 층(409)의 제2 부분(409'')의 일부에 결합되는 것도 가능하다. 예를 들어, 도 9에 도시된 예에서, 도면의 우측의 관통 비아(412c)는 제1 반도체 칩(401)이 아니라 인터포저(413)에 결합되는 재분배 층(409)의 제2 부분(409'')의 일부에 결합되는 반면, 도면의 좌측의 관통 비아(412c)는 제1 반도체 칩(401)에 (관통 비아(412)를 통해) 결합되는 재분배 층(409)의 제2 부분(409'')의 일부에 결합된다. 예를 들어, 인터페이스 접속들 중 하나 이상을 제1 반도체 칩(401) 주위로 인도하고(즉, 제1 반도체 칩(401)을 우회하고), 이들을 제1 반도체 칩(401)에 대한 전기적 접촉을 행하지 않고서 인터포저(413) 또는 볼 그리드 어레이에 직접 결합하는 것이 가능할 수 있다.
칩 경계(401a)의 충분히 안에 위치하는 (예를 들어, 칩 경계(401a)로부터 약 5㎛ 이상, 예를 들어 약 10㎛ 이상의 거리를 갖는) 인터페이스(403)의 하나 이상의 도전성 콘택(예로서, 패드)(410c)은 예를 들어 제1 반도체 칩(401)의 제1 면(예로서, 배면) 위에 배치되는 연장 층(405)의 부분 내에 배치되는 하나 이상의 관통 비아(예로서, TMV)(412a)에 의해 제1 반도체 칩(401)의 제1 면(예로서, 배면)(401b) 위에 배치되는 제1 반도체 칩(401)의 하나 이상의 도전성 콘택(411b)에 결합될 수 있다.
예를 들어, 도 9 및 10은 반도체 장치의 일례를 도시하며, 여기서 표준화된 칩 대 칩 인터페이스(403)(예로서, 로직-메모리 인터페이스, 예로서 '와이드 I/O' 인터페이스)는 제1 반도체 칩(예로서, 로직 칩)(401)의 오리지널 칩 크기를 넘어 연장하고, 양면 상에(즉, 인터페이스(예로서, '와이드 I/O' 인터페이스)(403)에 접속되는 칩 배면(401b) 상에 그리고 칩 전면 상에(예를 들어, BEOL(back-end-of-line) 층들을 통해)) 단일 레벨 RDL(409)을 갖는 제1 반도체 칩(예를 들어, (작은) 로직 칩)(401)의 연장 층(405)(예로서, 팬-아웃 WLB 연장부)은 인터포저(예로서, 라미네이트 인터포저)(413)에 그리고 제1 반도체 칩(예로서, 로직 칩)(401)에 접속되고, 관통 비아들(예로서, 관통 성형 비아들(TMV들))(412c)은 인터페이스(403)의 도전성 콘택들(예로서, '와이드 I/O' 인터페이스 패드들)을 (배면(401b) 및 전면 (401c) 상의) 재분배 층(409)(예로서, eWLB RDL)을 통해 칩의 활성 면(예로서, 온-칩 상호접속 BEOL)에(도 9의 좌측 관통 비아(412c) 참조) 그리고 제1 반도체 칩(예로서, 로직 칩)(401)을 우회하여 인터포저(예로서, 라미네이트 인터포저)(413)에 직접(도 9의 우측 관통 비아(412c) 참조) 결합한다.
도면들과 관련하여 위에서 설명된 예들은 제1 반도체 칩의 하나의 측방 치수(예로서, 길이)만이 표준화된 칩 대 칩 인터페이스의 각각의 치수보다 작은 경우를 주로 설명한다. 그러나, 쉽게 이해하듯이, 본 명세서에서 설명되는 하나 이상의 양태는 제1 반도체 칩의 둘 이상의 측방 치수(예로서, 길이 및 폭)가 표준화된 칩 대 칩 인터페이스의 각각의 치수보다 작은 경우에 대해 동일하게 적용될 수 있다. 예를 들어, 제1 반도체 칩의 길이 및 폭 양자가 표준화된 인터페이스의 각각의 길이 및 폭보다 작은 경우, 연장 층(예로서, eWLB 팬-아웃 영역)은 오리지널 칩 영역을 증가시켜 인터페이스가 연장부를 갖는 칩에 맞게 하도록 구성될 수 있다.
연장 층 및 재분배 층은 예를 들어 eWLB 패키지들을 제조하기 위한 공지 제조 프로세스들을 이용하여 형성될 수 있다.
하나 이상의 양태에 따르면, 반도체 장치는 반도체 칩과; 반도체 칩의 경계로부터 측방으로 연장하는 연장 층과; 연장 층 및 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함할 수 있고, 재분배 층은 반도체 칩의 적어도 하나의 콘택을 인터페이스의 적어도 하나의 콘택에 전기적으로 결합하며, 인터페이스의 적어도 일부는 반도체 칩의 경계를 지나 측방으로 연장한다.
인터페이스의 적어도 하나의 콘택은 반도체 칩의 경계 밖에 적어도 부분적으로 배치될 수 있다.
재분배 층은 적어도 하나의 도전성 재료, 예를 들어 알루미늄, 구리, 알루미늄 합금 및/또는 구리 합금과 같은 적어도 하나의 금속 및/또는 금속 합금을 포함할 수 있거나, 그로서 구성될 수 있다.
재분배 층은 적어도 하나의 배선 레벨을 포함할 수 있다. 예를 들어, 재분배 층은 단일 배선 레벨(단일 레벨 RDL)을 가질 수 있다. 대안으로서, 재분배 층은 복수의 배선 레벨(다중 레벨 RDL)을 가질 수 있다.
반도체 칩의 적어도 하나의 콘택은 적어도 하나의 도전성 콘택을 포함할 수 있거나, 그것일 수 있다. 반도체 칩의 적어도 하나의 콘택은 (콘택 패드로도 지칭되는) 적어도 하나의 패드, 예를 들어 복수의 패드(콘택 패드)를 포함할 수 있거나, 그것일 수 있다.
반도체 칩은 로직 칩, 예로서 중앙 처리 유닛(CPU) 등일 수 있다.
반도체 칩은 화합물 반도체들을 포함하는 임의의 적절한 반도체 재료를 포함할 수 있거나, 그로서 구성될 수 있다. 예를 들어, 반도체 칩은 실리콘을 포함할 수 있거나, 실리콘 칩일 수 있다.
인터페이스는 표준화된 인터페이스, 예를 들어 표준화된 칩 대 칩 인터페이스일 수 있다. 표준화된 칩 대 칩 인터페이스는 표준화된 로직-메모리 인터페이스, 예를 들어 '와이드 I/O' 로직-메모리 인터페이스일 수 있다.
표준화된 인터페이스(예로서, 표준화된 칩 대 칩 인터페이스)는 표준화된 기하학적 치수들, 예로서 표준화된 길이 및/또는 폭, 및/또는 표준화된 패드 피치를 가질 수 있다. 패드 피치는 예를 들어 2개의 인접 패드의 각각의 중심 간의 거리를 지칭할 수 있다. 2개의 주축(예로서, 길이 축 및 폭 축)을 따라 직사각 어레이 내에 배열된 패드들의 경우, 패드 피치는 2개의 축에 대해 동일할 수 있거나 상이할 수 있다.
반도체 칩의 적어도 하나의 기하학적 치수는 표준화된 칩 대 칩 인터페이스의 대응하는 기하학적 치수보다 작을 수 있다.
반도체 칩은 표준화된 인터페이스(예로서, 표준화된 칩 대 칩 인터페이스)보다 작은 길이를 가질 수 있다. 즉, 반도체 칩은 표준화된 인터페이스(예로서, 표준화된 칩 대 칩 인터페이스)보다 짧을 수 있다.
연장 층은 반도체 칩과 다른 재료(또는 재료들)로 구성될 수 있다.
연장 층은 캡슐화 재료, 예를 들어 칩 캡슐화 재료를 포함할 수 있거나, 그로서 구성될 수 있다.
연장 층은 절연성 재료를 포함할 수 있거나, 그로서 구성될 수 있다.
연장 층은 플라스틱 재료, 예를 들어 성형 재료(예를 들어, 성형 화합물)를 포함할 수 있거나, 그로서 구성될 수 있다.
재분배 층은 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 적어도 하나의 콘택(예로서, 도전성 콘택)에 결합된 적어도 하나의 콘택(예로서, 도전성 콘택)을 포함할 수 있다.
재분배 층은 반도체 칩의 경계 내에 배치된 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 적어도 하나의 콘택(예로서, 도전성 콘택)에 결합된 적어도 하나의 콘택(예로서, 도전성 콘택)을 더 포함할 수 있다. 반도체 칩의 경계 내에 배치된 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 적어도 하나의 콘택(예로서, 도전성 콘택)은 약 5㎛ 이상, 예를 들어 약 10㎛ 이상인 경계로부터의 거리를 가질 수 있다.
인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 하나 이상의 콘택(예로서, 도전성 콘택)은 패드, 예로서 금속 패드로서 구성될 수 있다.
재분배 층의 하나 이상의 콘택(예로서, 도전성 콘택)은 패드, 예로서 금속 패드로서 구성될 수 있다.
재분배 층의 패드 또는 패드들은 재분배 층의 최상부 배선 레벨에 배치될 수 있다.
반도체 칩은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)보다 작은 패드 피치를 가질 수 있다. 즉, 반도체 칩의 패드들은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 패드들보다 작은 피치(거리)로 배열될 수 있다.
재분배 층은 반도체 칩의 제1 면 위에 그리고/또는 제1 면에 대향하는 반도체 칩의 제2 면 위에 배치될 수 있다. 예를 들어, 재분배 층의 제1 부분이 반도체 칩의 제1 면 위에 배치될 수 있고, 재분배 층의 제2 부분이 반도체 칩의 제2 면 위에 배치될 수 있다.
제1 면은 반도체 칩의 배면일 수 있고, 제2 면은 반도체 칩의 전면일 수 있다. 칩의(예를 들어, 반도체 칩의) 전면은 칩의 활성 면(또는 활성 영역에 근접한 면)일 수 있는 반면, 칩의(예로서, 반도체 칩의) 배면은 칩(예로서, 반도체 칩)의 활성 면에 대향하는 면(또는 활성 영역으로부터 먼 면)일 수 있다.
반도체 칩의 전면(예로서, 활성 면)은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)에 반대로 면할 수 있다. 대안으로서, 반도체 칩의 전면(예로서, 활성 면)은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)에 면할 수 있다.
반도체 칩은 제1 면(예로서, 배면)으로부터 반도체 칩의 적어도 하나의 콘택(예로서, 도전성 콘택(예로서, 패드))에 전기적으로 결합될 수 있는 반도체 칩의 제2 면(예로서, 전면)으로 연장하는 적어도 하나의 관통 비아, 예로서 복수의 관통 비아, 예로서 하나 이상의 관통 실리콘 비아(TSV)를 포함할 수 있다. 관통 비아(들), 예로서 TSV(들)는 예를 들어 약 10㎛ 이하의 직경, 예로서 약 2㎛ 내지 약 10㎛ 범위 내의 직경, 예로서 약 5㎛ 이하의 직경, 예로서 약 2㎛ 내지 약 5㎛ 범위 내의 직경을 가질 수 있지만, 다른 값들도 가능할 수 있다.
연장 층은 반도체 칩과 재분배 층 사이에 반도체 칩의 제1 면(예로서, 배면) 위에 배치될 수 있다.
연장 층은 반도체 칩의 적어도 하나의 콘택(예로서, 도전성 콘택)을 재분배 층에(예를 들어, 재분배 층의 적어도 하나의 패드에) 전기적으로 결합하는 적어도 하나의 관통 비아(예로서, 관통 캡슐화 비아(TEV), 예로서 관통 성형 비아(TMV)), 예로서 반도체 칩의 복수의 콘택(예로서, 도전성 콘택)을 재분배 층에(예를 들어, 재분배 층의 복수의 패드에) 전기적으로 결합하는 복수의 관통 비아(예로서, TEV, 예로서 TMV)를 포함할 수 있다.
관통 비아(들)는 예를 들어 약 50㎛ 내지 약 100㎛ 범위 내의 직경, 예로서 약 50㎛의 직경을 가질 수 있지만, 다른 값들도 가능할 수 있다.
재분배 층은 반도체 칩의 제1 면(예로서, 배면) 위에 배치된 제1 부분 및 제1 면에 대향하는 반도체 칩의 제2 면(예로서, 전면) 위에 배치된 제2 부분을 포함할 수 있다.
재분배 층의 제1 부분은 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)의 적어도 하나의 콘택(예로서, 도전성 콘택)에 결합될 적어도 하나의 콘택(예로서, 도전성 콘택)을 포함할 수 있으며, 연장 층은 재분배 층의 제1 부분을 재분배 층의 제2 부분에 전기적으로 결합하는 적어도 하나의 관통 비아(예로서, 관통 캡슐화 비아(TEV), 예로서 관통 성형 비아(TMV))를 포함할 수 있다.
반도체 칩은 반도체 칩의 제2 면(예로서, 전면) 위에 배치되고 재분배 층의 제2 부분에 전기적으로 결합되는 적어도 하나의 콘택(예로서, 도전성 콘택)을 포함할 수 있다.
반도체 칩의 제2 면(예로서, 전면)은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)에 반대로 면할 수 있다.
반도체 칩의 제2 면(예로서, 전면) 및 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)는 반도체 장치의 대향 면들에 배치될 수 있다.
연장 층은 반도체 칩의 적어도 하나의 측면으로부터 연장할 수 있다.
연장 층은 반도체 칩의 적어도 4개의 면으로부터, 예를 들어 반도체 칩의 적어도 모든 측면들로부터 연장할 수 있다.
연장 층의 일부는 반도체 칩의 제1 면(예로서, 배면) 위에 배치될 수 있다.
연장 층의 일부는 반도체 칩의 제2 면(예로서, 전면) 위에 배치될 수 있다.
연장 층은 반도체 칩을 적어도 부분적으로 캡슐화할 수 있다.
예를 들어, 연장 층은 반도체 칩을 측방으로 둘러쌀 수 있으며, 반도체 칩의 배면 위에 그리고/또는 전면 위에 배치될 수 있다.
반도체 칩은 제1 반도체 칩일 수 있고, 반도체 장치는 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)를 구비하고 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)를 통해 제1 반도체 칩에 전기적으로 결합되는 제2 반도체 칩을 더 포함할 수 있다.
제2 반도체 칩은 화합물 반도체들을 포함하는 임의의 적절한 반도체 재료를 포함할 수 있거나, 그로서 구성될 수 있다. 예를 들어, 제2 반도체 칩은 실리콘을 포함할 수 있거나, 실리콘 칩일 수 있다.
제2 반도체 칩은 재분배 층 위에 배치될 수 있으며, 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)를 따라 배열된 제2 반도체 칩의 하나 이상의 콘택(예로서, 도전성 콘택)은 인터페이스(예로서, 표준화된 인터페이스, 예로서 표준화된 칩 대 칩 인터페이스)를 따라 배열된 재분배 층의 하나 이상의 콘택(예로서, 도전성 콘택)에 전기적으로 결합될 수 있다.
제2 반도체 칩은 메모리 칩, 예로서 DRAM(동적 랜덤 액세스 메모리) 칩, 대안으로서 임의의 다른 타입의 (휘발성 또는 비휘발성) 메모리 칩일 수 있다. 제1 반도체 칩은 로직 칩(예로서, CPU 등)일 수 있고, 제2 반도체 칩은 메모리 칩(예로서, DRAM 칩 또는 임의의 다른 타입의 메모리 칩)일 수 있다.
반도체 장치는 제1 반도체 칩에 반대로 면하는 제2 반도체 칩의 면 위에 배치되고 제2 반도체 칩에 전기적으로 결합되는 적어도 하나의 추가적인 반도체 칩을 더 포함할 수 있다.
적어도 하나의 추가적인 반도체 칩은 메모리 칩(예로서, DRAM 칩 또는 임의의 다른 타입의 메모리 칩)일 수 있다.
반도체 장치는 예를 들어 로직 칩(예로서, CPU 등)일 수 있는 제1 반도체 칩, 및 서로 위에 적층되어 재분배 층 위에 배치되고, 표준화된 칩 대 칩 인터페이스(예로서, 로직 대 메모리 인터페이스)를 통해 제1 반도체 칩(예로서, 로직 칩)에 전기적으로 결합되는 복수의 칩(예로서, 메모리 칩, 예로서 DRAM 칩 또는 다른 타입의 메모리 칩)을 포함하는 삼차원(3D) 칩 스택으로서 구성될 수 있다.
반도체 장치는 제2 반도체 칩에 반대로 면하는 제1 반도체 칩의 면 위에 배치되고 제1 반도체 칩에 전기적으로 결합되는 인터포저를 더 포함할 수 있다.
인터포저는 제1 반도체 칩의 제2 면(예로서, 전면) 위에 배치될 수 있다.
인터포저는 전기 절연성 재료를 포함할 수 있다.
인터포저는 라미네이트 재료 또는 라미네이트를 포함할 수 있거나, 그로서 구성될 수 있다.
인터포저는 인쇄 회로 보드(PCB)를 포함할 수 있거나, 그로서 구성될 수 있다.
인터포저는 적어도 하나의 상호접속 레벨을 포함할 수 있다.
인터포저는 복수의 상호접속 레벨을 포함할 수 있다.
인터포저는 실리콘 인터포저일 수 있다.
인터포저는 유리 인터포저일 수 있다.
반도체 장치는 인터포저와 제1 반도체 칩 사이에 배치되고 인터포저를 제1 반도체 칩에 전기적으로 결합하는 적어도 하나의 전기 커넥터를 더 포함할 수 있다.
적어도 하나의 전기 커넥터는 복수의 솔더 범프를 포함할 수 있다.
적어도 하나의 전기 커넥터는 복수의 금속 기둥(예로서, 구리 기둥)을 포함할 수 있다.
반도체 장치는 제1 반도체 칩에 반대로 면하는 인터포저의 면 위에 배치된 볼 그리드 어레이를 더 포함할 수 있다.
하나 이상의 양태에 따르면, 반도체 장치는 표준화된 기하학적 치수들을 갖는 인터페이스(예로서, 칩 대 칩 인터페이스)를 구비하는 제2 반도체 칩에 전기적으로 결합될 적어도 하나의 콘택(예로서, 도전성 콘택)을 구비하는 제1 반도체 칩과 - 적어도 하나의 방향에 따른 제1 반도체 칩의 측방 치수는 적어도 하나의 방향에 따른 인터페이스(예로서, 칩 대 칩 인터페이스)의 측방 치수보다 작음 -; 적어도 하나의 방향을 따라 제1 반도체 칩의 적어도 일면으로부터 측방으로 연장하는 연장 층과 - 적어도 하나의 방향에 따른 제1 반도체 칩과 연장 층의 결합된 측방 치수는 적어도 하나의 방향을 따른 인터페이스(예로서, 칩 대 칩 인터페이스)의 측방 치수 이상임 -; 연장 층 및 제1 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함할 수 있으며, 재분배 층은 제1 반도체 칩의 적어도 하나의 콘택(예로서, 도전성 콘택)을 제1 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 인터페이스(예로서, 칩 대 칩 인터페이스)의 적어도 하나의 콘택(예로서, 도전성 콘택)에 전기적으로 결합할 수 있다.
반도체 장치는 표준화된 기하학적 치수들을 갖는 인터페이스(예로서, 칩 대 칩 인터페이스)를 구비하는 제2 반도체 칩을 더 포함할 수 있고, 제2 반도체 칩은 인터페이스(예로서, 칩 대 칩 인터페이스)를 통해 제1 반도체 칩에 전기적으로 결합된다.
인터페이스(예로서, 칩 대 칩 인터페이스)는 복수의 콘택(예로서, 도전성 콘택)을 포함할 수 있으며, 복수의 콘택(예로서, 도전성 콘택) 중 적어도 하나의 콘택(예로서, 도전성 콘택)은 제1 반도체 칩의 경계 밖에 적어도 부분적으로 배치된다.
제1 반도체 칩은 로직 칩(예로서, CPU 등)일 수 있으며, 제2 반도체 칩은 메모리 칩(예로서, DRAM 칩 또는 임의의 다른 타입의 메모리 칩)일 수 있다.
하나 이상의 양태에 따르면, 반도체 장치는 제1 복수의 콘택(예로서, 도전성 콘택)을 구비하는 제1 반도체 칩과; 제1 반도체 칩의 측방 경계로부터 연장하는 연장 층과; 연장 층 및 제1 반도체 칩 위에 배치되고, 제1 복수의 콘택(예로서, 도전성 콘택)에 전기적으로 결합된 제2 복수의 콘택(예로서, 도전성 콘택)을 구비하는 재분배 층을 포함할 수 있으며, 제2 복수의 콘택(예로서, 도전성 콘택) 중 적어도 하나의 콘택(예로서, 도전성 콘택)은 제1 반도체 칩의 측방 경계 밖에 적어도 부분적으로 배치되고, 제2 복수의 콘택(예로서, 도전성 콘택)은 사전 결정된 인터페이스 표준(예로서, 칩 대 칩 인터페이스 표준)에 따라 배열된다.
반도체 장치는 사전 결정된 인터페이스 표준(예로서, 칩 대 칩 인터페이스 표준)에 따라 배열된 제3 복수의 콘택(예로서, 도전성 콘택)을 구비하는 제2 반도체 칩을 더 포함할 수 있으며, 제3 복수의 콘택(예로서, 도전성 콘택)은 제2 복수의 콘택(예로서, 도전성 콘택)과 접촉한다.
제1 반도체 칩은 로직 칩일 수 있고, 제2 반도체 칩은 메모리 칩일 수 있으며, 사전 결정된 인터페이스 표준(예로서, 칩 대 칩 인터페이스 표준)은 로직-메모리 인터페이스 표준이다.
연장 층은 제1 복수의 콘택(예로서, 도전성 콘택) 중 적어도 하나의 콘택(예로서, 도전성 콘택을 제2 복수의 콘택(예로서, 도전성 콘택) 중 적어도 하나의 콘택(예로서, 도전성 콘택)에 전기적으로 결합하는 적어도 하나의 관통 비아를 포함할 수 있다.
하나 이상의 양태에 따르면, 반도체 장치는 표준화된 칩 대 칩 인터페이스를 통해 제2 반도체 칩에 전기적으로 결합될 제1 반도체 칩과 - 표준화된 칩 대 칩 인터페이스의 적어도 일부는 제1 반도체 칩의 경계를 지나 측방으로 연장함 -; 제1 반도체 칩의 경계로부터 측방으로 연장하는 연장 층과; 연장 층 및 제1 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함할 수 있으며, 재분배 층은 제1 반도체 칩의 적어도 하나의 도전성 콘택을 제1 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 표준화된 칩 대 칩 인터페이스의 적어도 하나의 도전성 콘택에 전기적으로 결합하도록 구성된다.
하나 이상의 양태에 따르면, 반도체 장치는 표준화된 기하학적 치수들을 갖는 칩 대 칩 인터페이스를 구비하는 제2 반도체 칩에 전기적으로 결합될 적어도 하나의 도전성 콘택을 구비하는 제1 반도체 칩과 - 적어도 하나의 방향에 따른 제1 반도체 칩의 측방 치수는 적어도 하나의 방향에 따른 칩 대 칩 인터페이스의 측방 치수보다 작음 -; 적어도 하나의 방향을 따라 제1 반도체 칩의 적어도 일면으로부터 측방으로 연장하는 연장 층과 - 적어도 하나의 방향에 따른 제1 반도체 칩과 연장 층의 결합된 측방 치수는 적어도 하나의 방향에 따른 칩 대 칩 인터페이스의 측방 치수 이상임 -; 연장 층 및 제1 반도체 칩의 적어도 일면 위에 배치된 재분배 층을 포함할 수 있으며, 재분배 층은 제1 반도체 칩의 적어도 하나의 도전성 콘택을 제1 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 칩 대 칩 인터페이스의 적어도 하나의 도전성 콘택으로 리라우팅하도록 구성된다.
하나 이상의 양태에서, 반도체 장치는 제1 복수의 도전성 콘택을 구비하는 제1 반도체 칩과; 제1 반도체 칩의 측방 경계로부터 연장하는 연장 층과; 연장 층 및 제1 반도체 칩 위에 배치되고, 제1 복수의 도전성 콘택에 전기적으로 결합된 제2 복수의 도전성 콘택을 구비하는 재분배 층을 포함할 수 있으며, 제2 복수의 도전성 콘택 중 적어도 하나의 도전성 콘택은 제1 반도체 칩의 측방 경계 밖에 적어도 부분적으로 배치되고, 제2 복수의 도전성 콘택은 사전 결정된 칩 대 칩 인터페이스 표준에 따라 배열된다.
본 발명은 특정 양태들과 관련하여 구체적으로 도시되고 설명되었지만, 이 분야의 기술자들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않으면서 그 안에서 형태 및 상세에 있어서 다양한 변경들이 이루어질 수 있다는 것을 이해해야 한다. 따라서, 본 발명의 범위는 첨부된 청구항들에 의해 지시되며, 따라서 청구항들의 균등물의 의미 및 범위 내에 속하는 모든 변경들을 포함하는 것을 의도한다.

Claims (27)

  1. 반도체 장치로서,
    반도체 칩과,
    상기 반도체 칩의 경계로부터 측방으로 연장하는 연장 층과,
    상기 연장 층 및 상기 반도체 칩의 적어도 하나의 면 위에 배치된 재분배 층 - 상기 재분배 층은 상기 반도체 칩의 적어도 하나의 콘택을 인터페이스의 적어도 하나의 콘택에 전기적으로 결합하며, 상기 인터페이스의 적어도 일부분은 상기 반도체 칩의 상기 경계를 지나 측방으로 연장함 - 을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 인터페이스의 상기 적어도 하나의 콘택은 상기 반도체 칩의 상기 경계 밖에 적어도 부분적으로 배치되는
    반도체 장치.
  3. 제1항에 있어서,
    상기 인터페이스는 표준화된 인터페이스인
    반도체 장치.
  4. 제3항에 있어서,
    상기 표준화된 인터페이스는 표준화된 칩 대 칩 인터페이스인
    반도체 장치.
  5. 제3항에 있어서,
    상기 표준화된 인터페이스는 표준화된 기하학적 치수(standardized geometric dimensions)를 포함하는
    반도체 장치.
  6. 제3항에 있어서,
    상기 반도체 칩의 길이는 상기 표준화된 인터페이스의 길이보다 작은
    반도체 장치.
  7. 제1항에 있어서,
    상기 연장 층은 상기 반도체 칩과 다른 재료로 구성되는
    반도체 장치.
  8. 제2항에 있어서,
    상기 재분배 층은 상기 반도체 칩의 상기 경계 밖에 적어도 부분적으로 배치된 상기 인터페이스의 상기 적어도 하나의 콘택에 결합된 적어도 하나의 콘택을 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    상기 재분배 층은 상기 반도체 칩의 상기 경계 내에 배치된 상기 인터페이스의 적어도 하나의 콘택에 결합된 적어도 하나의 콘택을 더 포함하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 재분배 층은 상기 반도체 칩의 배면 위에 배치되는
    반도체 장치.
  11. 제10항에 있어서,
    상기 연장 층은 상기 반도체 칩과 상기 재분배 층 사이에서 상기 반도체 칩의 상기 배면 위에 배치되는
    반도체 장치.
  12. 제11항에 있어서,
    상기 연장 층은 상기 반도체 칩의 적어도 하나의 콘택을 상기 재분배 층에 전기적으로 결합하는 적어도 하나의 관통 비아를 포함하는
    반도체 장치.
  13. 제1항에 있어서,
    상기 재분배 층은 상기 반도체 칩의 제1 면 위에 배치된 제1 부분 및 상기 제1 면에 대향하는 상기 반도체 칩의 제2 면 위에 배치된 제2 부분을 포함하는
    반도체 장치.
  14. 제13항에 있어서,
    상기 재분배 층의 상기 제1 부분은 상기 반도체 칩의 상기 경계 밖에 적어도 부분적으로 배치된 상기 인터페이스의 상기 적어도 하나의 콘택에 결합된 적어도 하나의 콘택을 포함하고,
    상기 연장 층은 상기 재분배 층의 상기 제1 부분을 상기 재분배 층의 상기 제2 부분에 전기적으로 결합하는 적어도 하나의 관통 비아를 포함하는
    반도체 장치.
  15. 제14항에 있어서,
    상기 반도체 칩은 상기 반도체 칩의 상기 제2 면 위에 배치되고 상기 재분배 층의 상기 제2 부분에 전기적으로 결합되는 적어도 하나의 콘택을 포함하는
    반도체 장치.
  16. 제15항에 있어서,
    상기 제1 면은 상기 반도체 칩의 배면이고 상기 제2 면은 상기 반도체 칩의 전면인
    반도체 장치.
  17. 제1항에 있어서,
    상기 연장 층은 상기 반도체 칩을 적어도 부분적으로 캡슐화하는
    반도체 장치.
  18. 제1항에 있어서,
    상기 반도체 칩은 제1 반도체 칩이고, 상기 반도체 장치는 상기 인터페이스를 구비하는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 인터페이스를 통해 상기 제1 반도체 칩에 전기적으로 결합되는
    반도체 장치.
  19. 제18항에 있어서,
    상기 제1 반도체 칩은 로직 칩이고 상기 제2 반도체 칩은 메모리 칩인
    반도체 장치.
  20. 제18항에 있어서,
    상기 제1 반도체 칩으로부터 이격되어 마주하는 상기 제2 반도체 칩의 면 위에 배치되고 상기 제2 반도체 칩에 전기적으로 결합되는 적어도 하나의 추가적인 반도체 칩을 더 포함하는
    반도체 장치.
  21. 반도체 장치로서,
    표준화된 기하학적 치수를 갖는 인터페이스를 구비하는 제2 반도체 칩에 전기적으로 결합될 적어도 하나의 콘택을 구비하는 제1 반도체 칩 - 적어도 하나의 방향에 따른 상기 제1 반도체 칩의 측방 치수는 상기 적어도 하나의 방향에 따른 상기 인터페이스의 측방 치수보다 작음 - 과,
    상기 적어도 하나의 방향을 따라 상기 제1 반도체 칩의 적어도 하나의 면으로부터 측방으로 연장하는 연장 층 - 상기 적어도 하나의 방향에 따른 상기 제1 반도체 칩 및 상기 연장 층의 결합된 측방 치수는 상기 적어도 하나의 방향을 따른 상기 인터페이스의 상기 측방 치수 이상임 - 과,
    상기 연장 층 및 상기 제1 반도체 칩의 적어도 하나의 면 위에 배치된 재분배 층 - 상기 재분배 층은 상기 제1 반도체 칩의 상기 적어도 하나의 콘택을 상기 제1 반도체 칩의 경계 밖에 적어도 부분적으로 배치된 상기 인터페이스의 적어도 하나의 콘택에 전기적으로 결합함 - 을 포함하는
    반도체 장치.
  22. 제21항에 있어서,
    표준화된 기하학적 치수를 갖는 인터페이스를 구비하는 제2 반도체 칩을 더 포함하고 상기 제2 반도체 칩은 상기 인터페이스를 통해 상기 제1 반도체 칩에 전기적으로 결합되는
    반도체 장치.
  23. 제22항에 있어서,
    상기 제1 반도체 칩은 로직 칩이고 상기 제2 반도체 칩은 메모리 칩인
    반도체 장치.
  24. 반도체 장치로서,
    제1 복수의 콘택을 구비하는 제1 반도체 칩과,
    상기 제1 반도체 칩의 측방 경계로부터 연장하는 연장 층과,
    상기 연장 층 및 상기 제1 반도체 칩 위에 배치되고 상기 제1 복수의 콘택에 전기적으로 결합된 제2 복수의 콘택을 구비하는 재분배 층을 포함하고,
    상기 제2 복수의 콘택 중 적어도 하나의 콘택은 상기 제1 반도체 칩의 상기 측방 경계 밖에 적어도 부분적으로 배치되고,
    상기 제2 복수의 콘택은 사전 결정된 인터페이스 표준에 따라 배열되는
    반도체 장치.
  25. 제24항에 있어서,
    상기 사전 결정된 인터페이스 표준에 따라 배열된 제3 복수의 콘택을 구비하는 제2 반도체 칩을 더 포함하고,
    상기 제3 복수의 콘택은 상기 제2 복수의 콘택과 접촉하는
    반도체 장치.
  26. 제25항에 있어서,
    상기 제1 반도체 칩은 로직 칩이고 상기 제2 반도체 칩은 메모리 칩이고,
    상기 사전 결정된 인터페이스 표준은 로직-메모리 인터페이스 표준인
    반도체 장치.
  27. 제26항에 있어서,
    상기 연장 층은 상기 제1 복수의 콘택 중 적어도 하나의 콘택을 상기 제2 복수의 콘택 중 적어도 하나의 콘택에 전기적으로 결합하는 적어도 하나의 관통 비아를 포함하는
    반도체 장치.
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