KR20180055566A - 관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법 - Google Patents

관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20180055566A
KR20180055566A KR1020160153526A KR20160153526A KR20180055566A KR 20180055566 A KR20180055566 A KR 20180055566A KR 1020160153526 A KR1020160153526 A KR 1020160153526A KR 20160153526 A KR20160153526 A KR 20160153526A KR 20180055566 A KR20180055566 A KR 20180055566A
Authority
KR
South Korea
Prior art keywords
semiconductor die
interconnects
vias
semiconductor
die
Prior art date
Application number
KR1020160153526A
Other languages
English (en)
Other versions
KR102624199B1 (ko
Inventor
정연승
박진우
홍주완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160153526A priority Critical patent/KR102624199B1/ko
Priority to US15/597,484 priority patent/US9941253B1/en
Priority to CN201710569111.8A priority patent/CN108074912B/zh
Publication of KR20180055566A publication Critical patent/KR20180055566A/ko
Application granted granted Critical
Publication of KR102624199B1 publication Critical patent/KR102624199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

패키지 기판과 제3인터커넥트(interconnect)들에 의해 접속된 제2반도체 다이(semiconductor die)와, 패키지 기판과 제1인터커넥트들에 의해 접속되고, 제2반도체 다이의 에지 영역(edge region)에 오버랩(overlap)된 에지 영역이 제2인터커넥트들에 의해 접속된 제1반도체 다이, 및 제2반도체 다이 상에 적층된 제3반도체 다이를 포함하고, 제2 및 제1인터커넥트들은 서로 다른 길이를 가지는 반도체 패키지 및 제조 방법을 제시한다.

Description

관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법{Semiconductor package including TSV interconnects and methods for manufacturing the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히 관통 실리콘 비아(TSV: Through Silicon Via) 기술을 적용한 반도체 패키지 및 제조 방법에 관한 것이다.
복수의 반도체 소자(semiconductor device)들을 하나의 패키지 구조 내에 통합하여, 하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터(data) 처리, 다기능 동작을 수행할 수 있도록 하는 시도들이 제시되고 있다. 이러한 통합된 반도체 패키지 구조로서 시스템 인 패키지 (SIP: System In Package) 기술이 주목되고 있다. 마이크로-프로세서 다이(micro-processor die)와 메모리 다이(memory die)들을 인터포저 인터커넥트(interposer interconnect) 기술을 이용하여 시스템 인 패키지로 구성하는 기술이 시도되고 있다. 또한, 복수의 메모리 다이들을 관통 실리콘 비아(TSV) 기술을 이용하여 수직 적층(stacking)으로 빌딩(building)하여 대용량 메모리를 구현하고자 시도되고 있다.
본 출원은 관통 실리콘 비아 인터커네트(TSV interconnect) 기술 및 칩들간 본딩(chip to chip bonding) 기술을 적용하여 인터포저 인터커넥트없이 시스템 인 패키지(SIP) 구조를 구현한 반도체 패키지를 제시하고자 한다.
본 출원은 관통 실리콘 비아 인터커네트(TSV interconnect) 기술 및 칩들간 본딩(chip to chip bonding) 기술을 적용하여 인터포저 인터커넥트없이 시스템 인 패키지(SIP) 구조를 구현한 반도체 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판과 제3인터커넥트(interconnect)들에 의해 접속된 제2반도체 다이(semiconductor die); 상기 패키지 기판과 제1인터커넥트들에 의해 접속되고, 상기 제2반도체 다이의 에지 영역(edge region)에 오버랩(overlap)된 에지 영역이 제2인터커넥트들에 의해 접속된 제1반도체 다이; 및 상기 제2반도체 다이 상에 적층된 제3반도체 다이를 포함하고, 상기 제2 및 제1인터커넥트들은 서로 다른 길이를 가지는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판에 제2반도체 다이(semiconductor die)를 제3인터커넥트(interconnect)들로 접속시키는 단계; 상기 패키지 기판에 제1반도체 다이를 제1인터커넥트들로 접속시키며, 상기 제2반도체 다이의 에지 영역(edge region)에 상기 제1반도체 다이의 에지 영역을 제2인터커넥트들로 접속시키는 단계; 및 상기 제2반도체 다이 상에 제3반도체 다이를 적층시키는 단계를 포함하고, 상기 제2 및 제1인터커넥트들은 서로 다른 길이를 가지는 반도체 패키지 제조 방법을 제시한다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 도 1의 "A" 부분을 확대 도시한 도면이다.
도 3은 도 1의 제1반도체 다이(die)의 제1 및 제2인터커넥트(interconnect)를 보여주는 단면도이다.
도 4는 도 1의 제2반도체 다이 및 제3반도체 다이를 보여주는 평면도이다.
도 5 내지 도 9는 일 예에 따른 반도체 패키지를 제조하는 과정을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원은 인터포저 인터커넥트를 사용하지 않으며 시스템 인 패키지 구조로 구성된 반도체 패키지 구조를 제시한다. 반도체 패키지는 서로 다른 기능을 수행하도록 제작된 복수의 반도체 다이들이 하나의 패키지 형태로 조립된 형태를 가질 수 있다. 반도체 다이는 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태의 반도체 소자를 포함할 수 있다. 경우에 따라, 반도체 다이는 전자 회로가 집적된 반도체 소자가 패키징(packaging)된 형태를 지칭할 수도 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 단면 형상을 개략적으로 보여준다. 도 2는 도 1의 "A" 부분을 확대 도시한 도면이다. 도 3은 도 1의 제1반도체 다이(200)를 개략적으로 보여주고, 도 4는 도 1의 제2반도체 다이(300) 및 제3반도체 다이(400)를 보여준다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100) 상에 마운팅(mounting)된 제1반도체 다이(200)를 포함하여 구성될 수 있다. 패키지 기판(100) 상에 제2반도체 다이(300)이 배치되고, 제2반도체 다이(300) 상에 제3반도체 다이(400)가 수직하게 적층될 수 있다. 경우에 따라(optionally), 제3반도체 다이(400) 상에 제4반도체 다이(500)가 수직하게 더 적층되거나 또는 제4반도체 다이(500) 상에 제5반도체 다이(600)가 더 적층될 수 있다. 제2반도체 다이(300) 내지 제5반도체 다이(600)들은 다이 제1빌딩(dies building: 701)을 제1반도체 다이(200)의 일측에 이룰 수 있다. 제1반도체 다이(200)의 반대측에는 다이 제2빌딩(702)이 다이 제1빌딩(701)과 대칭된 형태로 세워질 수 있다. 다이 제2빌딩(702)은 또 다른 제2 내지 제5반도체 다이들이 실질적으로 수직하게 적층되어 형성될 수 있다. 제2반도체 다이(300) 내지 제5반도체 다이(600)들은 관통 실리콘 비아(TSV) 인터커넥트 기술을 이용하여 상호 간에 전기적으로 접속될 수 있다.
제1반도체 다이(200) 내지 제5반도체 다이(600)들은 시스템 인 패키지(SIP)로 반도체 패키지(10)를 구성할 수 있다. 제1반도체 다이(200)는 로직 칩(logic chip)일 수 있고, 다이 제1빌딩(701)이나 다이 제2빌딩(702)은 로직 칩과 데이터(data)를 교환할 메모리 장치로 구비될 수 있다. 제1반도체 다이(200)는 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 디지털 신호 처리 코어(digital signal processing core) 또는 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다. 제1반도체 다이(200)는 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)일 수 있다. 제1반도체 다이(200)는 시스템 온 칩(SoC: System on Chip) 형태를 가질 수 있다.
다이 제1빌딩(701) 및 다이 제2빌딩(702)은 메모리 장치로 구비될 수 있다. 다이 제1빌딩(701)은 제1반도체 다이(200)와 광대역으로 메모리 인터페이싱(memory interfacing)이 가능한 광대역 메모리(HBM: High Bandwidth Memory) 장치로 구비될 수 있다. 예컨대, 제2반도체 다이(300) 내지 제5반도체 다이(600)들은 각각 메모리 셀(memory cell)들이 집적된 메모리 셀 영역(302, 402, 502, 602)들을 구비하는 메모리 반도체 다이로 구비될 수 있다. 제2반도체 다이(300) 내지 제5반도체 다이(600)들은 메모리 셀을 디램(DRAM) 소자로 구비한 디램 반도체 다이 형태를 가질 수 있다. 셀 영역(302, 402, 502, 602)들에 제1반도체 다이(100)에 제공될 데이터(data)들 또는 제1반도체 다이(100)로부터 제공되는 데이터들이 저장될 수 있다.
다른 일 예에서, 다이 제1빌딩(701)의 제2반도체 다이(300)는 메모리 셀 영역(302)이 배제된 베이스 다이(base die) 또는 마스터 다이(master die)로 구비될 수 있다. 마스터 다이는 제1반도체 다이(200)의 제1인터페이스 영역(interface region: 201)과 인터페이싱하는 제2인터페이스 영역(301)과, TSV 인터커넥트 구조들이 배치되는 관통 실리콘 비아 영역(TSV area: 303)을 포함하고, 또한, 다이렉트 억세스 영역(Direct Access area; 304)를 포함하도록 구비될 수 있다. 제2반도체 다이(300)는 이후에 보다 구체적으로 설명한다.
도 1 및 도 2를 참조하면, 제2반도체 다이(300)는 제1반도체 다이(200)의 제1인터페이스 영역(interface region: 201)과 인터페이싱하는 제2인터페이스 영역(301)을 구비할 수 있다. 제1인터페이스 영역(201)은 다이 제1빌딩(701) 및 다이 제2빌딩(702)을 제어하고 데이터를 교환하기 위해 제1반도체 다이(200)에 구비될 수 있다. 제2반도체 다이(200)의 에지 영역(edge region: 223)에 제1반도체 다이(300)의 에지 영역(323)이 서로 상하로 이격되며 오버랩(overlap)되도록 제1 및 제2반도체 다이들(200, 300)이 배치될 수 있다.
이에 따라, 오버랩된 제1반도체 다이(200)의 에지 영역(223)에 제1인터페이스 영역(201)이 위치하고, 오버랩된 제2반도체 다이(300)의 에지 영역(323)에 제2인터페이스 영역(301)이 위치할 수 있다. 제1반도체 다이(200)의 제1인터페이스 영역(201)과 제2반도체 다이(300)의 에지 영역(323)이 실질적으로 상호 수직하게 오버랩되도록 위치하므로, 제1인터페이스 영역(201)과 제2인터페이스 영역(301) 사이의 물리적인 거리를 상대적으로 짧게 유도될 수 있다. 이에 따라, 제1인터페이스 영역(201)과 제2인터페이스 영역(301) 사이의 데이터 교환 거리 또는 신호 경로 거리는 상대적으로 짧게 유도될 수 있다. 따라서, 제1반도체 다이(200)와 제2반도체 다이(300)는 보다 빠른 속도로 신호 교환 또는 데이터 교환이 가능하다.
제1인터페이스 영역(201)은 제2반도체 다이(300)와 데이터 교환, 예컨대 메모리 인터페이싱을 위한 회로 구조, 예컨대, 물리계층(PHY: PHYsical layer)을 포함할 수 있다. 또한, 제2인터페이스 영역(301)은 제1반도체 다이(200)와 데이터 교환, 예컨대 메모리 인터페이싱을 위한 회로 구조, 예컨대, 물리계층(PHY)을 포함할 수 있다. 제2인터페이스 영역(301)은 제2반도체 다이(300)에 집적된 셀 영역(302)과 제3반도체 다이(300) 내지 제5반도체 다이(500)들 각각에 집적된 셀 영역들(402, 502, 602)의 데이터(data)를 제1반도체 다이(200)와 교환하기 위해서 제2반도체 다이(300)에 구비될 수 있다. 제3반도체 다이(400) 내지 제5반도체 다이(600)들은 제2반도체 다이(300)에 구비된 제1인터페이스 영역(301)을 통해서 제1반도체 다이(200)와 데이터를 교환하므로, 제2반도체 다이(300)는 제3 내지 제5반도체 다이들(400, 500, 600)을 슬레이브 다이(slave die)들로 제어하는 마스터 다이(master die)로 구비될 수 있다.
도 1과 함께 도 3을 참조하면, 패키지 기판(100)의 제1표면(101)에 마주보는 제1반도체 다이(200)의 제1표면(220)에 전기적인 접속을 위한 범프(bump) 형태의 제1인터커넥트(interconnect: 210)들 및 제2인터커넥트(230)들이 구비될 수 있다. 제1반도체 다이(200)의 제1표면(220)은 집적 회로들이 배치된 액티브면(active surface)일 수 있다.
제1인터커넥트(210)들과 및 제2인터커넥트(230)들은 서로 다른 높이를 가질 수 있다. 제1인터커넥트(210)들은 패키지 기판(100)과 제1반도체 다이(200)를 상호 접속시키는 연결 부재로 도입될 수 있다. 제2인터커넥트(230)들은 반도체 제2다이(300)와 제1반도체 다이(200)를 상호 접속시키는 연결 부재로 도입될 수 있다. 제1인터커넥트(210)들은 패키지 기판(100)의 제1표면(101)에 접속되도록 상대적으로 긴 제1길이(H1) 또는 높은 높이를 가지는 높은 범프(tall bump)로 이루어질 수 있다.
제2인터커넥트(230)들은 제1인터커넥트(210)들에 비해 낮은 높이 또는 짧은 제2길이(H2)를 가지는 범프들로 이루어질 수 있다. 제2인터커넥트(230)들은 제2반도체 다이(도 1의 300) 제2표면(320)의 에지 영역(323)에 접속되어, 제2반도체 다이(300)와 제1반도체 다이(200)를 서로 칩들간 본딩(chip to chip bonding)할 수 있다. 제2인터커넥트(230)들은 제1반도체 다이(200)의 에지 영역(223)과 제2반도체 다이(300)의 에지 영역(323)을 상하로 실질적으로 수직하게 직접 연결하도록 배치될 수 있다.
제2인터커넥트(230)들은 제1반도체 다이(200)의 제1인터페이스 영역(201)이 위치하는 제1반도체 다이(200)의 에지 영역(223)에 오버랩되도록 위치하고, 제2반도체 다이(300)의 제2인터페이스 영역(301)이 위치하는 제2반도체 다이(300)의 에지 영역(323)에 오버랩되도록 접속되므로, 제2인터커넥트(230)들은 제1반도체 다이(200)의 제1인터페이스 영역(201)과 제2반도체 다이(300)의 제2인터페이스 영역(301)을 실질적으로 수직하게 접속시키는 인터페이싱 경로를 제공할 수 있다. 제2인터커넥트(230)들에 의해서 제1반도체 다이(200)의 제1인터페이스 영역(201)과 제2반도체 다이(300)의 제2인터페이스 영역(301)은 보다 짧은 신호 경로로 연결될 수 있다.
도 3을 참조하면, 제2인터커넥트(230)들은 제1반도체 다이(200)의 양측 에지 영역(223)들에 각각 위치할 수 있고, 양측 에지 영역(223)들 사이의 중앙 영역(221)에 제1인터커넥트(210)들이 위치할 수 있다. 이에 따라, 도 1에 제시된 바와 같이, 제1인터커넥트(210)들은 패키지 기판(100)의 제1표면(101) 상에 나란히 배치된 이웃하는 두 개의 제2반도체 다이(300)들 사이의 열린 공간을 지나 패키지 기판(100)의 제1표면(101)에 본딩될 수 있다. 제1인터커넥트(210)들은 제2반도체 다이(300)의 에지 영역(323)의 측면 바깥을 이격되어 옆으로 지나가도록 연장되어, 패키지 기판(100)에 접속될 수 있다. 제1인터커넥트(210)들은 긴 제1길이(H1) 또는 높은 제1높이를 가지는 범프 형태로 구비되거나 또는 긴 길이를 위해서 도전성 포스트(post) 형상을 가지도록 구비될 수 있다.
도 1을 다시 참조하면, 제2반도체 다이(300)는 제2인터커넥트(230)들에 각각 접속되는 도전성 제1관통 비아(through via: 325)들을 구비할 수 있다. 제1관통 비아(325)들은 제1인터페이스 영역(301)에 오버랩되는 위치에 위치할 수 있다. 제1관통 비아(325)들은 제2반도체 다이(300)의 에지 영역(323)에 위치하도록 형성될 수 있다. 제1관통 비아(325)들은 제2반도체 다이(300)의 에지 영역(323)의 제1표면(320)으로부터 제2반도체 다이(300)의 내부로 향해 연장되는 TSV 형태로 구비될 수 있다. 제1관통 비아(325)들은 제2인터커넥트(230)들과 제2반도체 다이(300)의 제2인터페이스 영역(301)을 서로 접속시키는 신호 경로를 구축할 수 있다. 제1관통 비아(325)와 제2인터커넥트(230)들에 의해서, 제2인터페이스 영역(301)과 제1인터페이스 영역(201)을 상호 연결시키는 인터페이싱 경로가 이루어질 수 있다.
도 1을 참조하면, 제2반도체 다이(300)는 제3 내지 제5반도체 다이들(400, 500, 600)과의 전기적 및 신호적 연결을 위한 TSV 인터커넥트 구조를 구비할 수 있다. 제2반도체 다이(300)는 TSV 인터커넥트 구조를 이루는 제2관통 비아(305)들을 관통 실리콘 비아 영역(TSV area: 303)에 구비할 수 있다. TSV 영역(303)은 제2관통 비아(305)들이 배치되는 영역이다. 도 4에 제시된 바와 같이, 제2반도체 다이(300)는 제2인터페이스 영역(301)과, 셀 영역(302) 및 TSV 영역(303)을 포함하고, 또한, 다이렉트 억세스 영역(Direct Access area; 304)를 포함하는 마스터 다이로 구비될 수 있다. 제3반도체 다이(400)는 데이터 뱅크(data bank) 영역인 셀 영역(402)들과 제3관통 비아(405)들이 오버랩되는 TSV 영역(403)을 포함하는 슬레이브 다이(slave die)로 구비될 수 있다. 제3반도체 다이(400)의 TSV 영역(403)과 제2반도체 다이(300)의 TSV 영역(303)이 TSV 인터커넥트 구조로 상호 연결될 수 있다.
도 4에서 제시된 제2반도체 다이(300)의 셀 영역(302) 및 TSV 영역(303), 다이렉트 억세스 영역(304)들의 배치 형태는 설명의 편의를 위한 것으로 이에 한정되지 않는다. 경우에 따라(optionally), 셀 영역(302) 및 TSV 영역(303), 다이렉트 억세스 영역(304)들은 달리 배치될 수 있다. 또한, 제2반도체 다이(300)는 메모리 셀 영역(302)를 구비하지 않고, 실질적으로 슬레이브 다이들을 제어하는 마스터 다이로만 기능하도록 구비될 수 있다. 예컨대, 제2반도체 다이(300)는 셀 영역(302)이 배제되고, TSV 영역(303) 및 다이렉트 억세스 영역(304), 제2인터페이스 영역(301)을 포함하는 베이스 다이 또는 마스터 다이로 구비될 수 있다.
제3반도체 다이(400)와 마찬가지로 제4반도체 다이(도 1의 500) 또한 데이터 뱅크 영역인 셀 영역(도 1의 502)들과 관통 비아들(도 1의 505)이 오버랩되는 TSV 영역들을 포함하는 다른 하나의 슬레이브 다이로 구비될 수 있다. 제5반도체 다이(도 1의 600) 또한 셀 영역(도 1의 602)들을 포함하는 또 다른 하나의 슬레이브 다이로 구비될 수 있다.
반도체 제2다이(300)의 다이렉트 억세스 영역(DA: 304)은 패키지 기판(100)으로부터 제2 내지 제5반도체 다이들(300, 400, 500, 600)에 직접적으로 신호들이 접속할 수 있는 회로 및 배선들이 구비된 영역으로, 제2 내지 제5반도체 다이들(300, 400, 500, 600)에 직접적으로 억세스(access)하여 제2 내지 제5반도체 다이들을 테스트(test)할 수 있는 테스트 회로 등이 다이렉트 억세스 영역(DA: 304)에 구비될 수 있다.
도 1을 다시 참조하면, 제2관통 비아(305)들은 제2반도체 다이(300) 내지 제6반도체 다이(600)들을 상호 접속시키기 위해서 수백 내지 수천 개로 구비될 수 있다. 제2관통 비아(305)들은 제2반도체 다이(300)의 제1표면(320)으로부터 내부를 향해 연장된 TSV 형태를 가질 수 있다. 제2반도체 다이(300)의 제1표면(320)에 반대되는 제2표면(310)은 회로 및 배선들이 구비되는 액티브면일 수 있고, 제1표면(320)은 후면(back side)일 수 있다.
제2관통 비아(305)들 중 일부일 수 있는 제2관통 비아 제1부분(305A)과 제1관통 비아(325)을 서로 전기적 및 신호적으로 연결시켜 주는 제1재배선(RDL: ReDistributed Layer: 306A)이 제2반도체 다이(300)의 제2표면(310) 쪽에 배치될 수 있다. 제1인터페이스 영역(201)으로부터 제2인터커넥트(230) 및 제1관통 비아(325)를 경유하여 제2인터페이스 영역(301)에 전달된 신호는, 제1재배선(306A)을 통해 제2관통 비아 제1부분(305A)으로 전달될 수 있다. 제2관통 비아 제1부분(305A)는 제3반도체 다이(400) 등에 접속될 수 있으므로, 제2관통 비아 제1부분(305A)으로 전달된 신호는 제3반도체 다이(400) 등에 전달될 수 있다. 반대로, 제3반도체 다이(400) 등에 저장되어 있는 데이터는, 제2관통 비아 제1부분(305A) 및 제1재배선(306A)을 경유하여 제2인터페이스 영역(301)을 경유하여 제1인터페이스 영역(201)에 전달될 수 있다.
제2반도체 다이(300)의 제2표면(310에는 제2반도체 다이(300)와 패키지 기판(100)을 전기적으로 접속시키는 제3인터커넥트(330)들이 배치될 수 있다. 제3인터커넥트(330)들은 범프 형태를 가질 수 있다. 제3인터커넥트(330)들 중의 일부와 제2관통 비아(305)들 중 다른 일부일 수 있는 제2관통 비아 제2부분(305B)을 연결시키는 제1내부 배선(306B)이 제2반도체 다이(300)의 제2표면(310) 쪽 내부에 배치될 수 있다. 제1내부 배선(306B)은 TSV 영역(303)에 오버랩된 제3인터커넥트(330)와 제2관통 비아 제2부분(305B)을 전기적으로 연결시키도록 구비될 수 있다. 제1내부 배선(306B)에 전원 또는 그라운드(GND) 등 신호와 무관한 배선이 배정될 수 있다.
제3인터커넥트(330)들 중의 다른 일부와 제2관통 비아(305)들 중 또 다른 일부일 수 있는 제2관통 비아 제3부분(305C)을 연결시키는 제2재배선(306C)이 제2반도체 다이(300)의 제2표면(310) 쪽에 배치될 수 있다. 제2재배선(306C)은 TSV 영역(303)과 이격되어 위치하는 다른 영역, 예컨대 DA 영역(304)에 오버랩된 제3인터커넥트(330)와 제2관통 비아 제3부분(305C)을 전기적으로 연결시키도록 구비될 수 있다. 제3내부 배선(306C)은 TSV 영역(303)에 오버랩되지 않은 제3인터커넥트(330)와 TSV 영역(303)에 위치하는 제2관통 비아 제3부분(305C)을 전기적으로 연결시키도록 구비될 수 있다.
제3인터커넥트(330)들은 제1관통 비아(305)들에 연결된 제2인터커넥트(230)들이 가지는 피치(pitch: P1) 보다 넓은 피치(P2)를 가지도록 배치될 수 있다. 제3인터커넥트(330)들은 제2반도체 다이(300)의 제2표면(310) 영역 전체에 분산 배치될 수 있다. 제3인터커넥트(330)들은 제2반도체 다이(300)의 제2표면(310) 영역 전체에 분산 배치되므로, 제3인터커넥트(330)들이 제2반도체 다이(300) 전체 영역을 지지할 수 있다. 제3인터커넥트(330)들이 제2반도체 다이(300) 전체 영역에 분산 배치되므로, 제2반도체 다이(300)는 제3인터커넥트(330)들에 의해 보다 안정적으로 지지될 수 있다. 이에 따라, 제3인터커넥트(330)들에 의해 제2반도체 다이(300)가 패키지 기판(100)에 부착을 위해, 예컨대 열적 가압 본딩(thermal compress bonding)이 수행될 때, 인가되는 압력에 의해 제2반도체 다이(300)의 특정 영역이 휘는 현상과 같은 불량을 유효하게 방지할 수 있다.
패키지 기판(100)은 배선 트레이스(trace) 구조를 구비하는 배선 구조체로 구비될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)로 구비될 수 있다. 패키지 기판(100)은 유기 물질의 층을 베이스(base)층으로 구비하고, 배선 트레이스 구조가 도전층들로 구비된 부재일 수 있다. 패키지 기판(100)은 제1표면(101)에 반대되는 제2표면(103)에 외부 기기와의 접속을 위한 외측 커넥터(connector: 130)를 구비할 수 있다. 외측 커넥터(130)들은 솔더 볼(solder ball) 형태를 가질 수 있다. 패키지 기판(100)은 제1인터커넥트(210)를 외측 커넥터(130)의 어느 하나에 접속하는 내부 제1트레이스(trace: 106A)를 내부 연결 배선 구조의 일부로 구비할 수 있다. 패키지 기판(100)은 제3인터커넥트(330)를 외측 커넥터(130)의 다른 어느 하나에 접속하는 내부 제2트레이스(106B)를 내부 연결 배선 구조의 일부로 구비할 수 있다.
도 1을 다시 참조하면, 제2반도체 다이(300)와 제3반도체 다이(400)는 제4인터커넥트(430)들에 의해서 전기적 및 신호적으로 접속될 수 있다. 제4인터커넥트(430)들은 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록 위치할 수 있다. 제3반도체 다이(400)는 제4인터커넥트(430)들 각각에 연결되는 제2내부 배선(406)들과 이들과 함께 TSV 인터커넥트 구조를 이루는 제3관통 비아(405)들을 포함할 수 있다. 제3관통 비아(405)들이 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록, 제3반도체 다이(400)가 제2반도체 다이(300) 상에 오버랩 배치될 수 있다. 제4인터커넥트(430)들은 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록 배치될 수 있다. 제4인터커넥트(430)들은 제2반도체 다이(300)의 제2관통 비아(305)들 각각에 오버랩되도록 배치될 수 있다. 제2반도체 다이(300)의 에지 영역(323)이 측방향으로 제3반도체 다이(400) 바깥으로 돌출되도록, 제3반도체 다이(400)가 제2반도체 다이(300) 상에 오버랩 배치될 수 있다. 이를 위해서, 제2반도체 다이(300)는 제3반도체 다이(400)의 폭(W2) 보다 넓은 폭(W1)을 가지도록 설정될 수 있다.
제3반도체 다이(400)와 제4반도체 다이(500)는 제5인터커넥트(530)들에 의해서 전기적 및 신호적으로 접속될 수 있다. 제5인터커넥트(530)들은 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록 위치할 수 있다. 제4반도체 다이(500)는 제5인터커넥트(430)들 각각에 연결되는 제5내부 배선(506)들과 이들과 함께 TSV 인터커넥트 구조를 이루는 제4관통 비아(505)들을 포함할 수 있다. 제4관통 비아(505)들이 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록, 제4반도체 다이(500)가 제3반도체 다이(400) 상에 오버랩 배치될 수 있다.
제4반도체 다이(500)와 제5반도체 다이(600)는 제6인터커넥트(630)들에 의해서 전기적 및 신호적으로 접속될 수 있다. 제6인터커넥트(630)들은 제2반도체 다이(300)의 TSV 영역(303)에 오버랩되도록 위치할 수 있다. 제5반도체 다이(600) 또한 제4반도체 다이(500) 등과 같이 관통 비아(도시되지 않음)을 포함하는 TSV 인터커넥트 구조를 구비할 수도 있다.
실시예에서는 제2 반도체 다이(300) 위에 3개의 반도체 다이가 적층되는 구조를 설명하였으나, 본 발명은 이에 한정되지 않으며 4개, 8개 또는 그 이상의 반도체 다이가 적층되는 구조를 가질 수도 있다.
반도체 패키지(10)는 패키지 기판(100)의 제1표면(101)을 덮고, 패키지 기판(100) 상에 배치된 제1반도체 다이(200)를 덮고, 제2내지 제5반도체 다이들(300, 400, 500, 600)을 포함하는 다이 제 1빌딩(701)과 다이 제2빌딩(702)를 덮어 보호하는 봉지층(encapsulant layer: 800)을 더 포함할 수 있다. 봉지층(800)은 제2내지 제5반도체 다이들(300, 400, 500, 600) 사이(G1)를 채우도록 확장될 수 있다. 봉지층(800)은 다이 제2빌딩(702)와 제1반도체 다이(200) 사이(G2)를 채우도록 확장될 수 있다. 봉지층(800)은 패키지 기판(100)과 제2반도체 다이(300) 사이(G3)를 채우도록 확장될 수 있다. 봉지층(800)은 다이 제2빌딩(702)의 상측 표면일 수 있는 제5반도체 다이(600)의 상측 표면(712)를 노출하도록 형성될 수 있다. 봉지층(800)은 제1반도체 다이(200)의 제2표면(240)을 노출하도록 형성될 수 있다. 봉지층(800)에 의해 제1반도체 다이(200)의 제2표면(240) 및 제5반도체 다이(600)의 상측 표면(712)이 노출되므로, 노출된 표면들(240, 712)을 통한 열 방출 효과를 유도할 수 있다. 봉지층(800) 제1반도체 다이(200) 및 제3반도체 다이(400) 등의 측면 부분을 덮도록 형성될 수 있다.
도 5 내지 도 9는 일 예에 따른 반도체 패키지를 제조하는 과정을 보여준다. 도 5 내지 도 9에 제시된 반도체 패키지 제조 과정은 도 1에 제시된 반도체 패키지(10)를 구현하는 하나의 공정 과정을 보여준다.
도 5를 참조하면, 패키지 기판(100)의 제1표면(101) 상에 제2표면(310)이 마주보도록 제2반도체 다이(300)를 마운팅한다. 제2반도체 다이(300)는 제3인터커넥트(330)들을 이용하여 패키지 기판(100)의 제1표면에 접속될 수 있다. 이웃하는 두 개의 제2반도체 다이(300)들은 제1관통 비아(325)들이 위치하는 에지 영역(323)들이 서로 마주보도록 패키지 기판(100) 상에 배치될 수 있다. 제1관통 비아(325)들의 일 단부들은 제2반도체 다이(300)의 제1표면(320)에 노출될 수 있다. 제1관통 비아(325)에 이격되어 배치되어 있는 제2관통 비아(305)들의 일 단부들은 제2반도체 다이(300)의 제1표면(320)에 노출될 수 있다.
도 6을 참조하면, 패키지 기판(100)의 제1표면(101) 상에 제1반도체 다이(200)를 마운팅한다. 제1반도체 다이(200)는 제1인터커넥트(210)들에 의해 패키지 기판(100)에 접속될 수 있다. 또한, 제1반도체 다이(200)의 에지 영역(223)이 제2반도체 다이(300)의 에지 영역(323)에 오버랩되도록 제1반도체 다이(200)가 패키지 기판(100) 상에 배치될 수 있다. 제1반도체 다이(200)는 제2인터커넥트(230)들에 의해 제2반도체 다이(300)와 칩들간 본딩(chip to chip bonding)될 수 있다. 제2반도체 다이(300)의 에지 영역(323)에 제1반도체 다이(200)의 에지 영역(332)을 제2인터커넥트(230)들을 이용하여 접속시킬 수 있다. 제2인터커넥트(230)들은 제2반도체 다이(300)의 제1관통 비아(325)들에 각각 접속될 수 있다. 제1반도체 다이(200)의 제1인터커넥트(210)들과 제2인터커넥트(230)들은 서로 다른 길이를 가지도록 형성될 수 있다.
도 7을 참조하면, 제2반도체 다이(300) 상에 제3반도체 다이(400)를 배치하고, 제4인터커넥트(430)들을 이용하여 제2반도체 다이(300)와 제3반도체 다이(400)를 상호 접속시킬 수 있다. 제4인터커넥트(430)들은 제2관통 비아(305)들에 각각 접속될 수 있다.
도 8을 참조하면, 제3반도체 다이(400) 상에 제4반도체 다이(500)를 배치하고, 제5인터커넥트(530)들을 이용하여 제3반도체 다이(400)와 제4반도체 다이(500)를 상호 접속시킬 수 있다. 제4반도체 다이(500) 상에 제5반도체 다이(600)를 배치하고, 제6인터커넥트(630)들을 이용하여 제4반도체 다이(500)와 제5반도체 다이(500)를 상호 접속시킬 수 있다. 이에 따라, 다이 제1빌딩(701)이 제2 내지 제5반도체 다이들(300, 400, 500, 600)의 적층체로 형성될 수 있다.
도 9를 참조하면, 다이 제1빌딩(701)이 세워진 반대측에 위치하는 제2반도체 다이(300) 상에 제3 내지 제5반도체 다이들(400, 500, 600)를 적층하여 다이 제2빌딩(702)를 세울 수 있다. 다이 제2빌딩(702)은 다이 제1빌딩(701)과 대칭적인 구조를 가질 수 있다.
이후에, 도 1에 제시된 바와 같이 봉지층(800)을 형성하고, 외측 커넥터(130)들을 패키지 기판(100)에 접속시켜 반도체 패키지(10)를 형성할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
200, 300, 400: 반도체 다이,
210, 230, 330: 인터커넥트,
305, 325: 관통 비아.

Claims (35)

  1. 패키지 기판;
    상기 패키지 기판과 제3인터커넥트(interconnect)들에 의해 접속된 제2반도체 다이(semiconductor die);
    상기 패키지 기판과 제1인터커넥트들에 의해 접속되고, 상기 제2반도체 다이의 에지 영역(edge region)에 오버랩(overlap)된 에지 영역이 제2인터커넥트들에 의해 접속된 제1반도체 다이; 및
    상기 제2반도체 다이 상에 적층된 제3반도체 다이를 포함하고,
    상기 제2 및 제1인터커넥트들은 서로 다른 길이를 가지는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2인터커넥트들은
    상기 제1인터커넥트들에 비해 짧은 길이의 범프(bump)인 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2인터커넥트들은
    상기 제1반도체 다이의 에지 영역과 상기 제2반도체 다이의 에지 영역을 상하로 수직하게 연결하도록 배치된 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1인터커넥트들은
    상기 제2반도체 다이의 에지 영역의 측면 바깥으로 이격되어 지나가도록 연장된 포스트(post) 형상을 가지는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2반도체 다이는
    상기 제2인터커넥트들에 접속되는 제1관통 비아(through via)들을 상기 제2반도체 다이의 에지 영역에 배치하고,
    상기 제1관통 다이들과 이격된 위치에 상기 제3반도체 다이와의 전기적 연결을 위해 배치된 제2관통 비아들을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제2반도체 다이는
    적어도 어느 하나의 상기 제1관통 비아와 적어도 어느 하나의 상기 제2관통 비아를 상호 연결시키는 제1재배선을 더 포함하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 제2반도체 다이는
    적어도 다른 어느 하나의 상기 제2관통 비아와 상기 제2관통 비아들과 오버랩(overlap)되지 않은 위치에 위치하는 적어도 어느 하나의 상기 제3인터커넥트를 상호 연결시키는 제2재배선을 더 포함하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 제2반도체 다이는
    상기 제1관통 비아들이 오버랩되는 위치에
    상기 제1반도체 다이와 데이터(data) 교환하는 물리계층(PHY)을 포함하는 제1인터페이스 영역(interface region)을 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1반도체 다이는
    상기 제1인터페이스 영역에 오버랩되는 상기 제1반도체 다이의 에지 영역 부분에 상기 제2반도체 다이와 데이터 교환하는 물리계층(PHY)을 포함하는 제2인터페이스 영역을 더 포함하는 반도체 패키지.
  10. 제5항에 있어서,
    상기 제3반도체 다이와
    상기 제2관통 비아들을 전기적으로 접속하기 위해서 상기 제2관통 비아들이 배치된 영역 상에 각각 오버랩(overlap)되도록 위치하는 제4인터커넥트들을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제3반도체 다이는
    상기 제4인터커넥트들과 접속되도록 상기 제2관통 비아들이 배치된 영역 상에 각각 오버랩(overlap)되도록 위치하는 제3관통 비아들을 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제3반도체 다이는
    상기 제2반도체 다이의 에지 영역(edge region)이 측방향으로 상기 제3반도체 다이 바깥으로 돌출되도록 상기 제2반도체 다이 상에 배치된 반도체 패키지.
  13. 제1항에 있어서,
    상기 제2반도체 다이는
    상기 제3반도체 다이 보다 넓은 폭을 가지는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제3인터커넥트들은
    상기 제2인터커넥트들이 배치된 피치보다 넓은 피치를 가지며 배치된 반도체 패키지.
  15. 제1항에 있어서,
    상기 제3인터커넥트들은
    상기 제2반도체 다이의 전체 영역에 분산 배치된 반도체 패키지.
  16. 제1항에 있어서,
    상기 제3반도체 다이들은
    상기 제1반도체 다이에 제공할 데이터(data)들이 저장되는 셀 영역(cell region)들을 포함하는 메모리(memory) 반도체 다이인 반도체 패키지.
  17. 제1항에 있어서,
    상기 제2반도체 다이는
    상기 제1반도체 다이에 제공할 데이터(data)들이 저장되는 셀 영역(cell region)들을 포함하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 제2 및 제3반도체 다이들의 측면 부분을 덮고 상기 제1반도체 다이의 상측 표면을 노출하는 봉지층을 더 포함하는 반도체 패키지.
  19. 패키지 기판에 제2반도체 다이(semiconductor die)를 제3인터커넥트(interconnect)들로 접속시키는 단계;
    상기 패키지 기판에 제1반도체 다이를 제1인터커넥트들로 접속시키며, 상기 제2반도체 다이의 에지 영역(edge region)에 상기 제1반도체 다이의 에지 영역을 제2인터커넥트들로 접속시키는 단계; 및
    상기 제2반도체 다이 상에 제3반도체 다이를 적층시키는 단계를 포함하고,
    상기 제2 및 제1인터커넥트들은 서로 다른 길이를 가지는 반도체 패키지 제조 방법.
  20. 제19항에 있어서,
    상기 제2인터커넥트들은
    상기 제1인터커넥트들에 비해 짧은 길이의 범프(bump)인 반도체 패키지 제조 방법.
  21. 제19항에 있어서,
    상기 제2인터커넥트들은
    상기 제1반도체 다이의 에지 영역과 상기 제2반도체 다이의 에지 영역을 상하로 수직하게 연결하도록 배치되는 반도체 패키지 제조 방법.
  22. 제19항에 있어서,
    상기 제1인터커넥트들은
    상기 제2반도체 다이의 에지 영역의 측면 바깥으로 이격되어 지나가도록 연장된 포스트(post) 형상을 가지는 반도체 패키지 제조 방법.
  23. 제19항에 있어서,
    상기 제2반도체 다이는
    상기 제2인터커넥트들에 접속되는 제1관통 비아(through via)들을 상기 제2반도체 다이의 에지 영역에 배치하고,
    상기 제1관통 다이들과 이격된 위치에 상기 제3반도체 다이와의 전기적 연결을 위해 배치된 제2관통 비아들을 더 포함하는 반도체 패키지 제조 방법.
  24. 제23항에 있어서,
    상기 제2반도체 다이는
    적어도 어느 하나의 상기 제1관통 비아와 적어도 어느 하나의 상기 제2관통 비아를 상호 연결시키는 제1재배선을 더 포함하는 반도체 패키지 제조 방법.
  25. 제23항에 있어서,
    상기 제2반도체 다이는
    적어도 다른 어느 하나의 상기 제2관통 비아와 상기 제2관통 비아들과 오버랩(overlap)되지 않은 위치에 위치하는 적어도 어느 하나의 상기 제3인터커넥트를 상호 연결시키는 제2재배선을 더 포함하는 반도체 패키지 제조 방법.
  26. 제23항에 있어서,
    상기 제2반도체 다이는
    상기 제1관통 비아들이 오버랩되는 위치에
    상기 제1반도체 다이와 데이터(data) 교환하는 물리계층(PHY)을 포함하는 제1인터페이스 영역(interface region)을 더 포함하는 반도체 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 제1반도체 다이는
    상기 제1인터페이스 영역에 오버랩되는 상기 제1반도체 다이의 에지 영역 부분에 상기 제2반도체 다이와 데이터 교환하는 물리계층(PHY)을 포함하는 제2인터페이스 영역을 더 포함하는 반도체 패키지 제조 방법.
  28. 제23항에 있어서,
    상기 제3반도체 다이는
    상기 제2관통 비아들이 배치된 영역 상에 각각 오버랩(overlap)되도록 위치하는 제4인터커넥트들에 의해서 상기 제2반도체 다이에 적층되는 반도체 패키지 제조 방법.
  29. 제28항에 있어서,
    상기 제3반도체 다이는
    상기 제4인터커넥트들과 접속되도록 상기 제2관통 비아들이 배치된 영역 상에 각각 오버랩(overlap)되도록 위치하는 제3관통 비아들을 더 포함하는 반도체 패키지 제조 방법.
  30. 제19항에 있어서,
    상기 제3반도체 다이는
    상기 제2반도체 다이의 에지 영역(edge region)이 측방향으로 상기 제3반도체 다이 바깥으로 돌출되도록 상기 제2반도체 다이 상에 배치되는 반도체 패키지 제조 방법.
  31. 제19항에 있어서,
    상기 제2반도체 다이는
    상기 제3반도체 다이 보다 넓은 폭을 가지는 반도체 패키지 제조 방법.
  32. 제19항에 있어서,
    상기 제3인터커넥트들은
    상기 제2인터커넥트들이 배치된 피치보다 넓은 피치를 가지며 배치되는 반도체 패키지 제조 방법.
  33. 제19항에 있어서,
    상기 제3인터커넥트들은
    상기 제2반도체 다이의 전체 영역에 분산 배치된 반도체 패키지 제조 방법.
  34. 제19항에 있어서,
    상기 제3반도체 다이들은
    상기 제1반도체 다이에 제공할 데이터(data)들이 저장되는 셀 영역(cell region)들을 포함하는 메모리(memory) 반도체 다이인 반도체 패키지 제조 방법.
  35. 제19항에 있어서,
    상기 제2 및 제3반도체 다이들의 측면 부분을 덮고 상기 제1반도체 다이의 상측 표면을 노출하는 봉지층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
KR1020160153526A 2016-11-17 2016-11-17 관통 실리콘 비아 기술을 적용한 반도체 패키지 KR102624199B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160153526A KR102624199B1 (ko) 2016-11-17 2016-11-17 관통 실리콘 비아 기술을 적용한 반도체 패키지
US15/597,484 US9941253B1 (en) 2016-11-17 2017-05-17 Semiconductor packages including interconnectors and methods of fabricating the same
CN201710569111.8A CN108074912B (zh) 2016-11-17 2017-07-13 包括互连器的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160153526A KR102624199B1 (ko) 2016-11-17 2016-11-17 관통 실리콘 비아 기술을 적용한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20180055566A true KR20180055566A (ko) 2018-05-25
KR102624199B1 KR102624199B1 (ko) 2024-01-15

Family

ID=61801302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160153526A KR102624199B1 (ko) 2016-11-17 2016-11-17 관통 실리콘 비아 기술을 적용한 반도체 패키지

Country Status (3)

Country Link
US (1) US9941253B1 (ko)
KR (1) KR102624199B1 (ko)
CN (1) CN108074912B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
KR102587976B1 (ko) * 2018-02-06 2023-10-12 삼성전자주식회사 반도체 패키지
US10998291B2 (en) * 2018-05-07 2021-05-04 Micron Technology, Inc. Channel routing for memory devices
KR20200092566A (ko) 2019-01-25 2020-08-04 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
US11282824B2 (en) * 2019-04-23 2022-03-22 Xilinx, Inc. Multi-chip structure including a memory die stacked on die having programmable integrated circuit
US11830817B2 (en) * 2020-08-12 2023-11-28 Advanced Micro Devices, Inc. Creating interconnects between dies using a cross-over die and through-die vias
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
FR3115395A1 (fr) * 2020-10-16 2022-04-22 Upmem Dispositif semi-conducteur comprenant un empilement de puces et puces d’un tel empilement
CN112992888A (zh) * 2021-04-15 2021-06-18 甬矽电子(宁波)股份有限公司 芯片封装结构和芯片封装结构的制备方法
CN117222234B (zh) * 2023-11-07 2024-02-23 北京奎芯集成电路设计有限公司 一种基于UCIe接口的半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150145116A1 (en) * 2013-11-22 2015-05-28 Invensas Corporation Die stacks with one or more bond via arrays
US9379090B1 (en) * 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection
KR20160102545A (ko) * 2014-02-26 2016-08-30 인텔 코포레이션 스루 브리지 도전성 비아 신호 접속에 의한 임베딩된 멀티디바이스 브리지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095104B2 (en) * 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
US9269700B2 (en) 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150145116A1 (en) * 2013-11-22 2015-05-28 Invensas Corporation Die stacks with one or more bond via arrays
KR20160102545A (ko) * 2014-02-26 2016-08-30 인텔 코포레이션 스루 브리지 도전성 비아 신호 접속에 의한 임베딩된 멀티디바이스 브리지
US9379090B1 (en) * 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection

Also Published As

Publication number Publication date
CN108074912B (zh) 2021-03-30
KR102624199B1 (ko) 2024-01-15
US9941253B1 (en) 2018-04-10
CN108074912A (zh) 2018-05-25

Similar Documents

Publication Publication Date Title
KR20180055566A (ko) 관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법
KR102509052B1 (ko) 브리지 다이를 포함하는 스택 패키지
KR20170075125A (ko) 반도체 패키지 및 제조 방법
US7807512B2 (en) Semiconductor packages and methods of fabricating the same
KR101187214B1 (ko) 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
TWI559479B (zh) 半導體元件及其晶圓級封裝
KR20160122022A (ko) 인터포저를 갖는 반도체 패키지 및 제조 방법
EP2731134A1 (en) Multi-chip module connection by way of bridging blocks
KR20140109833A (ko) 반도체 장치
US11515229B2 (en) Semiconductor package and manufacturing method thereof
KR20160090706A (ko) 협폭 인터포저를 갖는 반도체 패키지
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
US9299685B2 (en) Multi-chip package having a logic chip disposed in a package substrate opening and connecting to an interposer
KR20200102928A (ko) 브리지 다이를 포함한 시스템 인 패키지 및 반도체 패키지
KR102508552B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
US9917073B2 (en) Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
KR20230023083A (ko) 반도체 패키지 및 그 제조 방법
US20170345796A1 (en) Electronic device with stacked electronic chips
CN114093855A (zh) 用于半导体装置组合件的堆叠半导体裸片
KR20190125889A (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
KR20190056190A (ko) 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법
CN202394957U (zh) 半导体晶圆及封装构造
KR101605624B1 (ko) 반도체 패키지 및 그 제조 방법
CN103378074A (zh) 芯片封装

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant