KR102587976B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 패키지 기판; 상기 패키지 기판 상의 로직 칩; 상기 패키지 기판 상의 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함하는 메모리 적층 구조체; 및 상기 패키지 기판과 상기 메모리 적층 구조체 사이에 개재된 제1 범프를 포함한다. 상기 제1 반도체 칩은: 상기 제2 반도체 칩과 전기적으로 연결되는 관통 비아; 상기 관통 비아와 연결되는 신호 패드; 및 상기 신호 패드와 전기적으로 연결되며 상기 제1 범프가 부착되는 가장자리 신호 패드를 포함하는 제1 재배선층을 포함한다. 상기 로직 칩과 상기 가장자리 신호 패드와의 거리는, 상기 로직 칩과 상기 신호 패드와의 거리보다 더 짧다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 로직 칩과 메모리 적층 구조체가 나란히 배치된 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 동작 속도가 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 개념에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상의 로직 칩; 상기 패키지 기판 상의 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함하는 메모리 적층 구조체; 및 상기 패키지 기판과 상기 메모리 적층 구조체 사이에 개재된 제1 범프를 포함할 수 있다. 상기 제1 반도체 칩은: 상기 제2 반도체 칩과 전기적으로 연결되는 관통 비아; 상기 관통 비아와 연결되는 신호 패드; 및 상기 신호 패드와 전기적으로 연결되며 상기 제1 범프가 부착되는 가장자리 신호 패드를 포함하는 제1 재배선층을 포함할 수 있다. 상기 로직 칩과 상기 가장자리 신호 패드와의 거리는, 상기 로직 칩과 상기 신호 패드와의 거리보다 더 짧을 수 있다.
본 발명의 다른 개념에 따른 반도체 패키지는, 라우팅 배선을 포함하는 패키지 기판; 상기 패키지 기판 상의 로직 칩; 및 상기 패키지 기판 상의 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함하는 메모리 적층 구조체를 포함할 수 있다. 상기 로직 칩의 제1 측벽과 상기 제1 반도체 칩의 제2 측벽은 서로 마주보고, 상기 로직 칩은, 상기 제1 측벽에 인접하는 로직 신호 패드를 포함할 수 있다. 상기 제1 반도체 칩은: 상기 제2 반도체 칩과 전기적으로 연결되는 관통 비아; 상기 관통 비아와 연결되는 신호 패드; 및 상기 신호 패드와 전기적으로 연결되며 상기 제2 측벽에 인접하는 가장자리 신호 패드를 포함하는 제1 재배선층을 포함할 수 있다. 상기 로직 신호 패드와 상기 가장자리 신호 패드는 상기 라우팅 배선을 통해 서로 전기적으로 연결될 수 있다.
본 발명의 또 다른 개념에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상의 로직 칩, 상기 로직 칩은 제1 신호 패드들을 포함하고; 상기 패키지 기판 상에서 관통 비아들을 통해 서로 수직적으로 연결되는 복수개의 적층된 반도체 칩들을 포함하는 메모리 적층 구조체, 상기 메모리 적층 구조체는 상기 로직 칩에 인접하는 제1 영역 및 그의 중앙에 위치하는 제2 영역을 갖고, 상기 메모리 적층 구조체는 상기 제1 영역 내에 배치되며 상기 제2 영역과는 이격된 제2 신호 패드들을 더 포함하고; 및 상기 제1 및 제2 신호 패드들과 상기 패키지 기판 사이에 개재되며, 상기 제2 영역으로부터 이격된 범프들을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 로직 칩과 메모리 적층 구조체간의 신호 전달이 빠르게 이루어질 수 있어, 패키지의 전기적 특성 및 동작 속도가 향상될 수 있다. 본 발명에 따른 반도체 패키지는 로직 칩과 메모리 적층 구조체가 나란히 배치되므로, 두께가 줄어들 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다. 도 3은 도 2의 M 영역을 확대한 단면도이다.
도 1 내지 도 3을 참조하면, 패키지 기판(100) 상에 로직 칩(210) 및 메모리 적층 구조체(SS)가 배치될 수 있다. 로직 칩(210) 및 메모리 적층 구조체(SS)는 패키지 기판(100) 상에서 나란히(side by side) 실장될 수 있다. 일 예로, 패키지 기판(100)은 인쇄회로기판(PCB) 또는 재배선 기판(RDL substrate)일 수 있다. 패키지 기판(100)의 바닥면에는 솔더볼과 같은 외부 연결 부재들(102)이 제공될 수 있다. 패키지 기판(100)의 상면에는 랜딩 패드들(LDP)이 제공될 수 있다. 패키지 기판(100) 내에는 라우팅 배선들(RL) 및 적어도 하나의 비아들(VI)이 제공될 수 있다.
로직 칩(210)은, 그의 내부에 중앙 처리 부(Central processing unit, CPU), 물리 계층(Physical layer) 영역 및/또는 컨트롤러(controller)를 포함할 수 있다. 로직 칩(210)은 제1 내지 제4 측벽들(S11, S12, S13, S14)을 포함할 수 있다. 로직 칩(210)의 제1 및 제3 측벽들(S11, S13)은 서로 대향(opposite)할 수 있다. 로직 칩(210)의 제2 및 제4 측벽들(S12, S14)은 서로 대향할 수 있다. 로직 칩(210)은 제1 측벽(S11)에 인접하는 제1 영역(A11)을 포함할 수 있다. 제1 영역(A11)은 제1 측벽(S11)을 따라 연장될 수 있다. 제1 영역(A11)은, 로직 칩(210)의 중앙 영역으로부터 이격된 가장자리 영역일 수 있다.
로직 칩(210)은 패키지 기판(100)을 바라보는(facing) 제1 면(210a) 및 제1 면(210a)에 대향하는 제2 면(210b)을 가질 수 있다. 로직 칩(210)은 제1 면(210a)에 인접하는 활성층(202)을 포함할 수 있다. 활성층(202)은, 로직 칩(210)의 기판 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층들을 포함할 수 있다. 활성층(202) 내의 상기 트랜지스터들 및 상기 배선층들은 로직 회로를 구성할 수 있다. 로직 칩(210)은 활성층(202)이 패키지 기판(100)을 바라보는 페이스다운 상태로 패키지 기판(100) 상에 실장될 수 있다.
로직 칩(210)의 활성층(202) 상에 로직 패드들(LP) 및 로직 신호 패드들(LSP)이 제공될 수 있다. 로직 신호 패드들(LSP)은 로직 칩(210)의 제1 영역(A11) 내에 선택적으로 제공될 수 있다. 일 예로, 로직 신호 패드들(LSP)은 로직 칩(210)의 제1 영역(A11)에만 배치될 수 있고, 제1 영역(A11)을 제외한 다른 영역(예를 들어, 로직 칩(210)의 중앙 영역)에는 배치되지 않을 수 있다. 로직 패드들(LP)은 로직 칩(210)의 제1 영역(A11)을 제외한 상기 다른 영역 내에 선택적으로 제공될 수 있다. 로직 신호 패드들(LSP)을 통하여, 로직 칩(210)은 커맨드(commend) 신호, 억세스(access) 신호 및 데이터 신호 중 적어도 하나를 수신 또는 발신할 수 있다.
로직 칩(210)과 패키지 기판(100) 사이에 범프들(BP)이 제공될 수 있다. 범프들(BP)은 로직 패드들(LP)과 패키지 기판(100)의 랜딩 패드들(LDP) 사이에 제공될 수 있다. 범프들(BP)은 로직 신호 패드들(LSP)과 패키지 기판(100)의 랜딩 패드들(LDP) 사이에 제공될 수 있다. 로직 칩(210)은, 범프들(BP)에 의해 플립 칩 본딩 방식으로 패키지 기판(100)에 실장될 수 있다. 도시되진 않았지만, 로직 칩(210)과 패키지 기판(100) 사이에 언더필 수지막이 채워질 수 있다.
메모리 적층 구조체(SS)는, 순차적으로 적층된 제1 내지 제4 반도체 칩들(310, 320, 330, 340)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(310, 320, 330, 340)은 메모리 칩들일 수 있다. 일 예로, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각은, LPDDR1, LPDDR2, LPDDR3 및 LPDDR3E 중에 적어도 하나일 수 있다.
제1 내지 제4 반도체 칩들(310, 320, 330, 340)은 서로 실질적으로 동일한 평면적 형상 및 평면적 크기를 가질 수 있다. 제4 반도체 칩(340)은 제1 내지 제3 반도체 칩들(310, 320, 330)보다 더 큰 두께를 가질 수 있지만, 이는 특별히 제한되는 것은 아니다. 일 예로, 제1 반도체 칩(310)은 제2 내지 제4 반도체 칩들(320, 330, 340)에 비해 추가적인 재배선층(305)을 더 포함할 수 있다.
제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각은, 패키지 기판(100)을 바라보는(facing) 제1 면(300a) 및 제1 면(300a)에 대향하는 제2 면(300b)을 가질 수 있다. 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각은 제1 면(300a)에 인접하는 활성층(302)을 포함할 수 있다. 활성층(302)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각의 기판(300) 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층들을 포함할 수 있다. 활성층(302) 내의 상기 트랜지스터들 및 상기 배선층들은 메모리 회로를 구성할 수 있다. 예를 들어, 제1 반도체 칩(310)은 활성층(302)이 패키지 기판(100)을 바라보는 페이스다운 상태로 패키지 기판(100) 상에 실장될 수 있다.
제1 내지 제3 반도체 칩들(310, 320, 330) 각각은, 이의 내부를 관통하여 활성층(302)과 전기적으로 연결되는 관통 비아들(TV)을 포함할 수 있다. 제4 반도체 칩(340)은 관통 비아들을 포함하지 않을 수 있으나, 이는 특별히 제한되는 것은 아니다.
각각의 제1 내지 제4 반도체 칩들(310, 320, 330, 340)은, 그의 활성층(302) 상의 중앙 신호 패드들(CSP)을 포함할 수 있다. 중앙 신호 패드들(CSP)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)의 커맨드 입출력 패드, 억세스 입출력 패드 및 데이터 입출력 패드 중 적어도 하나일 수 있다. 일 예로, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)의 중앙 신호 패드들(CSP)은 서로 수직적으로 중첩될 수 있다.
제1 반도체 칩(310)은, 활성층(302) 상에서 중앙 신호 패드들(CSP)을 덮는 재배선층(305)을 포함할 수 있다. 재배선층(305)은, 가장자리 신호 패드들(ESP), 가장자리 전원 패드들(EPP) 및 도전 배선들(CL)을 포함할 수 있다.
가장자리 신호 패드들(ESP) 및 가장자리 전원 패드들(EPP)은 재배선층(305)의 하부에 제공될 수 있다. 적어도 하나의 도전 배선들(CL)은, 중앙 신호 패드(CSP)와 가장자리 신호 패드(ESP)를 전기적으로 연결할 수 있다. 가장자리 전원 패드들(EPP) 각각은, 전원 전압 또는 접지 전압이 인가되는 제1 반도체 칩(310)의 전원 패드일 수 있다.
제1 반도체 칩(310)은 제1 내지 제4 측벽들(S21, S22, S23, S24)을 포함할 수 있다. 제1 반도체 칩(310)의 제1 및 제3 측벽들(S21, S23)은 서로 대향할 수 있다. 제1 반도체 칩(310)의 제2 및 제4 측벽들(S22, S24)은 서로 대향할 수 있다. 로직 칩(210)의 제1 측벽(S11)과 제1 반도체 칩(310)의 제1 측벽(S21)은 서로 인접할 수 있다. 로직 칩(210)의 제1 측벽(S11)과 제1 반도체 칩(310)의 제1 측벽(S21)은 서로 마주볼 수 있다. 로직 칩(210)의 제1 측벽(S11)과 제1 반도체 칩(310)의 제1 측벽(S21)은 서로 평행하게 연장될 수 있다.
제1 반도체 칩(310)은, 제1 측벽(S21)에 인접하는 제1 영역(A21), 제2 영역(A22), 및 제3 측벽(S23)에 인접하는 제3 영역(A23)을 포함할 수 있다. 제2 영역(A22)은 제1 및 제3 영역들(A21, A23) 사이에 개재될 수 있다. 제2 영역(A22)은 제1 반도체 칩(310)의 중앙 영역일 수 있다. 제1 및 제3 영역들(A21, A23) 각각은, 제1 반도체 칩(310)의 중앙 영역으로부터 이격된 가장자리 영역일 수 있다.
로직 칩(210)의 제1 측벽(S11)과 제1 반도체 칩(310)의 제1 측벽(S21)은 서로 인접하므로, 로직 칩(210)의 제1 영역(A11)과 제1 반도체 칩(310)의 제1 영역(A21)은 서로 인접할 수 있다.
제1 반도체 칩(310)의 제1 영역(A21)에 가장자리 신호 패드들(ESP)이 선택적으로 배치될 수 있고, 제1 반도체 칩(310)의 제2 영역(A22)에 중앙 신호 패드들(CSP)이 선택적으로 배치될 수 있으며, 제1 반도체 칩(310)의 제3 영역(A23)에 가장자리 전원 패드들(EPP)이 선택적으로 배치될 수 있다.
도전 배선들(CL)을 통하여, 제1 반도체 칩(310)의 제2 영역(A22)에 위치한 중앙 신호 패드들(CSP)이 제1 반도체 칩(310)의 제1 영역(A21)에 위치한 가장자리 신호 패드들(ESP)로 연결될 수 있다. 다시 말하면, 도전 배선들(CL)은, 제1 반도체 칩(310)의 입출력 패드들을 제2 영역(A22)으로부터 제1 영역(A21)으로 재배치할 수 있다.
도 3을 다시 참조하여, 제1 반도체 칩(310)의 재배선층(305)에 대해 보다 상세히 설명한다. 재배선층(305)은, 제1 반도체 칩(310)의 활성층(302) 상에 순차적으로 적층된 제1 내지 제4 절연막들(IL1-IL4)을 포함할 수 있다. 중앙 신호 패드들(CSP)이 제1 절연막(IL1) 내에 배치될 수 있다. 제2 절연막(IL2)은 적어도 하나의 중앙 신호 패드들(CSP)을 노출하는 콘택 홀(CTH)을 가질 수 있다.
제2 절연막(IL2) 상에 콘택 홀(CTH)을 채우며 중앙 신호 패드(CSP)와 전기적으로 연결되는 도전 배선(CL)이 배치될 수 있다. 도전 배선(CL)은 제1 반도체 칩(310)의 제2 영역(A22)으로부터 제1 영역(A21)으로 연장되는 라인 형태일 수 있다. 도전 배선(CL)은 베리어 막(BL), 및 베리어 막(BL) 상의 도전 막(ML)을 포함할 수 있다. 베리어 막(BL)은 제2 절연막(IL2)과 도전 막(ML) 사이에 개재될 수 있다. 베리어 막(BL)은 도전 막(ML)으로부터 금속 물질이 활성층(302)으로 확산되는 것을 방지할 수 있다. 일 예로, 베리어 막(BL)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 도전 막(ML)은 Cu 또는 Al을 포함할 수 있다.
도전 배선(CL)은, 콘택 홀(CTH)을 채우는 콘택부(CNP) 및 콘택부(CNP)로부터 가장자리 신호 패드(ESP)로 연장되는 라인부(CLP)를 가질 수 있다. 콘택부(CNP)는 중앙 신호 패드(CSP)와 접촉할 수 있고, 라인부(CLP)는 가장자리 신호 패드(ESP)와 접촉할 수 있다.
제3 및 제4 절연막들(IL3, IL4)이 도전 배선(CL)을 덮을 수 있다. 도전 배선(CL) 상의 제4 절연막(IL4) 내에 가장자리 신호 패드(ESP)가 배치될 수 있다.
도 1 내지 도 3을 다시 참조하면, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 사이에 범프들(BP)이 제공될 수 있다. 도시되진 않았지만, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 사이에 언더필 수지막이 채워질 수 있다. 범프들(BP)은 제1 내지 제3 반도체 칩들(310, 320, 330)의 관통 비아들(TV)과 연결될 수 있다. 관통 비아들(TV) 및 범프들(BP)을 통해, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)은 서로 전기적으로 연결될 수 있다.
일 예로, 관통 비아들(TV)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각의 중앙 신호 패드들(CSP)과 연결될 수 있다. 관통 비아들(TV) 및 중앙 신호 패드들(CSP)을 통하여, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)간에 커맨드 신호, 억세스 신호 및 데이터 신호 중 적어도 하나가 소통될 수 있다.
제1 반도체 칩(310)과 패키지 기판(100) 사이에 범프들(BP)이 제공될 수 있다. 범프들(BP)은 가장자리 신호 패드들(ESP)과 패키지 기판(100)의 랜딩 패드들(LDP) 사이에 제공될 수 있다. 범프들(BP)은 가장자리 전원 패드들(EPP)과 패키지 기판(100)의 랜딩 패드들(LDP) 사이에 제공될 수 있다.
범프들(BP)은, 제1 반도체 칩(310)의 제2 영역(A22)과 패키지 기판(100) 사이에 제공되지 않을 수 있다. 범프들(BP)은 제1 반도체 칩(310)의 제2 영역(A22)으로부터 이격될 수 있다. 다시 말하면, 제1 반도체 칩(310)의 제2 영역(A22)과 패키지 기판(100) 사이에는, 도전 물질을 제외한 절연 물질(예를 들어, 언더필 수지막 또는 공기)만 개재될 수 있다.
제1 반도체 칩(310)은, 범프들(BP)에 의해 플립 칩 본딩 방식으로 패키지 기판(100)에 실장될 수 있다. 도시되진 않았지만, 제1 반도체 칩(310)과 패키지 기판(100) 사이에 언더필 수지막이 채워질 수 있다.
패키지 기판(100) 내의 라우팅 배선들(RL)은, 로직 칩(210)의 로직 신호 패드들(LSP)과 제1 반도체 칩(310)의 가장자리 신호 패드들(ESP)을 서로 전기적으로 연결할 수 있다. 일 예로, 라우팅 배선들(RL)은 하나의 배선층 내에 제공될 수 있다. 다른 예로, 라우팅 배선들(RL)은 두 개 이상의 적층된 배선층들 내에 제공될 수 있다. 로직 신호 패드(LSP)와 전기적으로 연결되는 랜딩 패드(LDP)와 라우팅 배선(RL) 사이에 비아(VI)가 배치될 수 있다. 가장자리 신호 패드(ESP)와 전기적으로 연결되는 랜딩 패드(LDP)와 라우팅 배선(RL) 사이에 비아(VI)가 배치될 수 있다.
로직 칩(210)의 로직 신호 패드들(LSP), 패키지 기판(100)의 라우팅 배선들(RL), 재배선층(305)의 가장자리 신호 패드들(ESP), 도전 배선들(CL) 및 중앙 신호 패드들(CSP)을 통하여, 로직 칩(210)과 메모리 적층 구조체(SS)간에 입출력 신호들이 소통될 수 있다.
로직 칩(210)의 제1 영역(A11)과 제1 반도체 칩(310)의 제1 영역(A21)은 서로 인접하므로, 로직 신호 패드들(LSP)과 가장자리 신호 패드들(ESP) 간의 거리는 상대적으로 짧아질 수 있다. 일 예로, 로직 신호 패드(LSP)와 가장자리 신호 패드(ESP)를 연결하는 적어도 하나의 라우팅 배선(RL)의 최단 길이는, 로직 칩(210)의 제1 측벽(S11)과 제1 반도체 칩(310)의 제1 측벽(S21)간의 거리와 유사할 수 있다.
평면적 관점에서, 로직 칩(210)과 어느 하나의 가장자리 신호 패드(ESP)간의 거리는 제1 거리(D1)일 수 있다 (도 1 참조). 평면적 관점에서, 로직 칩(210)과 어느 하나의 중앙 신호 패드(CSP)간의 거리는 제2 거리(D2)일 수 있다 (도 1 참조). 제1 거리(D1)는 제2 거리(D2)보다 더 짧을 수 있다.
로직 신호 패드들(LSP)과 가장자리 신호 패드들(ESP)이 범프들(BP) 및 라우팅 배선들(RL)을 통해 상대적으로 짧은 거리(예를 들어, 제1 거리(D1))로 연결되므로, 로직 칩(210)과 메모리 적층 구조체(SS)간의 신호 전달이 빠르게 이루어질 수 있다. 결과적으로, 본 발명의 실시예들에 따른 반도체 패키지의 전기적 특성 및 동작 속도가 향상될 수 있다. 본 발명의 실시예들에 따른 반도체 패키지는, 로직 칩(210) 및 메모리 적층 구조체(SS)가 패키지 기판(100) 상에서 나란히(side by side) 배치되므로, 패키지의 두께를 줄일 수 있다.
도 4은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 1의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 1 및 도 4를 참조하면, 메모리 적층 구조체(SS)의 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각은, 기판(300) 및 기판(300) 상의 재배선층(305)을 포함할 수 있다. 재배선층(305)은 활성층(302) 상에 제공되어, 활성층(302) 내의 메모리 회로와 전기적으로 연결될 수 있다.
재배선층(305)은, 가장자리 신호 패드들(ESP), 중앙 신호 패드들(CSP), 가장자리 전원 패드들(EPP) 및 도전 배선들(CL)을 포함할 수 있다. 도전 배선들(CL)을 통하여, 가장자리 신호 패드들(ESP), 중앙 신호 패드들(CSP) 및 가장자리 전원 패드들(EPP)은 활성층(302)과 전기적으로 연결될 수 있다. 가장자리 신호 패드들(ESP), 중앙 신호 패드들(CSP) 및 가장자리 전원 패드들(EPP)은 재배선층(305)의 하부에 배치될 수 있다.
가장자리 신호 패드들(ESP)은 제1 반도체 칩(310)의 제1 영역(A21)에 선택적으로 배치될 수 있고, 중앙 신호 패드들(CSP)은 제1 반도체 칩(310)의 제2 영역(A22)에 선택적으로 배치될 수 있으며, 가장자리 전원 패드들(EPP)은 제1 반도체 칩(310)의 제3 영역(A23)에 선택적으로 배치될 수 있다.
제2 내지 제4 반도체 칩들(320, 330, 340) 각각은, 제1 반도체 칩(310)의 재배선층(305)과 실질적으로 동일한 재배선층(305)을 포함할 수 있다. 따라서, 제2 내지 제4 반도체 칩들(320, 330, 340) 각각은 중앙 신호 패드들(CSP)뿐만 아니라 가장자리 신호 패드들(ESP)을 가질 수 있다.
일 예로, 제2 내지 제4 반도체 칩들(320, 330, 340) 각각의 중앙 신호 패드들(CSP) 상에는 범프들(BP)이 제공될 수 있다. 제2 내지 제4 반도체 칩들(320, 330, 340) 각각의 가장자리 신호 패드들(ESP) 상에는 범프(BP)가 제공되지 않을 수 있다. 다시 말하면, 제2 내지 제4 반도체 칩들(320, 330, 340) 각각의 가장자리 신호 패드들(ESP)은 더미 패드일 수 있다.
일 예로, 제1 반도체 칩(310)의 중앙 신호 패드들(CSP) 상에는 범프(BP)가 제공되지 않을 수 있다. 제1 반도체 칩(310)의 가장자리 신호 패드들(ESP) 상에는 범프들(BP)이 제공될 수 있다. 다시 말하면, 제1 반도체 칩(310)의 중앙 신호 패드들(CSP)은 더미 패드일 수 있다.
제1 반도체 칩(310)의 가장자리 신호 패드들(ESP)은, 제1 반도체 칩(310)의 중앙 신호 패드들(CSP)에 비해 로직 칩(210)과의 거리가 더 가까울 수 있다. 패키지 기판(100)과 연결되는 제1 반도체 칩(310)의 경우, 범프들(BP)이 중앙 신호 패드들(CSP)을 제외한 가장자리 신호 패드들(ESP)에 선택적으로 배치될 수 있다. 이로써, 로직 칩(210)과 메모리 적층 구조체(SS)간의 전기적 연결 경로가 짧아질 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 1의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 1 및 도 5를 참조하면, 메모리 적층 구조체(SS)는, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 및 연결 기판(350)을 포함할 수 있다. 연결 기판(350)은 제1 반도체 칩(310)과 패키지 기판(100) 사이에 제공될 수 있다.
연결 기판(350)은 가장자리 신호 패드들(ESP), 중앙 신호 패드들(CSP), 가장자리 전원 패드들(EPP) 및 도전 배선들(CL)을 포함할 수 있다.
연결 기판(350)은 제1 내지 제4 측벽들(S21, S22, S23, S24)을 포함할 수 있다. 연결 기판(350)의 제1 및 제3 측벽들(S21, S23)은 서로 대향할 수 있다. 연결 기판(350)의 제2 및 제4 측벽들(S22, S24)은 서로 대향할 수 있다. 로직 칩(210)의 제1 측벽(S11)과 연결 기판(350)의 제1 측벽(S21)은 서로 인접할 수 있다. 로직 칩(210)의 제1 측벽(S11)과 연결 기판(350)의 제1 측벽(S21)은 서로 마주볼 수 있다.
연결 기판(350)은, 제1 측벽(S21)에 인접하는 제1 영역(A21), 제2 영역(A22), 및 제3 측벽(S23)에 인접하는 제3 영역(A23)을 포함할 수 있다. 제2 영역(A22)은 제1 및 제3 영역들(A21, A23) 사이에 개재될 수 있다. 제2 영역(A22)은 연결 기판(350)의 중앙 영역일 수 있다. 제1 및 제3 영역들(A21, A23) 각각은, 연결 기판(350)의 중앙 영역으로부터 이격된 가장자리 영역일 수 있다.
연결 기판(350)의 가장자리 신호 패드들(ESP)은 제1 영역(A21)에 선택적으로 배치될 수 있다. 연결 기판(350)의 도전 배선들(CL)은, 입출력 신호를 제1 반도체 칩(310)과 연결되는 중앙 신호 패드들(CSP)로부터 가장자리 신호 패드들(ESP)로 전달할 수 있다. 다시 말하면, 연결 기판(350)은 제1 반도체 칩(310)의 입출력 패드들을 제2 영역(A22)으로부터 제1 영역(A21)으로 재배치할 수 있다.
연결 기판(350)의 가장자리 신호 패드들(ESP)은 로직 칩(210)과 상대적으로 가깝게 배치될 수 있다. 이로써, 로직 칩(210)과 메모리 적층 구조체(SS)간의 전기적 연결 경로가 짧아질 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 7은 도 6의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각은, 그의 활성층(302) 상에 칩 신호 패드들(CISP)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각의 칩 신호 패드들(CISP)은, 제2 영역(A22)뿐만 아니라 제1 영역(A21) 및 제3 영역(A23) 상에도 배치될 수 있다. 다시 말하면, 칩 신호 패드들(CISP)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각의 전 영역에 균일하게 분포되어 배치될 수 있다. 일 예로, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)의 칩 신호 패드들(CISP)은 서로 수직적으로 중첩될 수 있다. 칩 신호 패드들(CISP)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340)의 커맨드 입출력 패드, 억세스 입출력 패드 및 데이터 입출력 패드 중 적어도 하나일 수 있다.
관통 비아들(TV)은, 제1 내지 제4 반도체 칩들(310, 320, 330, 340) 각각의 칩 신호 패드들(CISP)과 연결될 수 있다. 따라서, 관통 비아들(TV)은 제2 영역(A22)뿐만 아니라 제1 영역(A21) 및 제3 영역(A23) 상에도 배치될 수 있다.
제1 반도체 칩(310)은, 활성층(302) 및 칩 신호 패드들(CISP) 상의 재배선층(305)을 포함할 수 있다. 재배선층(305)은, 가장자리 신호 패드들(ESP), 가장자리 전원 패드들(EPP) 및 도전 배선들(CL)을 포함할 수 있다.
가장자리 신호 패드들(ESP) 및 가장자리 전원 패드들(EPP)은 재배선층(305)의 하부에 제공될 수 있다. 적어도 하나의 도전 배선들(CL)은, 제1 반도체 칩(310)의 칩 신호 패드(CISP)와 재배선(305)의 가장자리 신호 패드(ESP)를 전기적으로 연결할 수 있다. 가장자리 전원 패드들(EPP) 각각은, 전원 전압 또는 접지 전압이 인가되는 제1 반도체 칩(310)의 전원 패드일 수 있다.
재배선층(305)을 통하여, 제1 반도체 칩(310)의 제1 내지 제3 영역들(A21, A22, A23)에 분포되어 있던 칩 신호 패드들(CISP)이 로직 칩(210)에 인접하는 제1 영역(A21)에 밀집해 있는 가장자리 신호 패드들(ESP)로 연결될 수 있다. 다시 말하면, 재배선층(305)은, 제1 반도체 칩(310)의 입출력 패드들이 제1 영역(A21)에 모이도록 재배치할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 로직 칩;
    상기 패키지 기판 상의 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함하는 메모리 적층 구조체; 및
    상기 패키지 기판과 상기 메모리 적층 구조체 사이에 개재된 제1 범프를 포함하되,
    상기 제1 반도체 칩은:
    상기 로직 칩에 인접하는 제1 영역 및 그의 중앙에 위치하는 제2 영역;
    상기 제2 반도체 칩과 전기적으로 연결되는 관통 비아;
    상기 관통 비아와 연결되는 신호 패드; 및
    상기 신호 패드와 전기적으로 연결되며 상기 제1 범프가 부착되는 가장자리 신호 패드를 포함하는 제1 재배선층을 포함하고,
    상기 로직 칩과 상기 가장자리 신호 패드와의 거리는, 상기 로직 칩과 상기 신호 패드와의 거리보다 더 짧으며,
    상기 가장자리 신호 패드는 상기 제1 영역에 배치되고,
    상기 신호 패드는 상기 제2 영역에 배치되는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 신호 패드는 복수개로 제공되고,
    상기 신호 패드들 중 제1 신호 패드는 상기 제1 영역에 배치되고,
    상기 신호 패드들 중 제2 신호 패드는 상기 제2 영역에 배치되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 영역의 반대측에 위치하는 제3 영역을 더 갖고,
    상기 제1 재배선층은, 상기 패키지 기판에 연결되어 전원 전압 또는 접지 전압이 인가되는 가장자리 전원 패드를 더 포함하고,
    상기 가장자리 전원 패드는 상기 제3 영역에 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 로직 칩 및 상기 메모리 적층 구조체는, 상기 패키지 기판 상에 나란히 실장되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 재배선층은, 상기 신호 패드로부터 상기 가장자리 신호 패드로 연장되며 이들을 전기적으로 연결하는 도전 배선을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 패키지 기판은, 상기 로직 칩과 상기 가장자리 신호 패드간의 입출력 신호를 전달하는 라우팅 배선을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 재배선층과 실질적으로 동일한 구조의 제2 재배선층을 포함하고,
    상기 제2 재배선층의 가장자리 신호 패드는 더미 패드인 반도체 패키지.
  9. 제8항에 있어서,
    상기 메모리 적층 구조체는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재된 제2 범프를 더 포함하고,
    상기 제2 범프는, 상기 제2 반도체 칩의 중앙에 위치하는 신호 패드에 부착되고 상기 제2 재배선층의 상기 가장자리 신호 패드와는 이격된 반도체 패키지.
  10. 제1항에 있어서,
    상기 패키지 기판과 상기 로직 칩 사이에 개재된 제2 범프를 더 포함하되,
    상기 로직 칩은, 상기 메모리 적층 구조체를 마주보는 제1 측벽을 갖고,
    상기 로직 칩은, 상기 제1 측벽에 인접하며 상기 제2 범프가 부착되는 로직 신호 패드를 포함하며,
    상기 로직 신호 패드와 상기 가장자리 신호 패드는 상기 패키지 기판을 통해 서로 전기적으로 연결되는 반도체 패키지.
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