KR20120094182A - 웨이퍼 레벨 적층형 반도체 패키지 제조 방법 - Google Patents

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KR20120094182A
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Abstract

본 발명은 도전수단을 갖는 인터포져를 웨이퍼 레벨의 칩 주변에 배치하여, 2개 이상의 패키지를 상하로 용이하게 적층할 수 있도록 한 웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 관통 실리콘 비아가 형성된 보조 실리콘 칩 또는 인쇄회로기판 등과 같이 상하로 전기적 신호를 전달할 수 있는 인터포져를 구비하여, 웨이퍼 레벨의 각 반도체 칩 주변에 배치하고, 인터포져의 상면에 적층용 입출력단자를 부착하는 방식을 적용하여, 2개 이상의 패키지를 상하로 용이하게 적층할 수 있도록 한 웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법{wafer level stack package and method for manufacturing the same}
본 발명은 웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 도전수단을 갖는 인터포져를 웨이퍼 레벨의 칩 주변에 배치하여, 2개 이상의 패키지를 상하로 용이하게 적층할 수 있도록 한 웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로서, 반도체 패키지는 전자기기에 탑재되는 CPU 및 메모리 등을 패키징하는 기술로서, 각종 전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성 등을 충족시키기 위한 주요 기술중 하나이다.
반도체 패키지의 기본적인 구성을 보면, 리드프레임, 기판, 회로필름 등과 같은 기판과, 기판에 부착되는 반도체 칩과, 기판과 반도체 칩을 도전 가능하게 연결하는 도전성 연결수단과, 반도체 칩과 도전성 연결수단을 외부로부터 보호하기 위하여 감싸는 몰딩 컴파운드 수지와, 반도체 칩의 신호를 최종적으로 출력하도록 기판에 융착되는 입출력수단 등을 포함하여 구성된다.
최근에는 위와 같은 기본적인 구성을 포함하는 패키지에서 탈피하여, 고집적화를 요구하는 동시에 소형화 및 경박단소화를 추구함에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다.
여기서, 칩 스케일 패키지(Chip Scale Package)중 하나인 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지를 살펴보면 다음과 같다.
첨부한 도 4에 도시된 바와 같이, 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지는 웨이퍼 레벨에서 개개 단위로 분리된 반도체 칩(10)과, 반도체 칩(10)의 신호 입출력을 위한 본딩패드가 형성된 저면을 제외한 상면 및 측면 등을 몰딩하는 몰딩 컴파운드 수지(12)와, 반도체 칩(10)의 본딩패드(11)로부터 원하는 위치까지 재배선 작업을 통해 연장 형성되는 재배선라인(14)과, 재배선라인(14)의 끝단에 형성된 볼랜드(16)에 부착되는 전자기기의 마더보드 탑재용 입출력단자(18)인 솔더볼을 포함하여 구성된다.
한편, 반도체 칩(10)의 크기가 계속 축소되는 추세에 따라, 반도체 칩(10)의 본딩패드에 직접 솔더볼과 같은 입출력단자(18)를 부착하는 경우에는 본딩패드와 본딩패드간의 간격을 의미하는 볼 피치와, 솔더볼의 직경을 의미하는 볼 사이즈도 함께 축소시켜야 하지만, 볼 피치와 볼 사이즈가 감소하게 되면, 표준화된 볼 레이아웃을 사용할 수 없게 되는 문제점이 있고, 또한 볼 사이즈가 너무 작아지면 솔더볼을 접합하는 공정에서도 접합력 저하 및 접촉 불량 등의 문제점이 발생된다.
이에, 상기와 같은 팬 아웃 타입 구조로서, 반도체 칩(10)의 본딩패드로부터 외곽방향의 원하는 위치까지 재배선 작업을 통해 재배선라인(14)을 형성하고, 이 재배선라인의 끝단에 볼랜드(16)를 형성함으로써, 반도체 칩의 크기가 줄어들더라도 볼랜드와 볼랜드 간의 간격인 볼 피치 및 볼랜드에 접합되는 솔더볼의 사이즈를 표준화된 볼 레이아웃에 맞게 적용할 수 있다.
그러나, 상기한 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지를 다음과 같은 단점이 있다.
반도체 칩의 본딩패드가 형성된 저면을 제외한 상면 및 저면이 몰딩 컴파운드 수지로 감싸여지고, 반도체 칩의 전기적 신호를 입출력시키는 재배선라인 및 최종 입출력단자가 패키지의 저면에 구성됨에 따라, 고집적화를 위하여 패키지 자체를 적층 구성할 수 없는 단점이 있다.
즉, 반도체 패키지를 전자기기의 마더보드 등에 탑재시키기 위한 입출력단자인 솔더볼이 저면에만 구성되고, 패키지의 상면은 몰딩 컴파운드 수지로 감싸여진 상태이므로, 적층을 위한 솔더볼을 패키지의 상면에 구성할 수 없는 단점이 있었다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아가 형성된 보조 실리콘 칩 또는 인쇄회로기판 등과 같이 상하로 전기적 신호를 전달할 수 있는 인터포져를 구비하여, 웨이퍼 레벨의 각 반도체 칩 주변에 배치하고, 인터포져의 상면에 적층용 입출력단자를 부착하는 방식을 적용하여, 2개 이상의 패키지를 상하로 용이하게 적층할 수 있도록 한 웨이퍼 레벨 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩과; 상기 반도체 칩의 주변에 이격 배치되는 것으로서, 상하방향으로 전기적 신호를 전달하는 도전수단이 형성된 인터포져와; 상기 인터포져의 상면을 통해 노출된 도전수단에 부착되는 적층용 입출력단자와; 상기 반도체 칩의 상면을 감싸는 동시에 반도체 칩과 인터포져 간의 사이 공간에 채워지며 몰딩되는 몰딩 컴파운드 수지와; 상기 반도체 칩의 본딩패드로부터 연장되되, 반도체 칩의 저면과, 인터포져의 저면과, 반도체 칩과 인터포져 사이에 채워진 몰딩 컴파운드 수지의 저면에 걸쳐 연장 형성되는 재배선라인과; 상기 재배선라인의 끝단에 형성된 볼랜드에 융착되는 전자기기 탑재용 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 인터포져는 반도체 칩의 사방면에 인접 배치되거나, 반도체 칩의 양측면에 인접 배치되는 것을 특징으로 한다.
본 발명의 일 구현예에 따르면, 상기 인터포져는 도전수단으로서 관통 실리콘 비아가 형성된 실리콘 칩으로 채택되거나, 도전수단으로서 비아홀이 형성된 인쇄회로기판으로 채택된 것임을 특징으로 한다.
또한, 상기 적층용 입출력단자 및 전자기기 탑재용 입출력단자는 솔더볼로 채택된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 상면에 테이프가 부착된 캐리어를 제공하는 단계와; 웨이퍼 레벨에서 개개로 분리된 반도체 칩들을 테이프 위에 부착하되, 반도체 칩들 간의 간격을 일정한 간격으로 이격시키며 부착하는 단계와; 상하방향으로 전기적 신호를 전달하는 도전수단이 형성된 인터포져를 구비하여, 각 반도체 칩의 주변에 배치시키면서 테이프 위에 부착하는 단계와; 상기 인터포져의 상면을 통해 노출된 도전수단에 적층용 입출력단자를 융착시키는 단계와; 상기 반도체 칩들의 상면 및 적층용 입출력단자의 하단부가 몰딩 컴파운드 수지로 감싸여지는 동시에 각 반도체 칩과 인터포져 간의 사이 공간이 몰딩 컴파운드 수지로 채워지게 하는 몰딩 단계와; 상기 캐리어 및 테이프를 제거하는 단계와; 상기 반도체 칩의 본딩패드로부터 반도체 칩의 저면과, 인터포져의 저면과, 반도체 칩과 인터포져 사이에 채워진 몰딩 컴파운드 수지의 저면중 원하는 위치까지 재배선라인을 연장 형성시키는 재배선 작업 단계; 상기 재배선라인의 끝단에 형성된 볼랜드에 마더보드 탑재용 입출력단자를 융착시키는 단계; 를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 인터포져를 배치할 때, 반도체 칩의 사방면에 인접 배치시키거나, 반도체 칩의 양측면에 인접 배치시키는 것을 특징으로 한다.
본 발명의 따른 구현예는, 상기 인터포져의 중앙부를 상하로 소잉하여 개개의 반도체 패키지로 분리하는 싱귤레이션 단계를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 기존의 적층이 불가능한 웨이퍼 레벨의 팬 아웃 패키지와 달리, 인터포져를 이용하여 적층 가능한 웨이퍼 레벨의 팬 아웃 패키지를 제공할 수 있다.
즉, 상하방향으로 전기적 신호를 전달할 수 있는 인터포져로서, 관통 실리콘 비아가 형성된 보조 실리콘 칩 또는 비아홀을 갖는 인쇄회로기판 등을 구비하여, 웨이퍼 레벨의 각 반도체 칩 주변에 배치한 다음, 적층 대상의 패키지가 도전 가능하게 연결되도록 인터포져의 상면에 노출된 도전수단에 적층용 입출력단자를 부착하는 방식을 적용함으로써, 웨이퍼 레벨의 팬 아웃 적층형 패키지를 제공할 수 있다.
도 1은 본 발명에 따른 웨이퍼 레벨 적층형 반도체 패키지 제조 방법을 설명하는 개략적 단면도,
도 2는 본 발명에 따른 웨이퍼 레벨 적층형 반도체 패키지를 나타내는 단면도,
도 3a 및 도 3b는 본 발명에 따른 웨이퍼 레벨 적층형 반도체 패키지의 구성중 인터포져의 배치 관계를 설명하는 평면도,
도 4는 종래의 반도체 패키지를 설명하는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상하방향으로 전기적 신호를 전달할 수 있는 인터포져를 구비하여 웨이퍼 레벨의 각 반도체 칩 주변에 배치하고, 인터포져의 상면에 적층용 입출력단자를 부착하여 적층 대상의 패키지를 도전 가능하게 적층시킬 수 있도록 함으로써, 웨이퍼 레벨의 적층형 팬 아웃 패키지를 제공하고자 한 것이다.
도 1 및 도 2를 참조하면, 상기 인터포져(20)는 상하방향으로 전기적 신호를 전달할 수 있도록 도전수단(22)이 형성된 것으로 채택된다.
바람직하게는, 상기 인터포져(20)로서 관통 실리콘 비아(22a)가 형성된 실리콘 칩(20a)을 사용하는 것이 좋고, 선택적으로 미도시되었지만 도전성 비아홀이 형성된 인쇄회로기판을 사용할 수 있다.
상기 인터포져(20)로서 채택되는 실리콘 칩(20a)은 웨이퍼 레벨의 반도체 칩과 동일한 재질이면서 상하방향으로 전기적 신호를 전달하는 다수개의 관통 실리콘 비아(22a)가 형성된다.
참고로, 상기 관통 실리콘 비아(22a)는 실리콘 칩(20a)에 상하방향으로 관통홀을 형성하고, 이 관통홀내에 도전성 충진재를 충진하여 이루어진 것이다.
여기서, 상기와 같이 구비된 인터포져를 이용하여 본 발명의 웨이퍼 레벨 팬 아웃 패키지를 제조하는 방법을 순서대로 설명하면 다음과 같다.
먼저, 도 1에서 보듯이 상면에 테이프(32)가 부착된 소정 면적의 캐리어(30)를 구비한다.
다음으로, 웨이퍼 상태에서 개개로 분리된 반도칩 칩(10)을 픽업 툴(미도시됨)을 이용하여 집어낸 다음, 픽업 툴이 캐리어(30)쪽으로 이송되어, 반도체 칩(10)을 테이프(32) 위에 부착시키는 동작이 이루어진다.
이때, 상기 캐리어(30)의 테이프(32) 위에 반도체 칩(10)들을 부착시킬 때, 반도체 칩(10)들 간의 간격이 일정한 간격으로 유지되도록 한다.
다음으로, 상기와 같이 도전수단(22)이 형성된 인터포져(20)를 구비하여, 각 반도체 칩(10)의 주변에 배치시키면서 테이프(32) 위에 부착하는 단계가 진행된다.
여기서, 본 발명의 이해를 돕기 위하여, 상기 인터포져(20)를 관통 실리콘 비아(22a)가 형성된 실리콘 칩(20a)으로 한정하여 설명하기로 한다.
상기 실리콘 칩(20)을 반도체 칩(10)의 주변에 배치시키면서 테이프(32) 위에 부착할 때, 적층 대상의 반도체 패키지가 갖는 신호 전달용 핀수를 고려하여 도 3a에 도시된 바와 같이 반도체 칩(10)의 사방면에 실리콘 칩(20a)을 배치하거나, 또는 도 3b에 도시된 바와 같이 반도체 칩(10)의 사방면중 선택된 양측면에만 실리콘 칩(20a)을 인접 배치시킬 수 있다.
즉, 적층 대상의 반도체 패키지가 갖는 신호 전달용 핀수가 많으면 반도체 칩(10)의 사방면에 실리콘 칩(20)을 인접 배치하고, 또는 적층 대상의 반도체 패키지가 갖는 신호 전달용 핀수가 적으면 반도체 칩(10)의 양측면에만 실리콘 칩(20a)을 인접 배치한다.
다음으로, 상기 인터포져(20)의 상면을 통해 노출된 도전수단(22) 즉, 실리콘 칩(20a)의 관통 실리콘 비아(22a)의 상면에 적층용 입출력단자(24)로서 솔더볼을 융착시키는 단계가 진행된다.
이어서, 몰딩 컴파운드 수지(12)에 의한 몰딩 단계가 진행된다.
즉, 상기 반도체 칩(10)들의 상면 및 적층용 입출력단자(24)의 하단부가 몰딩 컴파운드 수지(12)로 감싸여지도록 하고, 동시에 각 반도체 칩(10)과 인터포져(20) 간의 사이 공간이 몰딩 컴파운드 수지(12)로 채워지도록 하는 몰딩 단계가 진행된다.
이렇게 몰딩 단계가 종료되면, 상기 캐리어(30) 및 테이프(32)를 제거해줌으로써, 반도체 칩(10)의 본딩패드(11)가 존재하는 저면과, 실리콘 칩(20a)의 저면과, 반도체 칩(10)과 실리콘 칩(20a) 사이공간에 채워진 몰딩 컴파운드 수지(12)의 저면이 외부로 노출되는 상태가 된다.
다음으로, 상기 반도체 칩(10)의 본딩패드(11)로부터 원하는 위치까지 재배선라인(14, RDL: Redistribution layer)을 연장 형성시키는 재배선 작업이 진행된다.
즉, 도 1에 도시된 바와 같이 반도체 칩(10)의 본딩패드(11)로부터 반도체 칩(10)의 저면중 원하는 위치까지, 또 반도체 칩(10)의 본딩패드(11)로부터 인터포져(20)의 저면중 원하는 위치까지, 그리고 반도체 칩(10)의 본딩패드(11)로부터 몰딩 컴파운드 수지(12)의 저면중 원하는 위치까지 일종의 금속배선라인인 재배선라인(14)을 연장 형성시키는 재배선 작업이 진행된다.
도 2에서, 도면부호 40 및 42는 패시베이션 막으로서, 재배선라인(14)을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선라인(14)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 재배선라인(14)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.
다음으로, 상기 재배선라인(14)의 끝단에 형성된 볼랜드(16)에 전자기기의 마더보드 등에 도전 가능하게 연결되는 마더보드 탑재용 입출력단자(18)로서 솔더볼을 융착시키는 단계가 진행된다.
최종적으로, 상기 인터포져(20)의 소잉라인 즉, 위에서 보았을 때 폭방향의 중앙부에서 길이방향을 따라 연장된 소잉라인을 따라, 블레이드와 같은 소잉수단을 이용하여 개개의 반도체 패키지로 분리하는 싱귤레이션 단계를 진행함으로써, 본 발명의 웨이퍼 레벨 적층형 팬 아웃 패키지가 완성된다.
즉, 상기와 같은 단계를 통하여, 반도체 칩(10) 및 이 반도체 칩(10)의 주변에 이격 배치된 인터포져(20)와, 인터포져(20)의 상면을 통해 노출된 도전수단(22)에 부착되는 적층용 입출력단자(24)와, 반도체 칩(10)의 상면을 감싸는 동시에 반도체 칩(10)과 인터포져(20) 간의 사이 공간에 채워지며 몰딩되는 몰딩 컴파운드 수지(12)와, 반도체 칩(10)의 본딩패드로부터 원하는 위치까지 연장 형성된 재배선라인(14)과, 재배선라인(14)의 끝단에 형성된 볼랜드(16)에 융착되는 전자기기 탑재용 입출력단자(18)를 포함하는 웨이퍼 레벨의 적층형 팬 아웃 반도체 패키지가 완성된다.
10 : 반도체 칩
11 : 본딩패드
12 : 몰딩 컴파운드 수지
14 : 재배선라인
16 : 볼랜드
18 : 탑재용 입출력단자
20 : 인터포져
20a : 실리콘 칩
22 : 도전수단
22a : 관통 실리콘 비아
24 : 적층용 입출력단자
30 : 캐리어
32 : 테이프

Claims (8)

  1. 반도체 칩(10)과;
    상기 반도체 칩(10)의 주변에 이격 배치되는 것으로서, 상하방향으로 전기적 신호를 전달하는 도전수단(22)이 형성된 인터포져(20)와;
    상기 인터포져(20)의 상면을 통해 노출된 도전수단(22)에 부착되는 적층용 입출력단자(24)와;
    상기 반도체 칩(10)의 상면을 감싸는 동시에 반도체 칩(10)과 인터포져(20) 간의 사이 공간에 채워지며 몰딩되는 몰딩 컴파운드 수지(12)와;
    상기 반도체 칩(10)의 본딩패드로부터 연장되되, 반도체 칩(10)의 저면과, 인터포져(20)의 저면과, 반도체 칩(10)과 인터포져(20) 사이에 채워진 몰딩 컴파운드 수지(12)의 저면에 걸쳐 연장 형성되는 재배선라인(14)과;
    상기 재배선라인(14)의 끝단에 형성된 볼랜드(16)에 융착되는 전자기기 탑재용 입출력단자(18);
    를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 인터포져(20)는 반도체 칩(10)의 사방면에 인접 배치되거나, 반도체 칩(10)의 양측면에 인접 배치되는 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 인터포져(20)는 도전수단(22)으로서 관통 실리콘 비아(22a)가 형성된 실리콘 칩(20a)으로 채택된 것임을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 인터포져(20)는 도전수단(22)으로서 비아홀이 형성된 인쇄회로기판으로 채택된 것임을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 적층용 입출력단자(24) 및 전자기기 탑재용 입출력단자(18)는 솔더볼로 채택된 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지.
  6. 상면에 테이프(32)가 부착된 캐리어(30)를 제공하는 단계와;
    웨이퍼 레벨에서 개개로 분리된 반도체 칩(10)들을 테이프(32) 위에 부착하되, 반도체 칩(10)들 간의 간격을 일정한 간격으로 이격시키며 부착하는 단계와;
    상하방향으로 전기적 신호를 전달하는 도전수단(22)이 형성된 인터포져(20)를 구비하여, 각 반도체 칩(10)의 주변에 배치시키면서 테이프(32) 위에 부착하는 단계와;
    상기 인터포져(20)의 상면을 통해 노출된 도전수단(22)에 적층용 입출력단자(24)를 융착시키는 단계와;
    상기 반도체 칩(10)들의 상면 및 적층용 입출력단자(24)의 하단부가 몰딩 컴파운드 수지(12)로 감싸여지는 동시에 각 반도체 칩(10)과 인터포져(20) 간의 사이 공간이 몰딩 컴파운드 수지(12)로 채워지게 하는 몰딩 단계와;
    상기 캐리어(30) 및 테이프(32)를 제거하는 단계와;
    상기 반도체 칩(10)의 본딩패드(11)로부터 반도체 칩(10)의 저면과, 인터포져(20)의 저면과, 반도체 칩(10)과 인터포져(20) 사이에 채워진 몰딩 컴파운드 수지(12)의 저면중 원하는 위치까지 재배선라인(14)을 연장 형성시키는 재배선 작업 단계;
    상기 재배선라인(14)의 끝단에 형성된 볼랜드(16)에 마더보드 탑재용 입출력단자(18)를 융착시키는 단계;
    를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지 제조 방법.
  7. 청구항 6에 있어서,
    상기 인터포져(20)를 배치할 때, 반도체 칩(10)의 사방면에 인접 배치시키거나, 반도체 칩(10)의 양측면에 인접 배치시키는 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지 제조 방법.
  8. 청구항 6에 있어서,
    상기 인터포져(20)의 중앙부를 상하로 소잉하여 개개의 반도체 패키지로 분리하는 싱귤레이션 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층형 반도체 패키지 제조 방법.
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