KR20220036598A - 반도체 패키지 장치 - Google Patents

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KR20220036598A
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bonding pads
redistribution
redistribution substrate
semiconductor package
substrate
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KR1020200119000A
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김동규
이석현
장연호
장재권
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삼성전자주식회사
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Abstract

본 발명에 따른 반도체 패키지 장치는 제1 반도체 패키지, 상기 제1 반도체 패키지 상의 제2 반도체 패키지, 및 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 제1 연결단자들을 포함한다. 상기 제1 반도체 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 반도체 칩, 및 상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함한다. 상기 상부 재배선 기판은 절연층, 상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들, 및 상기 재배선 패턴들 중 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함한다. 상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 제1 연결단자들과 접촉한다. 상기 상부 재배선 기판의 상면의 중심부로부터 상기 상부 재배선 기판의 상면의 외곽부로 갈수록, 상기 본딩 패드들의 각각의 직경은 감소하고, 상기 본딩 패드들의 각각의 두께는 증가한다.

Description

반도체 패키지 장치{SEMICONDUCTOR PACAKGE DEVICE}
본 발명은 반도체 패키지 장치에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 장치를 제공하는데 있다.
본 발명의 개념에 따른 반도체 패키지 장치는 제1 반도체 패키지, 상기 제1 반도체 패키지 상의 제2 반도체 패키지, 및 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 제1 연결단자들을 포함하고, 상기 제1 반도체 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 반도체 칩, 및
상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고, 상기 상부 재배선 기판은 절연층, 상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들, 및 상기 재배선 패턴들 중 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고, 상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 제1 연결단자들과 접촉하며, 상기 상부 재배선 기판의 상면의 중심부로부터 상기 상부 재배선 기판의 상면의 외곽부로 갈수록, 상기 본딩 패드들의 각각의 직경은 감소하고, 상기 본딩 패드들의 각각의 두께는 증가할 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 제1 반도체 패키지, 상기 제1 반도체 패키지 상의 제2 반도체 패키지, 및 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 연결단자들을 포함하고, 상기 제1 반도체 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 제1 반도체 칩, 및 상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고, 상기 상부 재배선 기판은 절연층, 상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들, 및 상기 재배선 패턴들 중의 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고, 상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 연결단자들과 접촉하며, 상기 상부 재배선 기판의 상면 및 상기 제2 반도체 패키지의 하면 사이의 이격거리는 상기 상부 재배선 기판의 상면의 중심부로부터 제2 상기 재배선 기판의 상면의 외곽부를 향하여 증가하고, 상기 본딩 패드들 중의 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 하면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 하면의 레벨의 차이는 상기 본딩 패드들 중 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 상면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 상면의 레벨의 차이보다 클 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 제1 반도체 패키지, 상기 제1 반도체 패키지 상의 제2 반도체 패키지, 및 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 제1 연결단자들을 포함하고, 상기 제1 반도체 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 반도체 칩, 상기 하부 재배선 기판 및 상기 반도체 칩 사이의 제2 연결단자들, 상기 하부 재배선 기판 상에 제공되고, 상기 반도체 칩의 측면과 이격되어 배치되는 복수개의 도전기둥들, 상기 반도체 칩과 상기 하부 재배선 기판 사이의 제2 연결단자들, 상기 제1 연결단자들을 덮는 언더필, 및 상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고, 상기 상부 재배선 기판은 절연층, 상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들, 및 상기 재배선 패턴들 중 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고, 상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 제1 연결단자들과 접촉하며, 상기 상부 재배선 기판의 상면의 중심부로부터 상기 상부 재배선 기판의 상면의 외곽부로 갈수록, 상기 본딩 패드들의 각각의 직경은 감소하고, 상기 본딩 패드들의 각각의 두께는 증가할 수 있다.
본 발명에 따른 반도체 패키지 장치는 하부 패키지 및 하부 패키지 상의 상부 패키지, 이들 사이의 연결단자들을 포함하는 패키지 온 패키지(package on package)구조를 가진다. 특히 하부 패키지는 그 상부에 재배선 기판을 가지고, 상기 재배선 기판 상에는 본딩 패드들이 제공된다. 상기 본딩 패드들은 상기 재배선 기판의 상면의 중심부로부터 상면의 외곽부로 갈수록 두께가 증가함으로써, 하부 패키지 또는/및 상부 패키지에 워페이지(warpage)가 발생하더라도 연결단자와 접촉함으로써 신뢰성이 증가할 수 있다.
도 1a는 본 발명의 개념에 따른 실시예들에 따른 반도체 패키지 장치를 도시한 평면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 1c는 도 1b의 aa의 확대도이다.
도 2a는 도 1a의 반도체 패키지 장치에 워페이지가 발생된 상태를 나타내는 개념도이다.
도 2b는 도 2a의 bb의 확대도이다.
도 3은 도 1a의 I-I'에 대응되는 일부 실시예들에 따른 반도체 패키지 장치를 도시한 단면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4h, 도 4j, 도 4k, 및 도 4l은 도 1b에 따른 반도체 패키지 장치의 제조과정을 나타내는 단면도들이다.
도 4g는 도 4f의 cc의 확대도이다.
도 4i는 도 4h의 dd의 확대도이다.
도 5는 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다.
도 6은 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 개념에 따른 실시예들에 따른 반도체 패키지 장치(1)를 도시한 평면도이다. 도 1b는 도 1a의 I-I'에 따른 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 1b의 일부 구성요소들은 도 1a에서 생략되었다.
도 1a 및 도 1b를 참조하면, 본 발명에 따른 반도체 패키지 장치(1)는 제1 반도체 패키지(PK1) 및 제1 반도체 패키지(PK1) 상의 제2 반도체 패키지(PK2)를 포함할 수 있다. 상기 반도체 패키지 장치(1)는 패키지 온 패키지(package on package) 구조를 가질 수 있다.
제1 반도체 패키지(PK1)는 하부 재배선 기판(1000), 제1 반도체 칩(700), 상부 재배선 기판(2000), 도전 기둥들(930), 제1 몰딩 부재(750)를 포함할 수 있다.
하부 재배선 기판(1000)은 차례로 적층된 제1 감광성 절연층(10), 제1 재배선 층(100), 제2 재배선 층(200) 및 제3 재배선 층(300)을 포함할 수 있다. 도 1a에서는 하부 재배선 기판(1000)이 3개의 재배선 층을 포함하는 것으로 도시하였으나, 이에 제한되지 않고 재배선 층은 더 추가되거나 생략될 수 있다.
하부 재배선 기판(1000)은 마주하는 제1 면(1000a) 및 제2 면(1000b)을 가질 수 있다. 하부 재배선 기판(1000)의 제1 면(1000a)에 평행한 방향은 제1 방향(D1)으로 정의한다. 하부 재배선 기판(1000)의 제1 면(1000a)에 평행하고, 상기 제1 방향(D1)과 수직한 방향은 제2 방향(D2)로 정의된다. 하부 재배선 기판(1000)의 제1 면(1000a)에 수직한 방향은 제3 방향(D3)으로 정의된다.
제1 감광성 절연층(10) 내에는 언더 범프 패턴들(910)이 개재될 수 있다. 제1 감광성 절연층(10)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 언더 범프 패턴(910)은 일 예로 구리를 포함할 수 있다.
제1 재배선 층(100)은 제1 재배선 패턴들(110) 및 제1 절연층(120)을 포함할 수 있다. 제2 재배선 층(200)은 제2 재배선 패턴들(210) 및 제2 절연층(220)을 포함할 수 있다. 제3 재배선 층(300)은 제3 재배선 패턴들(310) 및 제3 절연층(320)을 포함할 수 있다.
제1 절연층(120), 제2 절연층(220) 및 제3 절연층(320)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
일부 실시예에 따르면, 제1 감광성 절연층(10), 및 제1 내지 제3 절연층(120, 220, 320) 사이에는 경계면이 관찰되지 않을 수 있다. 즉 제1 감광성 절연층(10), 및 제1 내지 제3 절연층(120, 220, 320)은 하나의 절연층으로 관찰될 수 있다.
제1 내지 제3 재배선 패턴들(110, 210, 310)의 각각은 시드/배리어 패턴(11) 및 도전 패턴(21)을 포함할 수 있다. 시드/배리어 패턴(11)은 구리/티타늄을 포함할 수 있다. 도전 패턴들(21)은 구리를 포함할 수 있다.
시드/배리어 패턴(11) 및 도전 패턴들(21) 사이에는 경계면이 관찰될 수 있다. 시드/배리어 패턴(11)은 도전 패턴(21) 하면에 국부적으로 제공될 수 있다. 즉, 시드/배리어 패턴(11)은 도전 패턴(21)의 측면 상에는 제공되지 않을 수 있다. 따라서, 도전 패턴들(21)의 각각의 하면은 시드/배리어 패턴(11)과 접촉하고, 도전 패턴들(21)의 각각의 측면은 절연층(120, 220, 320)과 접촉할 수 있다.
제1 내지 제3 재배선 패턴들(110, 210, 310)의 각각은 일체형으로 연결되는 비아 부분(V1) 및 배선 부분(L1)을 포함할 수 있다. 배선 부분(L1)은 상기 비아 부분(V1) 상에 제공되고, 비아 부분(V1)과 연결될 수 있다. 배선 부분(L1)은 비아 부분(V1)보다 더 큰 길이를 가질 수 있다. 배선 부분(L1)은 제1 방향(D1) 또는 제2 방향(D2)으로 연장된 장축을 가질 수 있다. 배선 부분(L1)은 제1 방향(D1) 또는 제2 방향(D2)과 나란하게 연장된 부분이고, 비아 부분(V1)은 배선 부분(L1)으로부터 하부 재배선 기판(1000)의 제2 면(1000b)을 향해 돌출된 부분일 수 있다. 비아 부분들(V1)은 각각 제1 감광성 절연층(10) 및 절연층들(120, 220, 320) 내의 비아홀들(VH)을 채울 수 있다. 제1 재배선 패턴들(110) 각각의 비아 부분(V1)은 각 언더 범프 패턴(910)의 상면과 접촉할 수 있다. 제2 재배선 패턴들(210) 각각의 비아 부분(V1)은 제1 재배선 패턴(110)의 배선 부분(L1)의 상면과 접촉할 수 있다. 제3 재배선 패턴들(310)의 각각의 비아 부분(V1)은 제2 재배선 패턴(210)의 배선 부분(L1)의 상면과 접촉할 수 있다.
제3 재배선 패턴들(310) 상에 제1 하부 본딩 패드들(611) 및 제2 하부 본딩 패드들(612)이 제공될 수 있다. 제1 하부 본딩 패드들(611) 및 제2 하부 본딩 패드들(612) 및 제3 재배선 패턴들(310) 사이에는 시드/배리어 패턴(11)이 개재될 수 있다. 제1 하부 본딩 패드들(611) 및 제2 하부 본딩 패드들(612)은 구리를 포함할 수 있다. 제1 하부 본딩 패드들(611)은 각각 후술할 도전 기둥들(930)과 접촉할 수 있고, 제2 하부 본딩 패드들(612)은 각각 제1 연결단자들(708)과 접촉할 수 있다.
제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 제1 반도체 칩(700)은 일 예로 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(700)의 제1 칩 패드(705)가 하부 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치될 수 있다.
제1 연결단자(708)가 제2 하부 본딩 패드(612) 및 제1 칩 패드(705)와 접촉하여, 제1 칩 패드(705) 및 제2 하부 본딩 패드(612)와 전기적으로 연결될 수 있다. 제1 반도체 칩(700)은 제1 연결단자(708)를 통하여 하부 재배선 기판(1000)과 전기적으로 연결될 수 있다. 제1 연결단자(708)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 제1 연결단자(708)는 주석(Sn), 은(Ag) 등과 같은 도전 물질을 포함할 수 있다.
도전 기둥들(930)이 하부 재배선 기판(1000) 상에 및 제1 몰딩 부재(750) 내에 제공될 수 있다. 도전 기둥(930)은 반도체 칩(700)과 옆으로 이격 배치될 수 있다. 도전 기둥(930)은 제1 하부 본딩 패드들(611)과 접촉할 수 있다. 도전 기둥(930)은 재배선 패턴들(110, 120, 130)을 통해 외부 접속 단자(908) 또는 제1 반도체 칩(700)과 전기적으로 연결될 수 있다. 도전 기둥(930)은 일 예로 구리를 포함할 수 있다.
제1 몰딩 부재(750)가 하부 재배선 기판(1000) 상에 형성되어 하부 재배선 기판(1000)을 덮을 수 있다. 제1 몰딩 부재(750)는 제3 절연층(320) 및 언더필(720)의 측면을 덮을 수 있다. 제1 몰딩 부재(750)는 도전 기둥(930)의 측벽을 덮되, 도전 기둥(930)의 상면을 노출시킬 수 있다. 제1 몰딩 부재(750)는 제1 반도체 칩(700)의 상면 및 양 측면을 덮을 수 있다.
제1 감광성 절연층(10) 상에는 외부 접속 단자들(908)이 배치될 수 있다. 외부 접속 단자들(908)은 각각 언더 범프 패턴(910)과 수직으로 중첩할 수 있다. 외부 접속 단자들(908)은 각각 언더 범프 패턴(910)과 접촉할 수 있다. 외부 접속 단자(908)는 언더 범프 패턴(910) 및 재배선 패턴들(110, 210, 310)을 통하여 제1 칩 패드(705)와 접속할 수 있다. 이에 따라, 외부 접속 단자(908)는 제1 칩 패드(705)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(908)는 복수로 제공되고, 외부 접속 단자들(908) 중 적어도 하나는 제1 반도체 칩(700)과 수직적으로 중첩되지 않을 수 있다. 이에 따라, 외부 접속 단자들(918)의 배치 자유도가 증가될 수 있다. 반도체 패키지 장치(1)는 칩 라스트 공정으로 형성된 팬 아웃 반도체 패키지 장치(1)일 수 있다.
상부 재배선 기판(2000)이 제1 몰딩 부재(750)의 상면 및 도전 기둥(930)의 상면 상에 배치될 수 있다.
상부 재배선 기판(2000)은 제2 감광성 절연층(20), 제4 재배선 층(400) 및 제5 재배선 층(500)을 포함할 수 있다. 상부 재배선 기판(2000)이 두 개의 재배선 층(400, 500)을 포함하는 것으로 도시하였으나, 상부 재배선 기판(2000)은 추가적으로 재배선 층을 더 포함하거나 재배선 층 하나가 생략될 수 있다. 제4 재배선 층(400)은 앞서 설명한 제1 재배선 층(100) 또는 제2 재배선 층(200)과 실질적으로 동일할 수 있다. 제5 재배선 층(500)은 앞서 설명한 제3 재배선 층(300)과 실질적으로 동일할 수 있다. 제4 재배선 층(400)은 제4 재배선 패턴들(410) 및 제4 절연층(420)을 포함할 수 있다. 제5 재배선 층(500)은 제5 재배선 패턴들(510) 및 제5 절연층(520)을 포함할 수 있다. 제5 재배선 층(500)은 최상부의 재배선 층일 수 있다. 제4 재배선 패턴들(410), 및 제5 재배선 패턴들(510)의 각각은 일체형으로 연결되는 비아 부분(V1) 및 배선 부분(L1)을 포함할 수 있다. 제4 재배선 패턴들(410)의 비아 부분(V1)은 도전 기둥(930)의 상면과 접촉하는 부분일 수 있다. 제5 재배선 패턴들(510)의 비아 부분(V1)은 제4 재배선 패턴(410)의 배선 부분(L1)의 상면과 접촉하는 부분일 수 있다.
제2 감광성 절연층(20), 제4 및 제5 절연층들(420, 520)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일부 실시예에 따르면, 제2 감광성 절연층(20), 제4 및 제5 절연층(420, 520) 사이에는 경계면이 관찰되지 않을 수 있다. 즉, 제2 감광성 절연층(20), 제4 절연층(420), 및 제5 절연층(520)은 하나의 절연층으로 관찰될 수 있다.
제5 재배선 패턴(510)의 배선 부분(L1) 상에 제1 상부 본딩 패드들(621), 제2 상부 본딩 패드들(622), 및 제3 상부 본딩 패드들(623)이 제공될 수 있다. 제5 재배선 패턴(510) 및 제1 내지 제3 상부 본딩 패드들(623) 사이에는 시드/배리어 패턴(11)이 개재될 수 있다. 제1 내지 제3 상부 본딩 패드들(621,622,623)에 관한 설명은 후술하도록 한다.
제2 반도체 패키지(PK2)가 상부 재배선 기판(2000) 상에 제공될 수 있다. 제2 반도체 패키지(PK2)는 패키지 기판(810), 제2 반도체 칩(800) 및 제2 몰딩 부재(850)를 포함할 수 있다. 패키지 기판(810)은 인쇄 회로 기판 또는 재배선 기판일 수 있다. 금속 패드(815, 817)가 패키지 기판(810)의 양 면 상에 제공될 수 있다.
제2 반도체 칩(800)은 일 예로 DRAM 또는 낸드 플래시와 같은 메모리 칩일 수 있다. 제2 반도체 칩(800)은 제1 반도체 칩(700)과 다른 종류의 반도체 칩일 수 있다. 제2 반도체 칩(800)의 일면에 배치된 제2 칩 패드(805)는 와이어 본딩 방식으로 패키지 기판(810)의 금속 패드(815)와 연결될 수 있다.
제2 연결단자(808)가 제1 반도체 패키지(PK1) 및 제2 반도체 패키지(PK2) 사이에 배치될 수 있다. 제2 연결단자(808)는 제1 내지 제3 상부 본딩 패드들(621, 622, 623) 및 금속 패드들(817)과 접촉할 수 있다.
제2 연결단자(808)는 제1 내지 제3 상부 본딩 패드들(621, 622, 623) 및 금속 패드들(817)과 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(PK2)가 상부 재배선 기판(2000), 제2 연결단자(808), 및 도전 기둥(930)을 통해 제1 반도체 칩(700) 및 외부 접속 단자(908)와 전기적으로 연결될 수 있다.
다시 도 1a를 참조하면, 제1 상부 본딩 패드들(621)은 상부 재배선 기판(2000)의 상면(2000a)의 중심부에 가장 인접하게 배치될 수 있다. 제3 상부 본딩 패드들(623)은 상부 재배선 기판(2000)의 상면(2000a)의 외곽부에 가장 인접하게 배치될 수 있다. 제1 상부 본딩 패드들(621)은 내측 상부 본딩 패드(621)로 명명될 수 있다. 제3 상부 본딩 패드들(623)은 외측 상부 본딩 패드(623)로 명명될 수 있다.
제1 내지 제3 상부 본딩 패드들(621, 622, 623)은 제1 방향(D1) 또는 제2 방향(D2)을 따라서 배열될 수 있다. 평면적 관점에서 노출된 제1 내지 제3 상부 본딩 패드들(621, 622, 623)의 각각의 상면은 원 또는 원에 가까운 형태일 수 있다. 일부 실시예에 따르면, 제1 내지 제3 상부 본딩 패드들(621, 622, 623)의 각각의 상면은 사각형 또는 사각형에 가까운 형태일 수 있다.
제1 상부 본딩 패드들(621)의 각각의 상면의 중심을 이은 연장선은 사각형일 수 있다. 제2 상부 본딩 패드들(622)의 각각의 상면의 중심을 이은 연장선, 제3 상부 본딩 패드들(623)의 각각의 상면의 중심을 이은 연장선 또한 마찬가지로 사각형일 수 있다. 제2 상부 본딩 패드들(622)은 제1 상부 본딩 패드들(621)을 둘러쌀 수 있고, 제3 상부 본딩 패드들(623)은 제2 상부 본딩 패드들(622)을 둘러쌀 수 있다.
도 1c는 도 1b의 aa의 확대도이다. 도 1a 내지 도 1c를 참조하면, 제1 내지 제3 본딩 패드들(621, 622, 623)은 제5 절연층(520)으로부터 노출된 상면 및 측면을 가질 수 있다. 제1 내지 제3 본딩 패드들(621, 622, 623)은 각각 연결 비아 부분(CV)을 포함할 수 있고, 연결 비아 부분(CV)은 제5 절연층(520) 내에 개재될 수 있다.
제1 상부 본딩 패드(621)는 차례로 적층된 제1 금속 패턴(621a), 및 제2 금속 패턴(621b)을 포함할 수 있다. 제2 상부 본딩 패드(622)는 차례로 적층된 제3 금속 패턴(622a) 및 제4 금속 패턴(622b)을 포함할 수 있다. 제3 본딩 패드(623)는 차례로 적층된 제5 금속 패턴(623a) 및 제6 금속 패턴(623b)을 포함할 수 있다. 제1 금속 패턴(621a), 제3 금속 패턴(622a), 및 제5 금속 패턴(623a)은 제1 금속 물질을 포함할 수 있고, 일 예로 구리를 포함할 수 있다. 제2 금속 패턴(621b), 제4 금속 패턴(622b) 및 제6 금속 패턴(623b)은 제2 금속 물질을 포함할 수 있고, 일 예로 니켈 및/또는 금을 포함할 수 있다.
제5 절연층(520)의 상부면으로부터 돌출된 제1 상부 본딩 패드(621)의 제1 두께(T1)는 상부 재배선 기판(2000)의 상면(2000a)으로부터 제1 상부 본딩 패드(621)의 상면까지의 제3 방향(D3)으로의 거리일 수 있다. 제5 절연층(520)의 상부면으로부터 돌출된 제2 상부 본딩 패드(622)의 제2 두께(T2)는 상면(2000a)으로부터 제2 상부 본딩 패드(622)의 상면까지의 제3 방향(D3)으로의 거리일 수 있다. 제5 절연층(520)의 상부면으로부터 돌출된 제3 본딩 패드(623)의 제3 두께(T3)는 상면(2000a)으로부터 제3 본딩 패드(623)의 상면까지의 제3 방향(D3)으로의 거리일 수 있다.
제2 두께(T2)는 제1 두께(T1)보다 클 수 있고, 제3 두께(T3)는 제2 두께(T2)보다 클 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 1배 초과 및 2배 미만일 수 있다. 내측 상부 본딩 패드(621)의 제1 두께(T1)는 2μm 내지 6μm이고, 외측 상부 본딩 패드(623)의 제3 두께(T3)는 7μm 내지 10μm일 수 있다. 일 예로 제1 두께(T1)는 5μm이고, 제2 두께(T2)는 7.5μm이고, 제3 두께(T3)는 10μm일 수 있다.
제3 금속 패턴(622a)의 두께는 제1 금속 패턴(621a)의 두께보다 클 수 있고, 제5 금속 패턴(623a)의 두께는 제3 금속 패턴(622a)의 두께보다 클 수 있다. 제4 금속 패턴(622b)의 두께는 제2 금속 패턴(621b)의 두께보다 클 수 있고, 제6 금속 패턴(623b)의 두께는 제4 금속 패턴(622b)의 두께보다 클 수 있다.
제1 상부 본딩 패드(621)는 제1 방향(D1)에 따른 제1 직경(W1)을 가질 수 있다. 제2 상부 본딩 패드(622)는 제1 방향(D1)에 따른 제2 직경(W2)을 가질 수 있다. 제3 본딩 패드(623)는 제1 방향(D1)에 따른 제3 직경(W3)을 가질 수 있다. 제2 직경(W2)은 제3 직경(W3)보다 클 수 있고, 제1 직경(W1)은 제2 직경(W2)보다 클 수 있다. 제1 직경(W1)은 제3 직경(W3)보다 1배 초과 2배 미만일 수 있다.
내측 상부 본딩 패드(621)의 제1 직경(W1)은 180 μm 내지 240 μm 이고, 외측 상부 본딩 패드(623)의 제3 직경(W3)은 100μm 내지 160μm일 수 있다. 일 예로 제1 직경(W1)은 240μm이고, 제2 직경(W2)은 200μm이고, 제3 직경(W3)은 160μm일 수 있다.
제1 내지 제3 상부 본딩 패드들(621, 622, 623)과 연결되는 제2 연결단자들(808)의 형상은 서로 다를 수 있다. 제2 연결단자들(808)은 일 예로 솔더 볼(solder ball)을 포함할 수 있다. 제2 연결단자들(808)의 각각의 중량은 실질적으로 동일할 수 있다.
도 2a는 도 1b의 반도체 패키지 장치에 워페이지가 발생된 상태를 나타내는 개념도이다. 도 2b는 도 2a의 bb의 확대도이다. 도 1b의 구성요소들 중 일부는 생략되었다. 도 1a 내지 도 1c를 통하여 설명하였던 내용은 이하 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 제1 반도체 패키지(PK1) 및 제2 반도체 패키지(PK2)에 워페이지(warpage)가 발생할 수 있다. 일 예로 제1 반도체 패키지(PK1)에 크라이 워페이지(crywarpage)가 발생하고, 제2 반도체 패키지(PK2)에 스마일 워페이지(smile warpage)가 발생할 수 있다. 상부 재배선 기판(2000)의 상면(2000a) 및 제2 반도체 패키지(PK2) 사이의 이격거리(P)는 상부 재배선 기판(2000)의 상면(2000a)의 중심부로부터 상부 재배선 기판(2000)의 상면(2000a)의 외곽부를 향하여 증가할 수 있다. 상부 재배선 기판(2000)의 상면(2000a)의 중심부의 레벨은 상부 재배선 기판(2000)의 상면(2000a)의 외곽부의 레벨보다 높을 수 있다. 내측 상부 본딩 패드(621)와 인접한 부근에서의 상부 재배선 기판(2000)의 상면(2000a) 및 제2 반도체 패키지(PK2) 사이의 제1 이격거리(P1)는 외측 상부 본딩 패드(623)와 인접한 부근에서의 상부 재배선 기판(2000)의 상면(2000a) 및 제2 반도체 패키지(PK2) 사이의 제2 이격거리(P2)보다 작을 수 있다.
워페이지가 발생함에 따라서, 제1 내지 제3 상부 본딩 패드들(621, 622, 623)은 상부 재배선 기판(2000)의 상면(2000a)을 따라 기울어지게 배치될 수 있다. 내측 상부 본딩 패드(621)의 하면(B1)의 최하부의 레벨은 외측 상부 본딩 패드(623)의 하면(B2)의 최하부의 레벨보다 높을 수 있다. 내측 상부 본딩 패드(621)의 상면(U1)의 최상부의 레벨은 외측 상부 본딩 패드(623)의 상면(U2)의 최상부의 레벨과 같거나 이와 다를 수 있다. 내측 상부 본딩 패드(621)의 하면(B1)의 최하부의 레벨과 외측 상부 본딩 패드(623)의 하면(B2)의 최하부의 레벨의 차이는 내측 상부 본딩 패드(621)의 상면(U1)의 최상부의 레벨과 외측 상부 본딩 패드(623)의 상면(U2)의 최상부의 레벨의 차이보다 클 수 있다.
제조 공정 또는 이후의 공정에서 제1 반도체 패키지(PK1)에 워페이지가 발생할 수 있다. 특히, 하부 재배선 기판(1000)이 상부 재배선 기판(2000)보다 두꺼운 경우가 일반적임에 따라서, 하부 재배선 기판(1000)은 상부 재배선 기판(2000)보다 더 많은 절연 물질을 포함할 수 있다. 또한 언더필(720)도 제1 반도체 패키지(PK1)의 하부에 위치한다. 절연 물질의 경우 열팽창 계수가 큼에 따라서, 고온 공정 이후의 과정에서 제1 반도체 패키지(PK1)의 하부가 더 많이 수축됨으로써 크라이 워페이지가 발생할 수 있다.
본 발명의 개념에 따르면, 외측 상부 본딩 패드(623)의 두께(T3)가 내측 상부 본딩 패드(621)의 두께(T1)보다 큼으로써, 워페이지에 의해서 상부 재배선 기판(2000)의 상면(2000a) 및 제2 반도체 패키지(PK2) 사이의 이격거리(P)가 상부 재배선 기판(2000)의 상면(2000a)의 외곽부를 향하여 증가하더라도, 외측 본딩 패드(623)는 제2 연결단자(808)와 접촉할 수 있다. 따라서, 제2 연결단자(808) 및 외측 본딩 패드(623)를 통해서 제2 반도체 패키지(PK2)는 제1 반도체 패키지(PK1)와 전기적으로 연결됨으로써, 반도체 패키지 장치(1')의 신뢰성이 증가할 수 있다.
도 3은 도 1a의 I-I'에 대응되는 일부 실시예들에 따른 반도체 패키지 장치(2)를 도시한 단면도이다. 도 1a 내지 도 1c를 통하여 설명한 것과 중복되는 내용은 생략하기로 한다.
도 3을 참조하면, 제1 반도체 칩(700) 및 하부 재배선 기판(1000) 사이의 언더필(720)은 제1 언더필(720)로 명명될 수 있다. 상부 재배선 기판(2000) 및 제2 반도체 패키지(PK2) 사이에 제2 언더필(820)이 개재될 수 있다. 제2 언더필(820)은 제1 내지 제3 상부 본딩 패드(621, 622, 623)의 상면 및 측면을 덮을 수 있다. 제2 언더필(820)은 제2 연결단자들(808)의 측면을 덮을 수 있다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4h, 도 4j, 도 4k, 및 도 4l은 도 1b에 따른 반도체 패키지 장치의 제조과정을 나타내는 단면도들이다. 도 4g는 도 4f의 cc의 확대도이다. 도 4i는 도 4h의 dd의 확대도이다. 도 1a 내지 도 1c와 중복되는 설명은 생략된다.
도 4a를 참조하면, 접착층(AD)이 일면에 형성된 캐리어 기판(CR)이 제공될 수 있다. 제1 시드층(11a)이 캐리어 기판(CR) 상에 형성되어 접착층(AD)의 상면을 덮을 수 있다. 제1 시드층(11a)은 증착 공정에 의해 형성될 수 있다. 접착층(AD)은 제1 시드층(11a)을 캐리어 기판(CR)에 부착시킬 수 있다.
제1 포토 마스크 패턴(PM1)이 제1 시드층(11a)의 상면 상에 형성될 수 있다. 제1 포토 마스크 패턴(PM1)은 언더 범프 패턴(910)의 형성 공간을 정의하는 개구를 포함할 수 있다. 제1 포토 마스크 패턴(PM1)은 포토레지스트 층(photoresist layer)의 형성, 노광, 현상 형성을 거쳐서 형성될 수 있다. 제1 포토 마스크 패턴(PM1)에 의하여, 제1 시드층(11a)이 노출될 수 있다. 언더 범프 패턴(910)이 상기 개구 내에 제1 시드층(11a)을 전극으로 사용하는 전기 도금 공정을 실시하여 형성될 수 있다.
도 4b를 참조하면, 제1 포토 마스크 패턴(PM1)이 제거될 수 있다. 이어서 언더 범프 패턴(910)을 덮는 제1 감광성 절연층(10)이 형성될 수 있다. 제1 감광성 절연층(10)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 감광성 절연층(10)은 노광 및 현상 공정에 의해서, 제1 재배선 패턴(110)의 비아 부분(V1)을 정의하는 비아홀(VH)을 가지도록 패터닝될 수 있다. 비아홀(VH)은 언더 범프 패턴(910)의 상면을 노출시킬 수 있다. 제1 감광성 절연층(10)의 경화 공정이 이루어질 수 있다. 제2 시드/배리어 층(11b)이 제1 감광성 절연층(10)의 상면을 덮게끔 형성될 수 있다. 제2 포토 마스크 패턴(PM2)이 제2 시드/배리어 층(11b) 상에 형성될 수 있다. 제2 포토 마스크 패턴(PM2)은 후술할 제1 재배선 패턴(110)의 배선 부분(L1)이 형성되는 영역을 정의할 수 있다. 이어서 제2 시드/배리어 층(11b) 상에 도전 패턴(21)이 전기 도금 방식으로 형성될 수 있다.
도 4c를 참조하면, 제2 포토 마스크 패턴(PM2)이 제거될 수 있다. 이어서 제2 시드/배리어 층(11b)이 식각되어, 시드/배리어 패턴(11)이 형성될 수 있다. 동시에 도전 패턴(21) 및 시드/배리어 패턴(11)을 포함하는 제1 재배선 패턴(110)이 형성될 수 있다. 제2 시드/배리어 층(11b)은 도전 패턴(21)과 수직으로 중첩되는 부분을 제외하고, 나머지 부분은 제거될 수 있다. 상기 식각 공정은 일 예로 습식 식각 공정 일 수 있다.
도 4d를 참조하면, 제1 재배선 패턴(110) 및 제1 감광성 절연층(10)을 덮는 제1 절연층(120)이 형성될 수 있다. 제1 절연층(120)은 제1 감광성 절연층(10)이 형성된 방법과 실질적으로 동일하게 형성될 수 있다. 제1 재배선 패턴(110) 및 제1 절연층(120)을 포함하는 제1 재배선 층(100)이 형성될 수 있다. 이어서 제2 재배선 층(200) 및 제3 재배선 층(300) 이 제1 재배선 층(100)이 형성된 것과 실질적으로 동일하게 형성될 수 있다.
제3 재배선 층(300) 상에 제1 하부 본딩 패드들(611) 및 제2 하부 본딩 패드들(612)이 형성될 수 있다. 제1 하부 본딩 패드(611) 및 제2 하부 본딩 패드들(612)은 앞서 설명한 포토 마스크 패턴을 이용한 전기 도금 방식으로 형성될 수 있다. 이에 하부 재배선 기판(1000)이 형성될 수 있다.
도 4e를 참조하면, 각각의 제1 하부 본딩 패드들(611)의 상에 도전 기둥들(930)이 형성될 수 있다. 도전 기둥들(930)은 도전 기둥(930)이 형성될 영역을 정의하는 포토 레지스트 패턴(미도시)의 형성, 도전 물질의 충진, 포토 레지스트 패턴의 제거과정을 포함할 수 있다.
이어서 제1 반도체 칩(700)의 제1 칩 패드(705)가 하부 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치될 수 있다. 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치되는 과정을 열 압착 공정일 수 있다. 제1 연결단자들(708)의 각각은 제2 하부 본딩 패드(612)의 상면에 부착될 수 있다. 제1 반도체 칩(700) 및 하부 재배선 기판(1000) 사이를 채우는 언더필(720)이 형성될 수 있다. 하부 재배선 기판(1000)의 상면, 제1 반도체 칩(700)의 상면 및 측면, 도전 기둥(930)의 측면울 덮는 제1 몰딩 부재(750)가 형성될 수 있다.
도 4f를 참조하면, 제1 몰딩 부재(750) 상에 제2 감광성 절연층(20), 제4 재배선 층(400) 및 제5 재배선 층(500)이 차례로 형성될 수 있다. 제2 감광성 절연층(20)은 앞서 제1 감광성 절연층(10)이 형성된 방법과 실질적으로 동일하게 형성될 수 있다. 제4 재배선 층(400) 및 제5 재배선 층(500)은 제1 내지 제3 재배선 층(100, 200, 300)이 형성된 방법과 실질적으로 동일하게 형성될 수 있다. 제3 재배선 층(300) 상에 제3 시드/배리어 층(11c)및 제3 포토 마스크 패턴(PM3)이 형성될 수 있다.
도 4f 및 도 4g를 참조하면, 제3 포토 마스크 패턴(PM3)은 복수개의 제1 개구들(OP1), 제2 개구들(OP2), 및 제3 개구들(OP3)을 포함할 수 있다. 제1 내지 제3 개구들(OP1~OP3)은 제3 시드/배리어 층(11c)을 노출시킬 수 있다. 제1 개구(OP1)의 직경(W1)은 도 1c의 제1 상부 본딩 패드(621)의 제1 직경(W1)에 대응될 수 있다. 제2 개구(OP2)의 직경(W2)은 도 1c의 제2 상부 본딩 패드(622)의 제2 직경(W2)에 대응될 수 있다. 제3 개구(OP3)의 직경(W3)은 도 1c의 제3 본딩 패드(623)의 제3 직경(W3)에 대응될 수 있다. 제2 개구(OP2)의 제2 직경(W2)은 제1 개구(OP1)의 제1 직경(W1)보다 클 수 있고, 제3 개구(OP3)의 제3 직경(W3)은 제2 개구(OP2)의 제2 직경(W2)보다 클 수 있다.
도 4h를 참조하면, 전기 도금 방식을 이용하여, 제1 상부 본딩 패드(621), 제2 상부 본딩 패드(622), 및 제3 본딩 패드(623)가이 제3 시드/배리어 층(11c) 상에 형성될 수 있다.
도 4h 및 도 4i를 참조하면, 제1 내지 제3 개구(OP1~OP3) 내에 각각 제1 상부 본딩 패드(621), 제2 상부 본딩 패드(622), 및 제3 상부 본딩 패드(623)가 형성될 수 있다.
전기 도금 공정에서, 환원되는 도금(또는 형성되는 도금막)의 두께는 표면적에 반비례 한다. 즉, 제3 개구(OP3)를 통하여 노출되는 제3 시드/배리어 층(11c)의 표면적은, 제2 개구(OP2)를 통하여 노출되는 제3 시드/배리어 층(11c)의 표면적보다 클 수 있다. 제2 개구(OP2)를 통하여 노출되는 제3 시드/베리어 층(11c)의 표면적은 제1 개구(OP1)를 통하여 노출되는 제3 시드/베리어 층(11c)의 표면적보다 클 수 있다.
그 결과 제3 상부 본딩 패드(623)의 두께(T3)는 제2 상부 본딩 패드(622)의 두께(T2)보다 클 수 있고, 제2 상부 본딩 패드(622)의 두께(T2)는 제1 상부 본딩 패드(621)의 두께(T1)보다 클 수 있다.
구체적으로, 제1 내지 제3 개구들(OP1~OP3) 내에 각각 제1 내지 제3 금속 패턴들(621a, 622a, 623a)이 형성될 수 있다. 이어서 제1 내지 제3 금속 패턴들(621a, 622a, 623a)의 각각의 상에 제4 내지 제6 금속 패턴들(621b, 622b, 623b)가 형성될 수 있다.
본 발명의 개념에 따르면, 상부 본딩 패드들(621, 622, 623)을 형성하는 과정에서, 개구들(OP1~OP3)의 크기를 서로 다르게 함으로써, 상부 본딩 패드들(621, 622, 623)의 두께를 다르게 조절하는 것이 용이할 수 있다.
도 4j를 참조하면, 제3 포토 마스크 패턴(MP3)이 제거될 수 있다. 이어서 제3 시드/배리어 층(11c)이 습식 식각 공정을 통하여 패터닝됨으로써, 시드/배리어 패턴(11)이 형성될 수 있다.
도 4k를 참조하면, 캐리어 기판(CR), 접착층(AD), 및 제1 시드층(11a)이 제거될 수 있다. 제1 시드층(11a)의 제거는 식각 공정일 수 있다. 제1 시드층(11a)이 제거됨으로써, 언더 범프 패턴들(910)이 노출될 수 있다. 노출된 언더 범프 패턴들(910) 상에 외부 접속 단자들(908)이 형성될 수 있다. 하부 재배선 기판(1000)에서 상부 재배선 기판(2000)의 방향으로 일점 쇄선을 따라서, 싱귤레이션 공정이 이루어질 수 있다. 싱귤레이션 공정 결과, 제1 반도체 패키지(PK1)가 형성될 수 있다.
도 4l 및 도 1b를 참조하면, 제2 반도체 패키지(PK2)가 제1 반도체 패키지(PK1) 상에 부착될 수 있다. 제2 연결단자들(808)은 제1 내지 제3 상부 본딩 패드들(621, 622, 623)에 접촉할 수 있고, 접촉되는 과정은 열 압착 공정일 수 있다.
본 발명의 개념에 따르면, 상부 재배선 기판(2000)의 상면(2000a)의 중심부로부터 상기 상부 재배선 기판(2000)의 상면(2000a)의 외곽부로 갈수록, 상부 본딩 패드들(621, 622 623)의 각각의 두께는 증가할 수 있다.
도 4k의 외부 접속 단자들(908)의 형성 공정, 제2 반도체 패키지(PK2)의 부착 공정 또는 그 후속 공정 등의 열처리 공정 후에, 제1 반도체 패키지(PK1)에는 도 2a와 같이 워페이지가 발생할 수 있다. 워페이지가 발생하더라도 외측 본딩 패드(623)의 두께(T3)가 충분히 큼에 따라서, 외측 본딩 패드(623)는 외부 접속 단자들(908)과 접촉할 수 있고, 반도체 패키지 장치의 신뢰성이 증가할 수 있다.
도 5는 일부 실시예들에 따른 반도체 패키지 장치(3)를 도시한 단면도이다. 도 1a 내지 도 1c와 중복되는 설명은 생략될 수 있다. 도 5에 따른 반도체 패키지 장치(3)는 칩 퍼스트 공정으로 형성된 팬 아웃 반도체 패키지 장치(3)일 수 있다.
도 5를 참조하면, 제1 반도체 칩(700) 및 하부 재배선 기판(1000)은 도 1의 연결단자(708) 없이 전기적으로 연결될 수 있다. 하부 재배선 기판(1000)은 제1 반도체 칩(700)의 일 면(700b)을 기준으로 차례로 적층되는 제1 감광성 절연층(10), 제1 재배선 층(100), 제2 재배선 층(200), 및 제3 재배선 층(300)을 포함할 수 있다.
제1 반도체 칩(700) 및 상부 재배선 기판(2000) 사이에는 접착 필름(740)이 개재될 수 있다. 접착 필름(740)은 일 예로 다이 어태치 필름(DAF: Die Attach Film)일 수 있다.
제1 재배선 패턴들(110)은 재배선 패턴들(110, 210, 310) 중 최상부에 위치한 재배선 패턴들일 수 있다. 제1 재배선 패턴(110)은 하부 재배선 기판(1000)의 제1 면(1000a)에 가장 인접하게 배치된 재배선 패턴일 수 있다.
제3 재배선 패턴들(310)은 재배선 패턴들(110, 210, 310) 중 최하부에 위치한 재배선 패턴들일 수 있다. 제3 재배선 패턴들(310)은 하부 재배선 기판(1000)의 제2 면(1000b)에 가장 인접하게 배치된 재배선 패턴일 수 있다.
제1 감광성 절연층(10)은 제1 칩 패드(705) 및 도전 기둥(930)의 하부의 패드 부분을 노출시키는 비아홀들(VH)을 포함할 수 있다. 제1 재배선 패턴들(110)은 비아홀들(VH)을 채우고, 제1 감광성 절연층(10) 상에 제공될 수 있다. 제1 재배선 패턴들(110)의 비아 부분들(V1) 중 일부는 제1 칩 패드(705)에 접촉할 수 있고, 나머지 일부는 도전 기둥(930)의 하부의 패드 부분에 접촉할 수 있다. 제3 재배선 패턴들(310)의 일부의 배선 부분(L1) 상에 언더 범프 패턴(910)이 제공될 수 있다.
제1 내지 제3 상부 접속 단자들(621,622,623)의 각각의 직경(W1~W3)은 각각의 두께(T1~T3)의 관계는 도 1b에서 설명한 것과 동일하다.
도 6은 일부 실시예들에 따른 반도체 패키지 장치(4)를 도시한 단면도이다. 도 1a 내지 도 1c와 중복되는 설명은 생략될 수 있다. 반도체 패키지 장치(4)는 칩 퍼스트 공정으로 형성된 팬 아웃 반도체 패키지 장치(4)일 수 있다.
도 6을 참조하면, 일부 실시예들에 따른 반도체 패키지 장치(4)는 연결 기판(901)을 포함하는 제1 반도체 패키지(PK1)를 포함할 수 있다. 연결 기판(901)은 그 내부를 관통하는 홀(990)을 가질 수 있다. 홀(990)은 하부 재배선 기판(1000)의 중심부에 위치할 수 있다. 제1 반도체 칩(700)은 홀(990)의 내부에 제공될 수 있다. 연결 기판(901)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 일 예로, 연결 기판(901)은 인쇄 회로 기판 내에 홀(990)을 형성하여 제조될 수 있다. 연결 기판(901)은 베이스 층(905) 및 도전 구조체(920)를 포함할 수 있다.
베이스 층(905)은 절연물질을 포함할 수 있다. 예를 들어, 베이스 층들(905)의 각각은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 일 예로 베이스 층들(905)은 유리 섬유가 함침된 폴리머를 포함할 수 있다.
홀(990)은 베이스 층들(905)을 관통할 수 있다. 도전 구조체(920)는 제1 패드(921), 도전 배선(923), 비아들(924), 및 제2 패드(922)를 포함할 수 있다.
제1 패드(921)는 연결 기판(901)의 하면 상에 제공될 수 있다. 도전 배선(923)은 베이스 층들(905) 사이에 개재될 수 있다. 비아들(924)은 베이스 층들 (905)을 관통하여 도전 배선(923)과 접속할 수 있다. 제2 패드(922)는 연결 기판(901)의 상면 상에 배치되며, 비아들(924) 중에서 어느 하나와 접속할 수 있다. 제2 패드(922)는 비아들(924) 및 도전 배선(923)을 통해 제1 패드(921)와 전기적으로 연결될 수 있다.
제2 패드(922)는 제1 패드(921)와 수직 방향으로 정렬되지 않을 수 있다. 제2 패드(922)의 개수 또는 배치는 제1 패드(921)의 개수 또는 배치와 다를 수 있다. 도전 구조체(920)는 금속을 포함할 수 있다. 도전 구조체(920)는 예를 들어 구리, 알루미늄, 금, 납, 스테인레스 스틸, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 몰딩 부재(750)가 제1 반도체 칩(700) 및 연결 기판(901) 사이의 갭을 채울 수 있다. 상부 홀(970)이 제1 몰딩 부재(750) 상에 제공되어 도전 구조체(920)의 제2 패드(922)를 노출 시킬 수 있다. 실시예들에 따르면, 도전부(940)가 상부 홀(970) 내에 제공되어 상부 홀(970)을 채울 수 있다. 도전부(940)는 예를 들어 금속을 포함할 수 있다.
하부 재배선 기판(1000)은 제1 몰딩 부재(750)의 하면 상에 제공될 수 있다. 하부 재배선 기판(1000)은 제1 감광성 절연층(10)을 포함할 수 있고, 제1 감광성 절연층(10)은 도전 구조체(920)의 제1 패드(921) 및 제1 칩 패드(705)를 노출시키는 비아홀(VH)을 포함할 수 있다. 제1 재배선 패턴(110)이 비아홀(VH)을 채우고 제1 감광성 절연층(10) 상에 제공될 수 있다.
상부 재배선 기판(2000)은 제1 몰딩 부재(750)의 상면 상에 제공될 수 잇다. 상부 재배선 기판(2000)은 제2 감광성 절연층(20)을 포함할 수 있고, 제2 감광성 절연층(20)은 도전부(940)를 노출시키는 비아홀(VH)을 가질 수 있다. 제4 재배선 패턴(410)은 상기 비아홀(VH)을 채우고, 제2 감광성 절연층(20) 상에 제공될 수 있다. 제4 재배선 패턴(410)은 도전부(940)와 접촉할 수 있다.
제1 내지 제3 상부 접속 단자들(621,622,623)의 각각의 직경(W1~W3)은 각각의 두께(T1~T3)의 관계는 도 1b에서 설명한 것과 동일하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
621: 제1 상부 본딩 패드
622: 제2 상부 본딩 패드
623: 제3 상부 본딩 패드

Claims (20)

  1. 제1 반도체 패키지;
    상기 제1 반도체 패키지 상의 제2 반도체 패키지; 및
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 제1 연결단자들을 포함하고,
    상기 제1 반도체 패키지는:
    하부 재배선 기판;
    상기 하부 재배선 기판 상의 반도체 칩; 및
    상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고,
    상기 상부 재배선 기판은:
    절연층;
    상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들; 및
    상기 재배선 패턴들 중의 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고,
    상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 제1 연결단자들과 접촉하며,
    상기 상부 재배선 기판의 상면의 중심부로부터 상기 상부 재배선 기판의 상면의 외곽부로 갈수록,
    상기 본딩 패드들의 각각의 직경은 감소하고,
    상기 본딩 패드들의 각각의 두께는 증가하는 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 절연층은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함하는 반도체 패키지 장치.
  3. 제1항에 있어서,
    상기 본딩 패드들은:
    상기 재배선 기판의 상면의 중심부에 인접한 내측 본딩 패드들; 및
    상기 재배선 기판의 외곽부에 인접한 외측 본딩 패드들을 포함하고,
    상기 외측 본딩 패드들은 상기 내측 본딩 패드들을 둘러싸고,
    상기 내측 본딩 패드들의 각각의 직경은 상기 외측 본딩 패드들의 각각의 직경보다 1 배 초과 내지 2배 미만인 반도체 패키지 장치.
  4. 제3항에 있어서,
    상기 절연층의 상부면으로부터 상기 외측 본딩 패드들의 각각의 두께는 상기 절연층의 상부면으로부터 상기 내측 본딩 패드들의 각각의 두께보다 1 배 초과 내지 2배 미만인 반도체 패키지 장치.
  5. 제3항에 있어서,
    상기 내측 본딩 패드들 및 상기 외측 본딩 패드들은 각각 차례로 적층된 제1 금속 패턴 및 제2 금속 패턴을 포함하고,
    상기 제1 금속 패턴은 구리를 포함하고,
    상기 제2 금속 패턴은 니켈 및 금을 포함하는 반도체 패키지 장치.
  6. 제5항에 있어서,
    상기 내측 본딩 패드들의 각각의 제1 금속 패턴의 두께는 상기 외측 본딩 패드들의 각각의 제1 금속 패턴의 두께보다 작고,
    상기 내측 본딩 패드들의 각각의 제2 금속 패턴의 두께는 상기 외측 본딩 패드들의 각각의 제2 금속 패턴의 두께보다 작은 반도체 패키지 장치.
  7. 제3항에 있어서,
    상기 내측 본딩 패드들의 각각의 직경은 180μm 내지 240 μm이고,
    상기 외측 본딩 패드들의 각각의 직경은 100μm 내지 160μm인 반도체 패키지 장치.
  8. 제3항에 있어서,
    상기 내측 본딩 패드들의 각각의 두께는 2μm 내지 6μm이고,
    상기 외측 본딩 패드들의 각각의 두께는 7μm 내지 10μm인 반도체 패키지 장치.
  9. 제1항에 있어서,
    상기 상부 재배선 기판의 상면 및 상기 제2 반도체 패키지의 하면 사이의 이격거리는 상기 상부 재배선 기판의 상면의 중심부로부터 제2 상기 재배선 기판의 상면의 외곽부를 향하여 증가하는 반도체 패키지 장치.

  10. 제1항에 있어서,
    상기 상부 재배선 기판의 상면의 중심부의 레벨은 상기 상부 재배선 기판의 상면의 외곽부의 레벨보다 높은 반도체 패키지 장치.
  11. 제1항에 있어서,
    상기 상부 재배선 기판 및 상기 제2 반도체 패키지 사이의 언더필을 더 포함하고,
    상기 언더필은 상기 제1 연결단자들의 각각의 측면 및 상기 본딩 패드들의 각각의 상면 및 측면을 덮는 반도체 패키지 장치.
  12. 제1항에 있어서,
    상기 하부 재배선 기판 및 상기 반도체 칩 사이의 제2 연결단자들; 및
    상기 하부 재배선 기판의 상면, 상기 반도체 칩의 하면, 및 제2 연결단자들의 각각의 측면을 덮는 언더필을 더 포함하는 반도체 패키지 장치.
  13. 제1 반도체 패키지;
    상기 제1 반도체 패키지 상의 제2 반도체 패키지; 및
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 연결단자들을 포함하고,
    상기 제1 반도체 패키지는:
    하부 재배선 기판;
    상기 하부 재배선 기판 상의 제1 반도체 칩; 및
    상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고,
    상기 상부 재배선 기판은:
    절연층;
    상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들; 및
    상기 재배선 패턴들 중의 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고,
    상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 연결단자들과 접촉하며,
    상기 상부 재배선 기판의 상면 및 상기 제2 반도체 패키지의 하면 사이의 이격거리는 상기 상부 재배선 기판의 상면의 중심부로부터 제2 상기 재배선 기판의 상면의 외곽부를 향하여 증가하고,
    상기 본딩 패드들 중의 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 하면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 하면의 레벨의 차이는
    상기 본딩 패드들 중 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 상면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 상면의 레벨의 차이보다 큰 반도체 패키지 장치.
  14. 제13항에 있어서,
    상기 상부 재배선 기판의 상면의 중심부의 레벨은 상기 상부 재배선 기판의 상면의 외곽부의 레벨보다 높은 반도체 패키지 장치.
  15. 제13항에 있어서,
    상기 제2 반도체 패키지는:
    패키지 기판; 및
    상기 패키지 기판 상의 제2 반도체 칩을 더 포함하고,
    상기 패키지 기판의 하면의 중심부의 레벨은 상기 패키지 기판의 하면의 외곽부의 레벨보다 낮은 반도체 패키지 장치.
  16. 제1 반도체 패키지;
    상기 제1 반도체 패키지 상의 제2 반도체 패키지; 및
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이의 복수개의 제1 연결단자들을 포함하고,
    상기 제1 반도체 패키지는:
    하부 재배선 기판;
    상기 하부 재배선 기판 상의 반도체 칩;
    상기 하부 재배선 기판 및 상기 반도체 칩 사이의 제2 연결단자들;
    상기 하부 재배선 기판 상에 제공되고, 상기 반도체 칩의 측면과 이격되어 배치되는 복수개의 도전기둥들;
    상기 반도체 칩과 상기 하부 재배선 기판 사이의 제2 연결단자들;
    상기 제1 연결단자들을 덮는 언더필; 및
    상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판을 포함하고,
    상기 상부 재배선 기판은:
    절연층;
    상기 절연층 내에 수직으로 적층되고, 배선 부분 및 비아 부분을 각각 포함하는 복수개의 재배선 패턴들; 및
    상기 재배선 패턴들 중의 최상부의 재배선 패턴 상의 복수개의 본딩 패드들을 포함하고,
    상기 본딩 패드들은 상기 절연층으로부터 노출되고, 상기 제1 연결단자들과 접촉하며,
    상기 상부 재배선 기판의 상면의 중심부로부터 상기 상부 재배선 기판의 상면의 외곽부로 갈수록,
    상기 본딩 패드들의 각각의 직경은 감소하고,
    상기 본딩 패드들의 각각의 두께는 증가하는 반도체 패키지 장치.
  17. 제16항에 있어서,
    상기 본딩 패드들 중의 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 하면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 하면의 레벨의 차이는
    상기 본딩 패드들 중의 상기 상부 재배선 기판의 상면의 외곽부에 위치한 본딩 패드들의 각각의 상면의 레벨 및 상기 상부 재배선 기판의 상면의 중심부에 위치한 본딩 패드들의 각각의 상면의 레벨의 차이보다 큰 반도체 패키지 장치.

  18. 제16항에 있어서,
    상기 본딩 패드들은:
    상기 재배선 기판의 상면의 중심부에 인접한 내측 본딩 패드들; 및
    상기 재배선 기판의 외곽부에 인접한 외측 본딩 패드들을 포함하고,
    상기 외측 본딩 패드들은 상기 내측 본딩 패드들을 둘러싸고,
    상기 외측 본딩 패드들은 상기 내측 본딩 패드들을 사이에 두고 이격하는 반도체 패키지 장치.
  19. 제18항에 있어서,
    상기 내측 본딩 패드들의 각각의 직경은 상기 외측 본딩 패드들의 각각의 직경보다 1 배 초과 내지 2배 미만이고,
    상기 외측 본딩 패드들의 각각의 두께는 상기 내측 본딩 패드들의 각각의 두께보다 1 배 초과 내지 2배 미만인 반도체 패키지 장치.
  20. 제18항에 있어서,
    상기 내측 본딩 패드들의 각각의 직경은 180 μm 내지 240μm이고,
    상기 외측 본딩 패드들의 각각의 직경은 100 μm 내지 160μm이고,
    상기 내측 본딩 패드들의 각각의 두께는 2μm 내지 6μm이고,
    상기 외측 본딩 패드들의 각각의 두께는 7μm 내지 10μm인 반도체 패키지 장치.

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