KR20220042028A - 반도체 패키지 - Google Patents

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KR20220042028A
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redistribution
chip
substrate
conductive
patterns
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KR1020200125174A
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석경림
이석현
장재권
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삼성전자주식회사
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
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    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Abstract

본 발명의 실시예들에 따른 반도체 패키지는 상면의 일부가 리세스된 제1 트렌치들을 갖는 재배선 기판; 상기 재배선 기판 상에 실장되는 제1 반도체칩; 상기 제1 반도체칩의 하면 상에 실장되는 커패시터 칩들; 및 상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되, 상기 재배선 기판은 상기 수직으로 적층된 절연층들; 상기 절연층들 내부에 제공되는 재배선 패턴들; 상기 커패시터 칩들 사이에 제공되는 스택 비아를 포함하되, 상기 스택 비아는 상기 재배선 패턴들 및 상기 제1 반도체칩과 연결될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 커패시터를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 상면의 일부가 리세스된 제1 트렌치를 갖는 재배선 기판; 상기 재배선 기판 상에 실장되는 제1 반도체칩; 상기 제1 반도체칩의 하면 상에 실장되는 커패시터 칩; 및 상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되, 상기 재배선 기판은 수직으로 적층된 절연층들; 상기 절연층들 내부에 제공되는 재배선 패턴들; 및 상기 제1 트렌치의 내부에 제공되며, 상기 제1 반도체칩과 수직으로 중첩되는 더미 재배선 패턴들을 포함하되, 상기 더미 재배선 패턴의 최상면은 상기 제1 트렌치의 바닥면보다 높은 레벨에 제공될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 상면의 일부가 리세스된 제1 트렌치들을 갖는 재배선 기판; 상기 재배선 기판 상에 실장되는 제1 반도체칩; 상기 제1 반도체칩의 하면 상에 실장되는 커패시터 칩들; 및 상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되, 상기 재배선 기판은 상기 수직으로 적층된 절연층들; 상기 절연층들 내부에 제공되는 재배선 패턴들; 상기 커패시터 칩들 사이에 제공되는 스택 비아를 포함하되, 상기 스택 비아는 상기 재배선 패턴들 및 상기 제1 반도체칩과 연결될 수 있다.
본 발명의 실시예들에 따르면, 상면의 일부가 리세스된 제1 트렌치들을 갖는 재배선 기판; 상기 재배선 기판의 하면 상에 제공되는 도전 단자; 상기 재배선 기판 상에 실장되고, 제1 칩패드들 및 제2 칩패드들을 포함하는 제1 반도체칩; 상기 제1 반도체칩의 상기 제2 칩패드들 상에 실장되고, 커패시터 칩패드들을 포함하는 커패시터 칩들; 상기 커패시터 칩들 및 상기 제2 칩패드들 사이에 개재되는 제1 연결 단자들; 및 상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되, 상기 재배선 기판은 상기 수직으로 적층된 절연층들; 상기 절연층들 내부에 제공되며, 배선 부분 및 비아 부분을 포함하는 재배선 패턴들; 상기 재배선 패턴들 중 최상부 재배선 패턴들의 배선 부분들 상에 제공되며, 상기 제1 반도체칩과 연결되는 상부 도전 패턴들; 상기 재배선 패턴들 중 최하부 재배선 패턴들의 비아 부분들 상에 제공되며 상기 도전 단자와 연결되는 하부 도전 패턴들; 상기 커패시트 칩들 사이에 제공되는 블로킹 절연 패턴; 및 상기 블로킹 절연 패턴을 관통하고, 상기 재배선 패턴들 상에 제공되는 스택 비아를 포함하되, 상기 스택 비아는 상기 재배선 패턴들 및 상기 제1 반도체칩과 연결될 수 있다.
본 발명에 따르면, 트렌치를 포함하는 재배선 기판 상에 반도체 칩이 실장될 수 있다. 반도체칩의 하면 상에 커패시터 칩이 제공될 수 있고, 상기 커패시터 칩은 상기 트렌치 내부에 제공될 수 있다. 이에 따라, 전원 신호의 노이즈를 효과적으로 제거할 수 있고, 집적도가 향상된 반도체 패키지가 제공될 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 2b 및 도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들로서, 도 2a의 A영역에 대응된다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 3b 및 도 3c는 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들로서, 도 3a의 A영역에 대응된다.
도 4는 도 2a의 B영역을 확대 도시한 도면이다.
도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 평면도이다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 9 및 도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도들로서, 도 8의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다.
도 11 내지 도 19는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 2b 및 도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들로서, 도 2a의 A영역에 대응된다.
도 1 및 도 2a를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(10)는 패키지 기판(800), 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 언더필막(300), 상부 몰딩막(360)을 포함할 수 있다.
패키지 기판(800)이 제공될 수 있다. 패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 제1 금속 패드(810), 제2 금속 패드(820), 및 금속 배선(830)을 포함할 수 있다. 금속 배선(830)은 패키지 기판(800) 내에 제공될 수 있다. 본 명세서에서 패키지 기판(800)과 접속한다는 것은 금속 배선(830)과 접속하는 것을 의미할 수 있다. 제1 금속 패드(810)는 패키지 기판(800)의 상면(800a) 상에 제공되어 금속 배선(830)과 전기적으로 연결될 수 있다. 제2 금속 패드(820)는 패키지 기판(800)의 하면(800b) 상에 제공되어 금속 배선(830)과 전기적으로 연결될 수 있다. 외부 접속 단자(840)가 제2 금속 패드(820)의 하면 상에 제공되어, 금속 배선(830)과 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자(840)를 통해 금속 배선(830)로 전달될 수 있다. 솔더볼이 외부 접속 단자(840)로 사용될 수 있다. 외부 접속 단자(840)는 솔더 물질과 같은 금속을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800)의 상면(800a) 상에 제공될 수 있다. 재배선 기판(100)은 하부 도전 패턴(110), 재배선 패턴들(120), 더미 재배선 패턴들(130), 상부 도전 패턴(140), 절연층들(101, 103, 105, 107), 블로킹 절연 패턴(BP), 및 스택 비아(SP)를 포함할 수 있다. 절연층들(101, 103, 105, 107)은 제1 내지 제4 절연층들(101, 103, 105, 107)을 포함할 수 있다. 재배선 기판(100)은 인터포저 기판으로도 명명될 수 있다.
하부 도전 패턴(110)이 제1 절연층(101) 내에 제공될 수 있다. 하부 도전 패턴(110)의 하면은 제1 절연층(101)에 덮이지 않을 수 있다. 이에 따라, 하부 도전 패턴(110)의 하면이 외부로 노출될 수 있다. 하부 도전 패턴(110)은 도전 단자(160)가 배치되는 위치를 정의할 수 있다. 하부 도전 패턴(110)은 도전 단자(160)의 패드로 기능할 수 있다. 하부 도전 패턴(110)은 금속 물질을 포함할 수 있다. 예를 들어, 하부 도전 패턴(110)은 구리, 텅스텐, 및/또는 티타늄을 포함할 수 있다. 하부 도전 패턴(110)은 복수 개로 제공될 수 있고, 하부 도전 패턴(110)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 본 명세서에서 제1 방향(D1)은 재배선 기판(100)의 하면(100b) 평행한 방향일 수 있다. 제2 방향(D2)은 재배선 기판(100)의 하면(100b)과 나란하되, 제1 방향(D1)과 교차하는 방향일 수 있다. 제3 방향(D1)은 제1 방향(D1) 및 제2 방향(D2)과 각각 수직한 방향일 수 있다.
제1 내지 제4 절연층들(101, 103, 105, 107)이 하부 도전 패턴들(110) 상에 제공될 수 있다. 제1 절연층(101)은 하부 도전 패턴들(110)의 상면들과 측면들을 덮을 수 있다. 제1 절연층(101)은 제1 내지 제4 절연층들(101, 103, 105, 107) 중 최절연층일 수 있다. 제1 절연층(101)의 하면은 재배선 기판(100)의 하면(100b)일 수 있다. 제1 절연층(101)의 하면은 하부 도전 패턴들(110)의 하면들과 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어, 제1 절연층(101)의 하면은 하부 도전 패턴들(110)의 하면들과 공면(coplanar)을 이룰 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨의 차이는 재배선 기판(100)의 하면(100b)과 수직한 방향에서 측정될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 포지티브 타입의 감광성 폴리머일 수 있으나, 이에 제약되지 않는다.
제2 절연층(103), 제3 절연층(105), 및 제4 절연층(107)이 제1 절연층(101) 상에 순차적으로 제공될 수 있다. 제2 절연층(103)은 제1 절연층(101)의 상면을 덮을 수 있다. 제3 절연층(105)은 제2 절연층(103)의 상면을 덮을 수 있다. 제4 절연층(107)은 제3 절연층(105)의 상면을 덮을 수 있다. 제4 절연층(107)의 상면은 재배선 기판(100)의 상면(100a)일 수 있다. 제1 절연층(101), 제2 절연층(103), 제3 절연층(105), 및 제4 절연층(107)은 서로 동일한 물질을 포함할 수 있다. 제2 절연층(103), 제3 절연층(105), 및 제4 절연층(107)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101)과 제2 절연층(103) 사이, 제2 절연층(103)과 제3 절연층(105) 사이, 및 제3 절연층(105)과 제4 절연층(107)의 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제1 절연층(101)의 측면, 제2 절연층(103)의 측면, 제3 절연층(105)의 측면, 및 제4 절연층(107)의 측면은 수직으로 정렬될 수 있다. 제1 재배선 기판(100)의 측면은 제1 절연층(101)의 측면, 제2 절연층(103)의 측면, 제3 절연층(105)의 측면, 및 제4 절연층(107)의 측면을 포함할 수 있다.
재배선 패턴들(120)이 하부 도전 패턴들(110) 각각의 상면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다. 재배선 패턴들(120)은 제1 내지 제4 절연층들(101, 103, 105, 107)의 내부에 제공될 수 있다. 재배선 패턴들(120)은 제1 내지 제4 절연층들(101, 103, 105, 107)에 의해 둘러싸일 수 있다.
재배선 패턴들(120) 각각은 배리어 패턴(121) 및 상기 배리어 패턴(121) 상에 제공되는 도전 패턴(123)을 포함할 수 있다. 도전 패턴(123)은 배리어 패턴(121) 상에 제공될 수 있다. 배리어 패턴(121)은 구리, 티타늄, 티타늄 질화물, 및/또는 탄탈륨 질화물을 포함할 수 있다. 도전 패턴(123)은 금속 물질 예를 들어, 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
재배선 패턴들(120) 각각은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 상기 배선 부분(120W)은 비아 부분(120V) 상에 제공되고, 비아 부분(120V)과 연결될 수 있다. 배선 부분(120W)은 비아 부분(120V) 보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 배선 부분(120W)은 제1 방향(D1)으로 나란하게 연장된 장축을 가질 수 있다. 배선 부분(120W)은 제1 방향(D1)과 나란한게 연장된 부분이고, 비아 부분(120V)은 배선 부분(120W)으로부터 재배선 기판(100)의 하면(100b)을 향해 돌출된 부분일 수 있다. 재배선 패턴들(120)은 비아 부분들(120V)이 재배선 기판(100)의 하면(100b)을 향하도록 정렬될 수 있다. 재배선 패턴들(120) 각각의 비아 부분(120V)은 하부 도전 패턴들(110) 중 어느 하나의 상면 또는 인접한 재배선 패턴들(120) 중 어느 하나의 배선 부분(120W)과 접촉할 수 있다. 재배선 패턴들(120) 각각의 배선 부분(120W)은 인접한 재배선 패턴들(120) 중 어느 하나의 비아 부분(120V), 상부 도전 패턴(150) 또는 더미 재배선 패턴(130)의 비아 부분(130V)과 접촉할 수 있다.
예를 들어, 하부 도전 패턴들(110)과 최인접한 재배선 패턴들(120)의 비아 부분들(120V)이 하부 도전 패턴들(110)의 상면과 각각 접촉할 수 있다. 상기 재배선 패턴들(120)의 도전 패턴들(123)은 하부 도전 패턴들(110)과 직접 접촉하지 않을 수 있다. 상기 재배선 패턴들(120)의 도전 패턴들(123) 및 하부 도전 패턴들(110)의 상면들 사이에 각각 배리어 패턴들(121)이 개재될 수 있다. 상기 배리어 패턴들(121)이 하부 도전 패턴들(110)의 상면과 직접 접촉할 수 있다. 다른 예로, 재배선 패턴들(120) 중 일부들의 비아 부분들(120V)은 인접한 재배선 패턴들(120)의 상면들과 각각 접촉할 수 있다.
비아 부분(120V) 및 배선 부분(120W) 각각은 배리어 패턴(121) 및 도전 패턴(123)을 포함할 수 있다. 제1 비아 부분(120V)의 배리어 패턴(121)은 제1 배선 부분(120W)의 배리어 패턴(121)과 경계면 없이 직접 연결될 수 있다. 배리어 패턴(121)은 비아 부분(120V)의 도전 패턴(123)의 바닥면 상에 제공되고, 비아 부분(120V)의 도전 패턴(123)의 측면과 인접한 절연층 사이 및 배선 부분(120W)의 도전 패턴(123)의 바닥면과 인접한 절연층 사이에 개재될 수 있다. 배리어 패턴(121)은 배선 부분(120W)의 도전 패턴(123)의 측면 및 상면 상으로 연장되지 않을 수 있다. 비아 부분(120V)의 도전 패턴(123)은 배선 부분(120W)의 도전 패턴(123)과 직접 연결될 수 있다.
상부 도전 패턴(150)이 인접한 재배선 패턴들(120) 상에 제공될 수 있다. 상부 도전 패턴(150) 각각은 배리어 패턴 및 상기 배리어 패턴 상에 배치되는 도전 패턴을 포함할 수 있다. 상부 도전 패턴(150)은 인접한 재배선 패턴들(120) 중 어느 하나와 연결되는 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함할 수 있다. 상기 패드 부분은 제4 절연층(107)에 의해 노출될 수 있다. 상부 도전 패턴(150)은 제1 연결 단자들(350)이 제공되는 위치를 정의할 수 있다. 상부 도전 패턴(150)은 인접한 재배선 패턴(120)과 접속할 수 있다. 보다 구체적으로, 상부 도전 패턴(150)은 인접한 재배선 패턴(120)의 도전 패턴(123)과 접촉할 수 있다. 상부 도전 패턴(150)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 도전 패턴(150)은 구리, 티타늄, 알루미늄, 텅스텐, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 적층된 제1 내지 제4 하부 절연층들(101, 103, 105, 107) 의 개수 및 재배선 패턴들(150)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
도 2a 및 도 2b를 함께 참조하면, 재배선 기판(100)은 제1 트렌치들(TR1)을 가질 수 있다. 제1 트렌치들(TR1)은 재배선 기판(100)의 상면(100a)이 리세스된 영역들일 수 있다. 제1 트렌치들(TR1)은 평면적 관점에서, 제1 반도체칩(210)과 중첩될 수 있다. 제1 트렌치들(TR1) 각각은 평면적 관점에서, 커패시터 칩들(400)과 중첩될 수 있다. 예를 들어, 하나의 제1 트렌치(TR1)의 내부에 대응되는 하나의 커패시터 칩(400)이 배치될 수 있다. 제1 트렌치들(TR1) 각각은 제2 절연층(103)의 상면(103a), 제3 절연층(105)의 측면(105c), 및 제4 절연층(107)의 측면(107c)을 노출시킬 수 있다. 제1 트렌치들(TR1) 각각의 바닥면(103a)은 제2 절연층(103)의 상면(103a)일 수 있고, 제1 트렌치들(TR1) 각각의 내측벽은 제3 절연층(105)의 측면(105c) 및 제4 절연층(107)의 측면(107c)을 포함할 수 있다. 제1 트렌치들(TR1) 각각의 바닥면(103a)은 커패시터 칩들(400) 각각의 하면(400b)과 수직으로 이격될 수 있다. 제1 트렌치들(TR1) 각각의 제1 방향으로의 폭(W2)은 커패시터 칩들 각각(400)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다. 제1 트렌치들(TR1) 각각의 제1 방향으로의 폭(W2)은 20 μm 이상 50 μm 이하일 수 있다. 제1 트렌치들(TR1) 각각의 제3 방향(D3)으로의 높이(H2)는 2 μm 이상 30 μm 이하일 수 있다. 재배선 기판(100)의 높이(H0)에 대한 상기 제1 트렌치들(TR1) 각각의 높이(H2)의 비는 0.1 이상 0.5 이하일 수 있다.
블로킹 절연 패턴(BP)이 상기 제1 트렌치들(TR) 사이에 제공될 수 있다. 보다 구체적으로, 블로킹 절연 패턴(BP)은 제1 트렌치들(TR)을 정의할 수 있다. 예를 들어, 제1 트렌치들(TR) 각각의 일 내측벽은 블로킹 절연 패턴(BP)의 측면(BPc)일 수 있다. 블로킹 절연 패턴(BP)은 커패시터 칩들(400) 사이에 배치될 수 있다. 블로킹 절연 패턴(BP)은 차례로 적층된 제1 블로킹 절연 패턴(105B) 및 제2 블로킹 절연 패턴(107B)을 포함할 수 있다. 제1 블로킹 절연 패턴(105B)은 제3 절연층(105)과 동시에 형성될 수 있고, 제2 블로킹 절연 패턴(107B)은 제4 절연층(107)과 동시에 형성될 수 있다. 블로킹 절연 패턴(BP)은 제1 내지 제4 절연층들(101, 103, 105, 107)과 동일한 물질을 포함할 수 있다.
스택 비아(SP)가 재배선 패턴들(120) 상에 제공될 수 있다. 보다 구체적으로, 스택 비아(SP)는 블로킹 절연 패턴(BP)를 관통할 수 있다. 스택 비아(SP)는 제1 반도체칩(210) 및 재배선 패턴들(120)과 전기적으로 연결될 수 있다. 즉, 제1 반도체칩(210)은 스택 비아(SP)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 스택 비아(SP)는 수직으로 적층된 복수 개의 도전 비아들(170)을 포함할 수 있다. 도전 비아들(170) 각각은 재배선 패턴들(120) 또는 상부 도전 패턴들(150)과 실질적으로 동일할 수 있다.
보다 구체적으로, 도전 비아들(170) 각각은 배선 부분 및 비아 부분을 포함할 수 있다. 상기 도전 비아들(170) 각각의 배선 부분은 비아 부분 상에 제공되고, 비아 부분과 연결될 수 있다. 배선 부분은 제1 방향(D1)과 나란한게 연장된 부분이고, 비아 부분은 배선 부분으로부터 재배선 기판(100)의 하면(100b)을 향해 돌출된 부분일 수 있다. 도전 비아들(170)은 비아 부분들이 재배선 기판(100)의 하면(100b)을 향하도록 정렬될 수 있다. 도전 비아들(170) 각각의 비아 부분은 인접한 도전 비아들(170)의 배선 부분 또는 인접한 재배선 패턴들(120) 중 어느 하나의 배선 부분(120W)과 접촉할 수 있다. 도전 비아들(170) 각각의 배선 부분은 인접한 도전 비아들(170) 중 어느 하나의 비아 부분 또는 제1 연결 단자들(350)과 접촉할 수 있다. 일 예로, 상기 도전 비아들(170) 중 최상부 도전 비아(170)의 상기 배선 부분은 상기 제1 연결 단자(350)와 접촉하고, 상기 도전 비아들(170) 중 최하부 도전 비아(170)의 상기 비아 부분은 상기 재배선 패턴들(120)과 접촉할 수 있다.
도전 비아들(170) 각각은 배리어 패턴(171) 및 도전 패턴(173)을 포함할 수 있다. 도전 비아들(170)의 배리어 패턴(171)은 재배선 패턴들(120)의 배리어 패턴(121)과 동일할 수 있다. 도전 비아들(170)의 도전 패턴(173)은 재배선 패턴들(120)의 도전 패턴(123)과 동일할 수 있다.더미 재배선 패턴들(130)이 재배선 패턴들(120) 상에 제공될 수 있다. 이하, 설명의 편의를 위해 단수의 더미 재배선 패턴(130)을 기준으로 서술한다. 더미 재배선 패턴(130)은 제1 트렌치(TR1)의 내부에 제공될 수 있다. 더미 재배선 패턴(130)은 더미 배리어 패턴(131) 및 더미 도전 패턴(133)을 포함할 수 있다. 더미 도전 패턴(133)은 더미 배리어 패턴(131) 상에 제공될 수 있다. 더미 배리어 패턴(131)은 구리, 티타늄, 티타늄 질화물, 및/또는 탄탄륨 질화물을 포함할 수 있다. 더미 도전 패턴(133)은 금속 물질 예를 들어, 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 더미 재배선 패턴(130)은 제1 반도체칩(210) 또는 커패시터 칩들(400)과 전기적으로 연결되지 않을 수 있다.
더미 재배선 패턴(130)은 비아 부분(130V) 및 배선 부분(130W)을 포함할 수 있다. 더미 재배선 패턴(130)의 배선 부분(130W)은 더미 재배선 패턴(130)의 비아 부분(130V) 상에 제공되고, 더미 재배선 패턴(130)의 비아 부분(130V)과 연결될 수 있다. 배선 부분(130W)은 비아 부분(130V) 보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 배선 부분(130W)은 제1 방향(D1)으로 나란하게 연장된 장축을 가질 수 있다. 더미 재배선 패턴(130)의 비아 부분(130V)은 제2 절연층(103)의 상부를 관통하여, 인접한 재배선 패턴(120)의 배선 부분(120W)과 접촉할 수 있다. 더미 재배선 패턴(130)의 비아 부분(130V)은 제2 절연층(103)에 의해 둘러싸일 수 있다. 더미 재배선 패턴(130)의 배선 부분(130W)은 제2 절연층(103)의 상면(103a) 상에 제공될 수 있다. 더미 재배선 패턴(130)의 배선 부분(130W)은 제1 트렌치(TR1)에 의해 노출될 수 있다. 보다 구체적으로, 상기 배선 부분(130W)의 상면(130a) 및 상기 배선 부분(130W)의 측면(130c)은 제1 트렌치(TR1)에 의해 노출될 수 있다.
상기 배선 부분(130W)의 상면(130a)은 더미 재배선 패턴(130)의 상면(130a)으로 정의될 수 있고, 상기 배선 부분(130W)의 측면(130c)은 더미 재배선 패턴(130)의 측면(130c)으로 정의될 수 있다. 더미 재배선 패턴(130)의 상면(130a)은 제1 트렌치(TR1)의 바닥면(103a)과 수직적으로 다른 레벨에 제공될 수 있다. 예를 들어, 더미 재배선 패턴(130)의 상면(130a)은 제1 트렌치(TR1)의 바닥면(103a)보다 높은 레벨에 제공될 수 있다. 더미 재배선 패턴(130)의 상면(130a)은 커패시터 칩(400)의 하면(400b)보다 낮은 레벨에 제공될 수 있다. 그러나 도시된 바와 다르게, 더미 재배선 패턴(130)의 상면(130a)은 제1 트렌치(TR1)의 바닥면(103a)과 공면(coplanar)을 이룰수도 있다.
제1 반도체칩(210)이 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 제1 반도체칩(210)은 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 제1 반도체칩(210)은 평면적 관점에서, 제1 트렌치들(TR1)과 중첩될 수 있다. 제1 반도체칩(200)은 제1 칩패드들(213) 및 제2 칩패드들(215)을 포함할 수 있다. 제1 칩패드들(213) 및 제2 칩패드들(215)은 금속 물질, 예를 들어, 구리, 텅스텐, 티타늄 및/또는 이들의 합금을 포함할 수 있다. 제1 칩패드들(213) 및 제2 칩패드들(215)은 제1 반도체칩(200)의 하면(210b) 상에 노출될 수 있다. 제1 칩패드들(213)은 제1 반도체칩(210)과 재배선 기판(100)을 연결할 수 있고, 제2 칩패드들(215)은 제1 반도체칩(210)과 커패시터 칩(400)을 연결할 수 있다. 집적 회로들이 제1 반도체칩(210) 내에 제공될 수 있다. 집적 회로들은 제1 반도체칩(210)의 하면(210b)과 인접하게 배치될 수 있다. 집적 회로들은 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 제1 칩패드들(213) 및 제2 칩패드들(215)은 상기 집적 회로들과 전기적으로 연결될 수 있다. 제1 칩패드들(213) 및 상부 도전 패턴들(150) 사이에 각각 제1 연결 단자(350)가 개재될 수 있다. 제1 연결 단자(350)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 제1 연결 단자(350)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은 또는 이들의 합금을 포함할 수 있다. 제1 반도체칩(210)은 제1 연결 단자(350)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 연결된다는 것은 물리적으로 연결되는 것 또는 전기적으로 직접/간접적으로 연결되는 것을 포함할 수 있다.
커패시터 칩들(400)이 제1 반도체칩(210)의 하면(210b) 상에 실장될 수 있다. 커패시터 칩들(400)은 제1 트렌치들(TR1)의 내부에 배치될 수 있다. 커패시터 칩들(400)은 블로킹 절연 패턴(BP) 또는 스택 비아(SP)를 사이에 두고 수평으로 이격되어 배치될 수 있다. 커패시터 칩들(400) 각각은 커패시터 칩패드들(411)을 포함할 수 있다. 커패시터 칩패드들(411)은 금속 물질 예를 들어, 구리, 텅스텐, 티타늄 및/또는 이들의 합금을 포함할 수 있다. 일 실시예에 따르면, 커패시터 칩패드들(411) 및 제2 칩패드들(215) 사이 각각에 제1 연결 단자(350)가 개재될 수 있다. 커패시터 칩들(400) 각각은 제1 연결 단자(350)를 통해 제1 반도체칩(210)과 전기적으로 연결될 수 있다. 커패시터 칩들(400) 각각의 제1 방향(D1)으로의 폭(W1)은 제1 반도체칩(210)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 예를 들어, 커패시터 칩(400)의 제1 방향(D1)으로의 폭(W1)은 10 μm 이상 30 μm 이하일 수 있다. 커패시터 칩(400)의 제3 방향(D3)으로의 높이(H1)는 1 μm 이상 20 μm 이하일 수 있다. 커패시터 칩들(400) 각각의 평면적은 제1 반도체칩(210)의 평면적보다 작을 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 도 2c와 같이 커패시터 칩패드들(411) 및 제2 칩패드들(215) 사이에 제1 연결 단자(350)가 생략될 수 있다. 커패시터 칩패드들(411)의 상면들 및 제2 칩패드들(215)의 하면들은 각각 직접 접촉할 수 있다. 이에 따라, 커패시터 칩(400)이 커패시터 칩패드들(411) 및 제2 칩패들(215)을 통해 제1 반도체칩(210)과 전기적으로 연결될 수 있다.
도 4는 도 2a의 B영역을 확대 도시한 도면이다. 도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 다른 커패시터 칩은 커패시터 기판(430), 공통 절연막(440) 제1 도전층(460), 커패시터 절연막(420), 용량성 구조체(459), 콘택들(471, 473), 배선들(417), 비아들(415), 및 커패시터 칩패드(411)를 포함할 수 있다.
커패시터 기판(430)이 제공될 수 있다. 커패시터 기판(430)은 예를 들어, 실리콘 기판을 포함할 수 있다. 커패시터 기판(430)의 상면 상에 공통 절연막(440)이 제공될 수 있다. 공통 절연막(440)은 절연성 물질 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 공통 절연막(440)은 단일층 또는 복수 개의 층들을 포함할 수 있다. 상기 공통 절연막(440) 상에 제1 도전층(460)이 제공될 수 있다. 제1 도전층(460)은 금속 물질 예를 들어, 구리, 텅스텐, 및/또는 티타늄을 포함할 수 있다.
상기 제1 도전층(460) 상에, 그 하부에 복수 개의 관통홀들(TR2)을 갖는 커패시터 절연막(420)이 제공될 수 있다. 커패시터 절연막(420)은 절연성 물질 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
용량성 구조체(459)가 커패시터 절연막(420)의 내부에 제공될 수 있다. 용량성 구조체(459)는 제1 도전층(460) 상에 제공될 수 있고, 커패시터 절연막(420)이 용량성 구조체(459)를 둘러쌀 수 있다. 용량성 구조체(459)는 커패시터 절연막(420)의 관통홀들(TR2)을 채우는 제1 내지 제4 층(451, 453, 455, 457)을 포함할 수 있다. 평면적 관점에서, 관통홀들(TR2)의 이격거리(L1)은 100nm 이상 200nm 이하일 수 있다. 제1 내지 제3 층(451, 453, 455)은 상기 관통홀들(TR2)의 내측벽 상에 차례로 제공될 수 있다. 제1 내지 제3 층(451, 453, 455)은 상기 관통홀들(TR2)의 내측벽을 콘포말하게 덮을 수 있다. 상기 제3 층(455) 상에 제1 층(457)이 제공될 수 있다. 제4 층(457)은 관통홀들(TR2)의 나머지 부분을 채울 수 있다. 이에 따라, 도 2c와 같이, 평면적 관점에서 제1 내지 제4 층(451, 453, 455, 457)은 원형 또는 원형 고리의 형태를 가질 수 있다. 제4 층(457)은 상기 관통홀들(TR2)의 내부로 연장되는 비아 부분들(457V) 및 상기 비아 부분들(457V) 상에 제공되는 수평 부분(457P)을 포함할 수 있다. 상기 비아 부분들(457V)은 상기 수평 부분(457P)과 연결될 수 있다. 제1 내지 제4 층(451, 453, 455, 457))은 예를 들어, 티타늄 질화물 및/또는 실리콘 게르마늄을 포함할 수 있다. 용량성 구조체(459)는 커패시터 칩(400) 내에서 실질적으로 전하가 축적되는 부분일 수 있다.
용량성 구조체(459) 상에 제1 콘택들(471)이 제공될 수 있고, 제1 도전층(460) 상에 제2 콘택들(473)이 제공될 수 있다. 제1 콘택들(471) 및 제2 콘택들(473) 상에 비아들(415) 및 배선들(417)이 제공될 수 있다. 비아들(415) 및 배선들(417)은 제1 콘택들(471) 및 제2 콘택들(473)과 커패시터 칩패드들(411)을 전기적으로 연결시킬 수 있다. 제1 콘택들(471), 제2 콘택들(473), 비아들(415) 및 배선들(417)은 금속 물질, 예를 들어, 구리, 티타늄, 및/또는 텅스텐을 포함할 수 있다.
도 1 및 도 2a를 다시 참조하면, 재배선 기판(100) 상에 칩 스택(250)이 실장될 수 있다. 평면적 관점에서 칩 스택(250)은 재배선 기판(100)의 외곽 영역 상에 배치될 수 있다. 칩 스택(250)은 복수 개로 제공될 수 있다. 칩 스택들(250) 사이에 제1 반도체칩(210)이 배치될 수 있다. 칩 스택들(250)은 제1 방향(D1) 또는 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 칩 스택들(250)은 제1 반도체칩(210)과 제1 방향(D1) 또는 제2 방향(D2)으로 이격되어 배치될 수 있다. 이하, 설명의 편의를 위해 단수의 칩 스택(250)을 기준으로 서술한다.
칩 스택(250)은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220) 각각은 도 1 및 도 2a의 제1 반도체칩(210)과 동일 또는 유사할 수 있다. 다만, 제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩(220)은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 본 명세서에서, 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 일 예로, 제1 반도체칩(210)은 로직칩이고, 제2 반도체칩들(220)은 고대역 메모리(HBM) 칩들일 수 있다. 다른 예로, 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 고대역 메모리칩들일 수 있다.
제2 반도체칩들(220) 각각은 하부 패드(225), 관통 전극(223), 및 상부 패드(221)를 포함할 수 있다. 하부 패드(225) 및 상부 패드(221)는 각 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(221) 중 적어도 하나는 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(223)은 제2 반도체칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(221)와 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드(225)를 포함하되, 관통 전극(223) 및 상부 패드(221)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체칩(220)은 관통 전극(223) 및 상부 패드(221)를 더 포함할 수 있다. 인터포저 단자(235)가 인접한 두 제2 반도체칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(221)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 단자(235)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 단자(235)는 솔더 물질을 포함할 수 있으나, 이에 제약되지 않는다.
다른 예로, 인터포저 단자(235)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(221)는 서로 직접 본딩될 수 있다.
제1 연결 단자(350)가 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 하부 패드(225) 및 대응되는 상부 도전 패턴(150)과 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 도전 단자(160)와 전기적으로 연결될 수 있다. 복수의 제1 연결 단자들(350)의 피치는 도전 단자들(1600)의 피치 및 외부 접속 단자들(840)의 피치보다 작을 수 있다.
언더필막(300)이 재배선 기판(100) 및 제1 반도체칩(210) 사이에 제공될 수 있다. 보다 구체적으로, 언더필막(300)은 재배선 기판(100) 및 제1 반도체칩(210) 사이의 갭 영역을 채울 수 있고, 제1 연결 단자들(350)을 밀봉할 수 있다. 언더필막(300)은 커패시터 칩(400)을 둘러쌀 수 있다. 언더필막(300)은 제1 반도체칩(210)의 하면(210b) 및 제1 트렌치(TR1)의 바닥면(103a) 사이에 개재될 수 있다. 언더필막(300)은 커패시터 칩(400)의 측면(400c) 및 블로킹 절연 패턴(BP)의 측면(BPc) 사이로 연장될 수 있고, 커패시터 칩(400)의 하면(400b) 및 제1 트렌치(TR1)의 바닥면(103a) 사이로 연장될 수 있다. 이에 따라, 언더필막(300)은 커패시터 칩(400)의 하면(400b), 측면들(400c), 및 상면들(400a)의 적어도 일부와 직접 접촉할 수 있다. 언더필막(300)은 더미 재배선 패턴(130)의 상면(130a) 및 측면(130c)을 덮을 수 있다. 보다 상세하게, 언더필막(300)은 더미 재배선 패턴(130)의 배선 부분(130W)의 상면(130a) 및 측면들(130c)과 직접 접촉할 수 있다. 언더필막(300)은 제1 트렌치(TR1)의 내부를 채울 수 있다. 보다 상세하게, 언더필막(300)은 제1 트렌치(TR1)의 내측벽들(105c, 107c) 및 바닥면(103a)과 직접 접촉할 수 있다.
언더필막(300)은 재배선 기판(100) 및 칩 스택(250)의 하면 사이에 제공될 수 있다. 보다 구체적으로, 언더필막(300)은 재배선 기판(100)의 상면(100a) 및 칩 스택(250)의 최하부 제2 반도체칩(220)의 하면 사이로 연장되어, 제1 연결 단자들(350)을 밀봉할 수 있다. 언더필막(300)은 칩 스택(250)의 최하부 제2 반도체칩(220)의 하면과 직접 접촉할 수 있다. 언더필막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 언더필막(300)은 필러를 포함할 수 있다. 필러는 예를 들어, 실리콘 산화물 및/또는 알루미늄 산화물을 포함할 수 있다.
제2 언더필 패턴들(320)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 단자(252)를 밀봉할 수 있다. 제2 언더필 패턴들(320)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 단수개의 언더필 패턴이 제1 갭 영역 및 제2 갭 영역들 사이에 제공되어, 제1 본딩 단자(251) 및 제2 본딩 단자(252)를 밀봉할 수 있다.
상부 몰딩막(360)이 재배선 기판(100)의 상면(100a) 상에 제공될 수 있다. 상부 몰딩막(360)은 칩 스택들(250)의 측벽들 상에 제공될 수 있고, 칩 스택들(250)과 제1 반도체칩(210) 사이에 개재될 수 있다. 상부 몰딩막(360)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 상부 몰딩막(360)의 상면은 제1 반도체칩(210)의 상면 및 칩 스택들(250)의 상면들과 공면(coplanar)을 이룰 수 있다. 그러나, 이에 제한되지 않고, 상부 몰딩막(360)은 제1 반도체칩(210)의 상면 및 칩 스택들(250)의 상면들을 덮을 수도 있다. 상부 몰딩막(360)의 측면들은 재배선 기판(100)의 측면들과 수직으로 정렬될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 3b 및 도 3c는 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들로서, 도 3a의 A영역에 대응된다. 이하, 중복된 설명은 생략하고, 차이점에 대해 상세히 서술한다.
도 3a 내지 도 3b를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판(800), 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 언더필막(300), 상부 몰딩막(360)을 포함할 수 있다. 기판(800), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 및 상부 몰딩막(360)은 도 2a 내지 도 2c에서 서술한 내용과 실질적으로 동일할 수 있다.
재배선 기판(100)은 하부 도전 패턴(110), 재배선 패턴들(120), 상부 도전 패턴(140), 절연층들(101, 103, 105, 107), 블로킹 절연 패턴(BP), 및 스택 비아(SP)를 포함하되, 더미 재배선 패턴들이 생략될 수 있다. 이에 따라, 제1 트렌치들(TR1) 각각의 바닥면(103a)은 재배선 패턴들(120)을 노출하지 않고, 커패시터 칩들(400) 각각의 하면(400b)과 평행할 수 있다.
언더필막(300)이 재배선 기판(100) 및 제1 반도체칩(210) 사이에 제공될 수 있다. 보다 구체적으로, 언더필막(300)은 재배선 기판(100) 및 제1 반도체칩(210) 사이의 갭 영역을 채울 수 있고, 제1 연결 단자들(350)을 밀봉할 수 있다. 언더필막(300)은 커패시터 칩(400)을 둘러쌀 수 있다. 언더필막(300)은 제1 반도체칩(210)의 하면(210b) 및 제1 트렌치(TR1)의 바닥면(103a) 사이에 개재될 수 있다. 언더필막(300)은 커패시터 칩(400)의 측면(400c) 및 블로킹 절연 패턴(BPc)사이로 연장될 수 있고, 커패시터 칩(400)의 하면(400b) 및 제1 트렌치(TR1)의 바닥면(103a) 사이로 연장될 수 있다. 이에 따라, 언더필막(300)은 커패시터 칩(400)의 하면(400b), 측면들(400c), 및 상면들(400a)의 적어도 일부와 직접 접촉할 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 6을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(20)는 패키지 기판(800), 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 언더필막(300), 상부 몰딩막(360)을 포함할 수 있다. 패키지 기판(800), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 언더필막(300), 상부 몰딩막(360)은 도 1, 도 2a 내지 도 2c, 도 4, 및 도 5에서 설명한 내용과 실질적으로 동일할 수 있다. 이하, 중복된 서술은 생략하고 차이점에 대해 상세히 서술한다.
도 6을 참조하면, 재배선 기판(100)이 제공될 수 있다. 재배선 기판(100)은 하부 도전 패턴(110), 재배선 패턴들(120), 더미 재배선 패턴들(130), 상부 도전 패턴(140) 및 절연층들(101, 103, 105, 107)을 포함하되, 블로킹 절연 패턴(BP) 및 스택 비아(SP)를 포함하지 않을 수 있다. 수 있다. 절연층들(101, 103, 105, 107)은 제1 내지 제4 절연층들(101, 103, 105, 107)을 포함할 수 있다. 재배선 기판(100)은 인터포저 기판으로도 명명될 수 있다.
재배선 기판(100)은 제1 트렌치(TR1)를 가질 수 있다. 제1 트렌치(TR1)는 재배선 기판(100)의 상면(100a)이 리세스된 영역일 수 있다. 제1 트렌치(TR1)는 평면적 관점에서, 제1 반도체칩(210)과 중첩될 수 있다. 제1 반도체칩(210)의 하면 상에 복수 개의 커패시터 칩들(400)이 실장될 수 있다. 제1 트렌치(TR1)는 평면적 관점에서, 상기 커패시터 칩들(400)과 중첩될 수 있다. 제1 트렌치(TR1) 내부에 복수 개의 커패시터 칩들(400)이 배치될 수 있다. 하나의 제1 트렌치(TR1)의 내부에 복수 개의 커패시터 칩들(400)을 배치하는 경우, 하나의 제1 트렌치(TR1)의 내부에 하나의 커패시터 칩(400)을 배치하는 경우보다 공간이 절약되어, 반도체 패키지의 집적도가 향상될 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(30)는 패키지 기판(800), 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 상부 몰딩막(360), 하부 몰딩막(290) 및 도전 포스트(217)를 더 포함할 수 있다. 패키지 기판(800), 제1 반도체칩(210), 커패시터 칩(400), 칩 스택들(250), 상부 몰딩막(360)은 도 1 내지 도 6에서 설명한 내용과 실질적으로 동일할 수 있다. 이하, 중복된 서술은 생략하고 차이점에 대해 상세히 서술한다.
도 7을 참조하면, 재배선 기판(100)은 하부 도전 패턴(110), 재배선 패턴들(120), 및 절연층들(101, 103, 105, 107)을 포함할 수 있다. 절연층들(101, 103, 105, 107, 109)은 제1 내지 제5 절연층들(101, 103, 105, 107)을 포함할 수 있다. 재배선 기판(100)은 인터포저 기판으로도 명명될 수 있다.
재배선 기판(100)은 도 2a의 더미 재배선 패턴들(130)을 포함하지 않을 수 있다. 재배선 패턴들(120)은 제1 내지 제5 절연층들(101, 103, 105, 107, 109) 내부에 제공될 수 있다. 재배선 패턴들(120)은 제1 내지 제5 절연층들(101, 103, 105, 107, 109)에 의해 둘러싸일 수 있다. 재배선 패턴들(120)이 복수의 하부 도전 패턴들(110) 각각의 상면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다.
재배선 패턴들(120) 각각은 도전 패턴(123) 및 도전 패턴(123) 상에 배치되는 배리어 패턴(121)을 포함할 수 있다. 배리어 패턴(121)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 도전 패턴(123)은 금속 물질 예를 들어, 구리를 포함할 수 있다.
재배선 패턴들(120) 각각은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 상기 비아 부분(120V)은 상기 배선 부분(120W) 상에 제공되고, 배선 부분(120W)과 연결될 수 있다. 배선 부분(120W)은 비아 부분(120V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 배선 부분(120W)은 제1 방향으로 연장된 장축을 가질 수 있다. 배선 부분(120W)은 제1 방향(D1)과 나란하게 연장된 부분이고, 비아 부분(120V)은 배선 부분(120W)으로부터 재배선 기판(100)의 상면(100a)을 향해 돌출된 부분일 수 있다. 재배선 패턴들(120)은 비아 부분들(120V)이 재배선 기판(100)의 상면(100a)을 향하도록 정렬될 수 있다. 재배선 패턴들(120) 각각의 배선 부분(120W)은 하부 도전 패턴들(110) 중 어느 하나의 상면 또는 인접한 재배선 패턴들(120) 중 어느 하나의 비아 부분(120V)과 접촉할 수 있다. 재배선 패턴들(120) 각각의 비아 부분(120V)은 인접한 재배선 패턴들(120) 중 어느 하나의 배선 부분(120W) 또는 하부 패드(225)와 접촉할 수 있다.
하부 몰딩막(290)이 제1 반도체칩(210)의 하면 상에 제공될 수 있다. 하부 몰딩막(290)은 재배선 기판(100)의 상면(100a) 및 제1 반도체칩(210)의 하면 사이에 개재될 수 있다. 하부 몰딩막(290)은 제1 연결 단자들(350), 커패시터 칩들(400) 및 도전 포스트들(217)을 밀봉할 수 있다. 하부 몰딩막(290)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 하부 몰딩막(290)의 측면들은 제1 반도체칩(210)의 측면들과 수직으로 정렬될 수 있으나, 이에 제한되지 않는다.
하부 몰딩막(290) 내부에 하부 몰딩막(290)을 관통하는 도전 포스트들(217)이 제공될 수 있다. 도전 포스트들(217)은 하부 몰딩막(290)의 하면 상에 제공되는 제3 칩패드들(219) 및 제1 칩패드들(213) 사이에 개재될 수 있다. 도전 포스트들(217) 및 제3 칩패드들(219)은 금속 물질 예를 들어, 구리, 텅스텐 및/또는 티타늄을 포함할 수 있다. 도전 포스트들(217)은 제1 칩패드들(213) 및 제3 칩패드들(219)을 전기적으로 연결할 수 있다. 상부 몰딩막(360)이 제1 반도체칩(210)의 측면들, 칩 스택들(250)의 측면들 및 하부 몰딩막(290)의 측면들을 덮을 수 있다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 9 및 도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도들로서, 도 8의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다.
도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(40)는 제1 반도체 패키지(1) 및 상기 제1 반도체 패키지(1) 상에 제공되는 제2 반도체 패키지(2)를 포함할 수 있다.
제1 반도체 패키지(1)는 제1 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 언더필막(300), 제1 상부 몰딩막(360), 도전 구조체(365), 중간 연결 단자(380), 및 중간 절연막(370)을 포함할 수 있다.
제1 재배선 기판(100) 및 제1 상부 몰딩막(360)은 도 1 내지 도 2b에서 설명한 재배선 기판(100) 및 상부 몰딩막(360)과 각각 실질적으로 동일할 수 있고, 제1 반도체칩(210), 커패시터 칩(400)은 도 1 내지 도 2b에서 설명한 내용과 실질적으로 동일할 수 있다.
제2 반도체 패키지(2)는 제2 재배선 기판(500), 하부 연결 패드(510), 제2 반도체칩, 및 제2 상부 몰딩막(600)을 포함할 수 있다.
재배선 기판(100) 상에 제1 반도체칩(210)이 실장될 수 있다. 재배선 기판(100)의 상면 및 제1 반도체칩(210) 사이에 언더필막(300)이 제공될 수 있다. 언더필막(300)은 제1 트렌치들(TR1)의 내부를 채울 수 있다. 언더필막(300)은 제1 반도체칩(210)과 수직으로 중첩될 수 있고, 인접한 도전 구조체(365)와 이격되어 배치될 수 있다.
제1 상부 몰딩막(360)이 재배선 기판(100)의 상면 상에 제공될 수 있다. 제1 상부 몰딩막(360)은 재배선 기판(100)의 상면(100a)을 덮을 수 있다. 제1 상부 몰딩막(360)은 도 1 내지 도 2b에서 설명한 상부 몰딩막(360)과 동일한 물질을 포함할 수 있다. 제1 상부 몰딩막(360)은 제1 반도체칩(210)의 상면 및 측면들을 덮을 수 있고, 언더필막(300)의 측면들을 덮을 수 있다. 제1 상부 몰딩막(360)은 도전 구조체(365)의 측면들을 둘러쌀 수 있다.
도전 구조체(365)가 제1 상부 몰딩막(360)을 관통할 수 있다. 도전 구조체(365)는 제1 반도체칩(210)의 측면과 나란하게 연장될 수 있다. 도전 구조체(365)는 상부 연결 패드(367) 및 상부 도전 패턴(150) 사이에 개재될 수 있다. 도전 구조체(365)는 제1 재배선 기판(100) 및 제2 재배선 기판(500)을 전기적으로 연결할 수 있다.
도전 구조체(365)의 상면 상에 상부 연결 패드(367)가 제공될 수 있다. 상부 연결 패드(367)는 중간 절연막(370)에 의해 상면이 노출될 수 있다. 상부 연결 패드(367)는 중간 연결 단자(380)가 제공되는 위치를 정의할 수 있다. 상부 연결 패드(367) 및 도전 구조체(365)는 금속 물질, 예를 들어, 구리, 텅스텐, 및/또는 티타늄을 포함할 수 있다.
중간 연결 단자(380)가 상기 중간 절연막(370)에 의해 노출된 상부 연결 패드(367)의 상면 상에 제공될 수 있다. 중간 연결 단자(380)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 중간 연결 단자(380)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은 또는 이들의 합금을 포함할 수 있다.
제1 상부 몰딩막(360)의 상면 상에 중간 절연막(370)이 제공될 수 있다. 중간 절연막(370)은 제1 상부 몰딩막(360)의 상면을 덮되, 상부 연결 패드(367)의 상면은 덮지 않을 수 있다. 중간 절연막(370)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
상기 제1 반도체 패키지(1) 상에 제2 반도체 패키지(20)가 제공될 수 있다. 보다 구체적으로, 제2 재배선 기판(500)이 복수 개의 중간 연결 단자들(380) 상에 제공될 수 있다. 제2 재배선 기판(500)은 제1 내지 제3 상부 절연층들(501, 503, 505) 및 상부 재배선 패턴들(520, 530)을 포함할 수 있다. 제2 재배선 기판(500)은 제1 재배선 기판(100)과 달리 트렌치를 포함하지 않을 수 있다. 제2 재배선 기판(500)의 제1 내지 제3 상부 절연층들(501, 503, 505) 및 상부 재배선 패턴들(520, 530)은 제1 재배선 기판(100)의 제1 내지 제4 절연층들(101, 103, 105, 107) 및 재배선 패턴들(120)과 실질적으로 동일할 수 있다.
상부 재배선 패턴들(520, 530) 중 최하부 재배선 패턴들(530)의 하면 상에 하부 연결 패드(510)가 제공될 수 있다. 하부 연결 패드(510)는 중간 연결 단자(380)의 패드 역할을 할 수 있다. 하부 연결 패드(510)는 상부 재배선 패턴들(520, 530)을 중간 연결 단자(380)와 전기적으로 연결할 수 있다.
상부 재배선 패턴들(520, 530) 중 최상부 재배선 패턴들(520)의 상면 상에 상부 도전 패턴(540)이 제공될 수 있다. 상부 도전 패턴(540)은 제1 반도체 패키지(1)의 상부 도전 패턴(150)과 실질적으로 동일할 수 있다. 상부 도전 패턴(540) 상에 제2 반도체칩(220)이 실장될 수 있다. 제2 반도체칩(220)은 도 1 내지 도 2c에서 설명한 제2 반도체칩들(220)과 실질적으로 동일할 수 있다. 제2 반도체칩(220)은 하부 패드(225)를 포함할 수 있고, 하부 패드(225) 및 상부 도전 패턴(540) 사이에 제2 연결 단자들(650)이 제공될 수 있다. 제2 연결 단자들(650)은 도 1 내지 도 2c에서 서술한 제1 연결 단자들(350)과 실질적으로 동일할 수 있다.
제2 상부 몰딩막(600)이 제2 재배선 기판(500) 상에 제공될 수 있다. 제2 상부 몰딩막(600)은 제1 상부 몰딩막(360)과 동일한 물질을 포함할 수 있다. 제3 상부 몰딩막(600)은 제2 반도체칩(220)의 상면 및 측면들을 덮을 수 있고, 제2 연결 단자들(650)을 밀봉할 수 있다. 제2 상부 몰딩막(600)의 측면들은 제2 재배선 기판(500)의 측면들과 각각 수직으로 정렬될 수 있으나, 이에 제한되지 않는다.
도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(50)는 제1 반도체 패키지(1) 및 상기 제1 반도체 패키지(1) 상에 제공되는 제2 반도체 패키지(2)를 포함할 수 있다.
제1 반도체 패키지(1)는 제1 재배선 기판(100), 제1 반도체칩(210), 커패시터 칩(400), 언더필막(300), 제1 상부 몰딩막(360), 연결 기판(365, 367, 369), 중간 연결 단자(380), 및 중간 절연막(370)을 포함할 수 있다.
제1 재배선 기판(100) 및 제1 상부 몰딩막(360)은 도 1 내지 도 2b에서 설명한 재배선 기판(100) 및 상부 몰딩막(360)과 각각 실질적으로 동일할 수 있고, 제1 반도체칩(210), 커패시터 칩(400)은 도 1 내지 도 2b에서 설명한 내용과 실질적으로 동일할 수 있다.
제2 반도체 패키지(2)는 도 10에서 설명한 제2 반도체 패키지(2)와 실질적으로 동일할 수 있다.
연결 기판(365, 367, 369)이 제1 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(365, 367, 369)은 그 내부를 관통하는 기판 홀을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀을 형성하여, 연결 기판(365, 367, 369)이 제조될 수 있다. 평면적 관점에서, 기판 홀은 제1 재배선 기판(100)의 센터 부분에 형성될 수 있다. 제1 반도체칩(200)은 연결 기판(365, 367, 369)의 기판 홀 내에 배치될 수 있다. 제1 반도체칩(200)은 연결 기판(365, 367, 369)의 내측벽과 이격되어 배치될 수 있다.
연결 기판(365, 367, 369)은 베이스층(369), 도전 구조체(365, 367)을 포함할 수 있다. 베이스층(369)은 단일층이거나 적층된 복수 층들을 포함할 수 있다. 베이스층(369)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(369)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀은 베이스층(369)을 관통할 수 있다. 도전 구조체(365, 367)는 베이스층(369) 내에 제공될 수 있다. 도전 구조체(365,367)는 패드들(367) 및 비아들(365)을 포함할 수 있다. 패드들(367)은 연결 기판(365, 367, 369)의 하면 또는 상면 상에 노출될 수 있다. 비아들(365)이 패드들(367) 사이에 제공될 수 있다. 비아들(365)은 베이스층(369)을 관통하며, 패드들(367)과 접속할 수 있다. 패드들(367) 및 도전 비아들(365)은 수직적으로 정렬될 수 있으나, 이에 제한되지 않는다. 도전 구조체(365, 367)는 금속을 포함할 수 있다. 도전 구조체(365, 367)는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 연결 단자들(350)이 제1 재배선 기판(100) 및 연결 기판(365, 367, 369) 사이에 배치될 수 있다. 제1 연결 단자들(350)은 패드들(367) 중 어느 하나 및 대응되는 상부 도전 패턴(150) 사이에 개재되어, 상기 패드들(367) 중 어느 하나 및 상기 대응되는 상부 도전 패턴(150)과 접속할 수 있다. 도전 구조체(365, 367)는 제1 연결 단자들(350)에 의해 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 제1 연결 단자들(350)은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제1 연결 단자들(350)은 금속 물질을 포함할 수 있다. 언더필막(300)이 제1 재배선 기판(100) 및 연결 기판(365, 367, 369) 사이의 갭에 제공되어, 제1 연결 단자들(350)을 밀봉할 수 있다. 언더필막(300)은 절연성 폴리머를 포함할 수 있다.
[제조 방법]
도 11 내지 도 19는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 11을 참조하면, 캐리어 기판(900) 상에 하부 도전 패턴들(110), 제1 내지 제3 절연층들(101, 103, 105) 및 재배선 패턴들(120)이 형성될 수 있다.
이형층(미도시)이 캐리어 기판(900)과 하부 도전 패턴들(110) 사이 및 캐리어 기판(900)과 제1 절연층(101) 사이에 개재될 수 있다. 이형층(미도시)은 제1 내지 제3 절연층들(101, 103, 105)을 캐리어 기판(900)에 부착시킬 수 있다. 재배선 기판(100)을 형성하는 것은 씨드층을 형성하는 것, 상기 씨드층 상에 오프닝을 갖는 레지스트 패턴을 형성하는 것, 상기 오프닝 내에 씨드층을 전극으로 하여 도전층을 형성하는 것, 상기 레지스트 패턴을 제거하고, 상기 씨드층을 패터닝하는 것, 절연층을 증착하고 패터닝 공정을 수행하는 것을 포함할 수 있다.
예를 들어, 캐리어 기판(900) 상에 씨드층(미도시)을 형성할 수 있다. 씨드층은 캐리어 기판(900)의 상면을 덮을 수 있다. 씨드층은 증착 공정을 수행하여 형성할 수 있다. 씨드층은 도전 물질을 포함할 수 있다. 예를 들어, 씨드층은 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
씨드층 상에 오프닝을 갖는 레지스트 패턴을 형성할 수 있다. 상기 오프닝은 하부 도전 패턴(110)의 형상의 정의할 수 있다. 레지스트 패턴은 오프닝은 씨드층의 상면을 노출시킬 수 있다. 레지스트 패턴은 포토 레지스트 물질을 포함할 수 있다.
오프닝 내의 씨드층을 전극으로 하여 하부 도전 패턴(110)을 형성할 수 있다. 하부 도전 패턴(110)은 씨드층을 전극으로 하는 전기 도금 공정을 수행하여 형성할 수 있다. 전기 도금 공정은 하부 도전 패턴(110)이 레지스트 패턴의 상면 상으로 연장되기 이전에 종료될 수 있다. 스트립 공정을 수행하여 레지스트 패턴을 제거할 수 있다. 이에 따라, 레지스트 패턴 아래에 제공된 씨드층이 외부로 노출될 수 있다.
상기 노출된 씨드층 상에 식각 공정을 수행하여 씨드층을 패터닝할 수 있다. 이에 따라, 하부 도전 패턴(110) 사이에서 캐리어 기판(900)의 상면이 노출될 수 있다. 하부 도전 패턴(110) 상에 제1 절연층(101)을 형성할 수 있다. 제1 절연층(101)은 상기 노출된 캐리어 기판(900) 및 하부 도전 패턴(110)의 상면 및 측면을 콘포말하게 덮을 수 있다. 상기 제1 절연층(101)은 스킨 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)을 패터닝하여 재배선 패턴들(120)의 비아 부분이 형성될 비아 홀을 형성할 수 있다. 제1 절연층(101) 상에 경화 공정을 수행하여 제1 절연층(101)을 단단하게 경화시킬 수 있다. 이상 서술한 공정을 반복하여 하부 도전 패턴(110), 제1 내지 제3 절연층(101, 103, 105) 및 재배선 패턴들(120) 형성할 수 있다.
도 12를 참조하면, 제3 절연층을 패터닝하여 비아 홀들(TRV1) 및 제1 예비 트렌치(TR1p)가 형성될 수 있다. 제3 절연층의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 비아 홀들(TRV1)은 재배선 패턴들(120)의 상면들(120a)을 노출시킬 수 있다. 제1 예비 트렌치(TR1p)는 더미 재배선 패턴들(130) 각각의 상면(130a) 및 측면들(130c)을 노출시킬 수 있다.
도 13을 참조하면, 상기 비아 홀들(TRV1)을 채우는 재배선 패턴들(120) 및 상기 더미 재배선 패턴들을 덮는 제4 절연층(107)이 형성될 수 있다. 상기 비아 홀들(TRV1)을 채우는 재배선 패턴들(120)은 상기 도 12에서 서술한 내용과 동일한 방법으로 형성될 수 있다. 제4 절연층(107)은 제1 절연층(101)의 형성과 동일한 방법으로 형성될 수 있다. 제4 절연층(107)은 최상부 재배선 패턴들(120)을 덮을 수 있고, 제1 예비 트렌치(TR1p)의 내부를 채울 수 있다. 이에 따라, 제1 예비 트렌치(TR1p) 내에 제공된 더미 재배선 패턴들(130)의 상면 및 측면들이 제4 절연층(107)에 의해 덮일 수 있다. 이 때, 제4 절연층(107)의 상면은 재배선 패턴들(120) 및 제1 예비 트렌치(TR1p)의 내측벽 및 바닥면을 따라 굴곡(undulation)질 수 있으나, 이에 제한되지 않는다.
도 14를 참조하면, 제4 절연층(107)을 패터닝하여 비아 홀들(TRV1) 및 제1 트렌치(TR1)가 형성될 수 있다. 제4 절연층(107)의 패터닝은 도 13의 제3 절연층의 패터닝과 동일한 방법으로 수행될 수 있다. 비아 홀들(TRV1)은 최상부 재배선 패턴들(120)의 상면들(120a)을 노출시킬 수 있다. 제1 예비 트렌치(TR1p)는 더미 재배선 패턴들(130) 각각의 상면(130a) 및 측면들(130c)을 노출시킬 수 있다. 이 때 제1 트렌치(TR1)의 바닥면은 제2 절연층(103)의 노출된 상면(103a)일 수 있다. 제1 트렌치(TR1)의 내측벽은 제3 절연층(105)의 측면(105c) 및 제4 절연층(107)의 측면(107c)을 포함할 수 있다.
도 15를 참조하면, 비아 홀들(TRV1)의 내부를 채우는 상부 도전 패턴들(150)을 형성하여 제1 재배선 기판(100)을 제조할 수 있다. 상부 도전 패턴들(150)은 도 12에서 설명한 재배선 패턴들(120)의 형성과 동일한 방법으로 형성될 수 있다.
외부 단자를 통해 반도체 패키지 내부에 실장된 반도체칩에 전원 신호를 인가하는 경우, 전원 신호의 노이즈가 제거될수록 반도체 패키지의 동작 신뢰성이 향상된다. 본 발명의 실시예들에 따른 반도체 패키지는 제1 반도체칩(210)의 하면상에 상기 노이즈를 제거할 수 있는 커패시터 칩(400)을 실장하고, 상기 커패시터 칩(400)을 재배선 기판(100)의 제1 트렌치(TR1)의 내부에 배치하여 공간을 효율적으로 활용하였다. 특히, 제1 트렌치(TR1)의 제조 방법에 있어서, 재배선 기판(100)을 형성한 후 별도의 공정을 통해 제1 트렌치(TR1)를 형성하지 않고, 재배선 기판(100)을 형성하면서 제1 트렌치(TR1)를 동시에 형성하였다. 이에 따라, 공정 단계가 단축되어 공정 비용이 감소하고, 얇은 두께의 반도체 패키지를 제공할 수 있다.
도 16을 참조하면, 예비 제1 반도체 기판(210p)이 준비될 수 있다. 예비 제1 반도체 기판(210p)의 일 면 상에 제1 칩패드들(213) 및 제2 칩패드들(215)을 형성할 수 있다. 제2 칩패드들(215)의 상면 상에 커패시터 칩들(400)을 실장할 수 있다. 커패시터 칩들(400)은 복수 개가 실장될 수 있다. 이후, 절단선(SL)을 따라 예비 제1 반도체 기판(210p)을 쏘잉하여 커패시터 칩들(400)이 실장된 제1 반도체칩(210)들을 제조할 수 있다.
도 17을 참조하면, 상기 커패시터 칩들(400)이 실장된 제1 반도체칩들(210)을 도 15에서 설명한 재배선 기판(100)의 상면(100a) 상에 실장할 수 있다. 제1 반도체칩들(210)을 실장할 때, 커패시터 칩들(400)은 재배선 기판(100)의 상면(100a)을 향하도록 정렬될 수 있다. 커패시터 칩들(400)은 재배선 기판(100)의 제1 트렌치(TR1)의 내부에 제공될 수 있다. 커패시터 칩들(400)의 측면들 및 하면들은 제1 트렌치(TR1)의 내측벽들 및 바닥면들과 이격되어 배치될 수 있다. 재배선 기판(100)의 상면 상에 칩 스택들(250)이 실장될 수 있다. 칩 스택들(250)은 제1 반도체칩(210)과 수평으로 이격되어 실장될 수 있다.
도 18을 참조하면, 제1 반도체칩(210)과 재배선 기판(100) 사이 및 칩 스택들(250)과 재배선 기판(100) 사이에 언더필막(300)을 형성할 수 있다. 언더필막(300)은 제1 트렌치(TR1)에 의해 노출된 더미 재배선 패턴들(130) 및 커패시터 칩들(400)을 둘러싸고, 밀봉할 수 있다. 제1 반도체칩(210) 및 칩 스택들(250)의 측면들을 덮는 상부 몰딩막(360)을 형성할 수 있다. 이후, 캐리어 기판(900)이 제거되어, 제1 절연층(101)의 하면 및 하부 도전 패턴들(110)의 하면들(110b)이 노출될 수 있다.
도 19를 참조하면, 상기 노출된 하부 도전 패턴들(110)의 하면들(110b) 상에 외부 단자들(840)을 형성할 수 있다. 외부 단자들(840)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다. 상기 서술한 제조 방법에 따라, 본 발명의 실시예들에 따른 반도체 패키지가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (10)

  1. 상면의 일부가 리세스된 제1 트렌치들을 갖는 재배선 기판;
    상기 재배선 기판 상에 실장되는 제1 반도체칩;
    상기 제1 반도체칩의 하면 상에 실장되는 커패시터 칩들; 및
    상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되,
    상기 재배선 기판은:
    수직으로 적층된 절연층들;
    상기 절연층들 내부에 제공되는 재배선 패턴들;
    상기 커패시터 칩들 사이에 제공되는 스택 비아를 포함하되,
    상기 스택 비아는 상기 재배선 패턴들 및 상기 제1 반도체칩과 연결되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 커패시터 칩들은 상기 제1 트렌치들의 내부에 각각 제공되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 재배선 기판은 상기 커패시터 칩들 사이에 제공되는 블로킹 절연 패턴을 더 포함하되,
    상기 스택 비아는 상기 블로킹 절연 패턴을 관통하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 커패시터 칩들은 상기 블로킹 절연 패턴을 사이에 두고 이격되어 배치되는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 언더필막은 상기 제1 반도체칩의 하면 및 상기 제1 트렌치들의 바닥면들 사이에 제공되며,
    상기 커패시터 칩들 각각의 측면들 및 상기 블로킹 절연 패턴의 측면들 사이로 연장되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 트렌치들 각각의 높이는 2 μm 이상 30 μm 이하인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체칩은 하면 상에 제공되는 제1 칩패드들 및 상기 제1 칩패드들의 하면들 상에 각각 제공되는 제1 연결 단자들을 더 포함하되,
    상기 스택 비아는 상기 제1 연결 단자와 접촉하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 스택 비아는 수직으로 적층된 복수 개의 도전 비아들을 포함하되,
    상기 도전 비아들 각각은 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하고,
    상기 도전 비아들 중 최상부 도전 비아의 상기 배선 부분은 상기 제1 연결 단자와 접촉하고,
    상기 도전 비아들 중 최하부 도전 비아의 상기 비아 부분은 상기 재배선 패턴들과 접촉하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 커패시터 칩들 각각은:
    커패시터 기판;
    상기 커패시터 기판 상에 제공되는 제1 도전층;
    상기 제1 도전층 상에 제공되고, 복수 개의 관통 홀들을 갖는 커패시터 절연막; 및
    상기 관통 홀들을 채우는 용량성 구조체를 포함하되,
    상기 커패시터 기판은 실리콘 기판을 포함하고, 제2 도전층은 텅스텐을 포함하는 반도체 패키지.
  10. 상면의 일부가 리세스된 제1 트렌치들을 갖는 재배선 기판;
    상기 재배선 기판의 하면 상에 제공되는 도전 단자;
    상기 재배선 기판 상에 실장되고, 제1 칩패드들 및 제2 칩패드들을 포함하는 제1 반도체칩;
    상기 제1 반도체칩의 상기 제2 칩패드들 상에 실장되고, 커패시터 칩패드들을 포함하는 커패시터 칩들;
    상기 커패시터 칩들 및 상기 제2 칩패드들 사이에 개재되는 제1 연결 단자들; 및
    상기 제1 반도체칩의 하면 상에 제공되는 언더필막을 포함하되,
    상기 재배선 기판은:
    수직으로 적층된 절연층들;
    상기 절연층들 내부에 제공되며, 배선 부분 및 비아 부분을 포함하는 재배선 패턴들;
    상기 재배선 패턴들 중 최상부 재배선 패턴들의 배선 부분들 상에 제공되며, 상기 제1 반도체칩과 연결되는 상부 도전 패턴들;
    상기 재배선 패턴들 중 최하부 재배선 패턴들의 비아 부분들 상에 제공되며 상기 도전 단자와 연결되는 하부 도전 패턴들;
    상기 커패시터 칩들 사이에 제공되는 블로킹 절연 패턴; 및
    상기 블로킹 절연 패턴을 관통하고, 상기 재배선 패턴들 상에 제공되는 스택 비아를 포함하되,
    상기 스택 비아는 상기 재배선 패턴들 및 상기 제1 반도체칩과 연결되는 반도체 패키지.

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